KR940002772B1 - 반도체 집적회로 장치 및 그 제조방법 - Google Patents
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Abstract
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Description
제1도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 등가 회로도.
제2a도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 평면도.
제2b는 a도를 간단하게 한 도면으로서, 본 발명의 특징을 개략적으로 도시한 평면도.
제3도는 제2a도의 Ⅲ-Ⅲ의 절단선에 있어서의 단면도.
제4도~제10도는 본 발명의 1실시예의 제조방법을 설명하기 위한 각 제조공정에 있어서의 SRAM의 메모리 셀을 도시한 도면으로서, 제4도~제6도는 그의 평면도. 제7도~제10도는 그의 단면도.
본 발명은 반도체 집적회로 장치에 관한 것으로서, 특히, 스테이틱 랜덤 액세스 메모리(static random access memory)를 구비한 반도체 집적회로 장치(이하, SRAM이라 한다)에 적용해서 유효한 기술에 관한 것이다.
SRAM의 메모리 셀은 1쌍의 인버터 회로를 교차 결합한 플립 플롭 회로로 이루어진다. 인버터 회로는 부하소자와 구동용 MISFET(gate-insulated field effect transistor)를 직렬로 접속해서 이루어진다. 2개의 부하소자의 공통단자에는 전원전압이 인가된다.두개의 구동용 MISFET의 공통 소오스에는 회로의 접지전위가 공급된다.
부하소자로서 다결정 실리콘으로 이루어지는 저항소자를 사용하는 형태의 메모리 셀이 알려져 있다. 이 형태의 메모리 셀은 저항소자를 구동용 MISFET상에 형성할 수 있으므로 고집적화에 적합하다. 이 형태의 메모리 셀을 갖는 SRAM은 일본국 특허 공개공보 소화 54-128295호, 일본국 특허출원 소화 57-160999호, 일본국 특허출원 소화 59-125247호에 개시되어 있다. 또, 1984년의 IEEE International Solid-State Circuits Conference에 있어서 Kim Hardee, Michael Griffus and Ron Galvas에 의해 「A 30ns 64KCMOS RAM」으로서 발표되어 있다.
본 발명자는 SRAM의 고집적화에 대해서 검토한 결과 다음의 문제점을 발견하였다.
첫째로, 2개의 인버터 회로의 교차결합을 위한 배선은 서로 다른 도전층으로 형성할 필요가 있다. 예를 들면, 일본국 특허출원 소화 59-125247호에 기재된 SRAM에서는 반도체 영역으로 제1의 교차용 배선을 형성하고, 게이트 전극보다도 상층으로 또한 저항소자와 동일 도전층으로 제2의 교차용 배선을 형성하고 있다. 제2의 배선은 메모리 셀의 면적을 확대하지 않기 위해서 2개의 저항소자 사이에 마련된다. 이 때문에, 저항소자 사이의 피치가 증대한다. 이 저항소자 사이의 피치가 그 하부에 배치되는 플립플롭 회로의 MISFET의 게이트 전극 사이의 피치를 결정하기 때문에 메모리 셀의 면적이 증대한다.
둘째로, 2개의 구동용 MISFET의 공통의 소오스에 대해서 회로의 접지전위는 반도체 영역으로 이루어지는 배선에 의해서 공급되고 있다. 이 배선의 저항값이 수 10[Ω/□] 정도로 높기 때문에 배선의 전위가 상승하기 쉽다. 이로 인해, 전원전위와 소오스 전위의 차가 작게 된다. 즉, 정보의 라이트 및 리드동작에 있어서의 마진이 작게 되어 오동작을 일으키기 쉽다.
이 오동작을 억제하기 위해 배선의 단면적을 증대시켜 저항값을 작게할 필요가 있다. 이 때문에, 메모리 셀의 면적을 저감하는 것이 어렵다.
셋째로, 예를들면 α선에 의해 발생하는 소프트 에러를 방지해서 메모리 셀의 미세화를 도모하기 위하여, 일본국 특허출원 소화 57-160999호에 구동 MISFET의 소오스 영역 또는 드레인 영역의 하부에 비교적 불순물 농도가 높은 p형 반도체 영역을 마련하는 기술이 개시되어 있다. 구동 MISFET의 스레쉬홀드 전압의 변동 및 기판효과의 증대를 억제하기 위하여 p형 반도체 영역이 채널영역에 형성되는 것을 방지할 필요가 있다. 이를 위해, p형 불순물 도입용 마스크를 마련할 필요가 있다. 그 결과, 마스크맞춤 여유가 필요하게 되므로 집적도 향상에 방해가 된다. 또, 마스크 맞춤의 어긋남에 의해서 스레쉬홀드 전압이 변동한다.
넷째로, 소비전력을 작게 하기때문에 저항소자의 저항값이 매우 크다. 이 때문에, 전류공급 능력이 작으므로, 메모리 셀로의 정보의 라이트 속도가 느리다.
본 발명의 목적은 반도체 집적회로 장치의 집적도를 향상하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체 집적회로 장치의 신뢰성을 향상하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SRAM에 있어서 메모리 셀에 라이트된 정보를 안정하게 유지하여 그 신뢰성을 향상하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SRAM에 있어서 고정 전압용 배선의 저항값을 저감하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SRAM에 있어서 소프트 에러를 방지하고 또한 MISFET의 스레쉬홀드 전압의 변동과 기판 효과의 증대를 방지하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SRAM에 있어서 메모리 셀로의 정보의 라이트 속도를 고속으로 하는 기술을 제공하는것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해서 명확하게 될것이다.
본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 반도체 기판상을 행방향으로 연장하는 워드선, 상기 반도체 기판상을 열방향으로 연장하는 상보형 데이타선, 상기 워드선과 상보형 데이타선의 교차부에 배치된 메모리 셀, 상기 메모리 셀에 접지전위를 공급하도록 작용하는 제1의 배선을 포함하는 반도체 집적회로 장치로서, 상기 메모리 셀은 제1 및 제2의 MISFET, 상기 반도체 기판상에 형성된 1쌍의 부하소자와 제1 및 제2의 스위치용 MISFET를 포함하고, 상기 제1의 MISFET의 게이트 전극은 상기 제2의 MISFET의 드레인 영역에 접속되고, 상기 제2의 MISFET의 게이트 전극은 상기 제1의 MISFET의 드레인 영역에 접속되고, 상기 부하소자는 상기 제1 및 제2의 MISFET의 드레인 영역에 접속되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 스위치용 MISFET를 거쳐서 상보형 데이타선에 접속되고, 상기 제1 및 제2의 MISFET의 각각은 상기 반도체 기판내에 형성된 소오스 및 드레인 영역과 상기 반도체 기판상에 형성된 제1의 절연막인 게이트 절연막상의 게이트 전극을 포함하고, 상기 제1 및 제2의 MISFET의 소오스 영역, 게이트 전극, 드레인 영역은 행방향으로 나란히 배치되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 MISFET의 게이트 전극 사이의 위치하고, 상기 제1 및 제2의 MISFET의 소오스 영역은 상기 게이트 전극에 대해서 상기 드레인 영역과는 반대측에 위치하고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역은 상기 반도체 기판내에 있어서 서로 분리해서 형성되고, 상기 제1의 배선은 상기 반도체 기판상에 제2의 절연막을 개재해서 형성되고, 상기 서로 분리해서 형성된 상기 제1 및 제2의 MISFET의 상기 반도체 기판내의 각각의 소오스 영역은 상기 제2의 절연막상의 제1의 배선에 의해서 서로 전기적으로 접속되어 있다.
이하, 본 발명을 2개의 저항소자와 2개의 MISFET로 메모리셀의 플립플롭 회로를 구성한 SRAM에 적용한 실시예에 대해서 설명한다.
제1도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리 셀을 도시한 등가 회로도이다.
그리고, 실시예의 전체 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복적인 설명은 생략한다.
제1도에 있어서 WL은 워드선으로서, 행방향으로 연장하고 열방향으로 여러개 마련되어 있다(이하, 워드선이 연장하는 방향을 행방향으로 한다).
DL,
는 상보 데이타선으로서, 열방향으로 연장하고 행방향으로 여러개 마련되어 있다(이하,데이타선이 연장하는 방향을 열방향이라 한다).
SRAM의 메모리 셀은 1쌍의 입출력 단자를 갖는 플립플롭 회로와 상기 입출력 단자의 각각에 접속된 스위치용 MISFETQS1, QS2에 의해 구성되어 있다. 그리고, 메모리 셀은 워드선 WL과 데이타선 DL,
사이의 소정의 교차부에 여러개 배치되어 마련되어 있으며, 메모리 셀 어레이를 구성하고 있다.
스위치용 MISFET의 소오스 및 드레인 영역의 한쪽의 데이타선 DL,
에 접속되고, 다른쪽이 상기 플립플롭 회로의 입출력 단자에 접속되어 있다. 스위치용 MISFETQS1, QS2의 게이트 전극에는 워드선 WL이 접속된다. MISFETQS1, QS2는 워드선 WL에 의해서 제어되는 스위치로서, 플립플롭 회로와 데이타선 DL,
를 선택적으로 접속하기 위한 것이다.
플립플롭 회로는 MISFETQ1, Q2와 저항소자 R1, R2에 의해 구성되어 있다. 이 플립플롭 회로는 상기 데이타선 DL,
에서 전달되는 "1","0"의 정보를 축적한다. 플립플롭 회로는 교차결합된 2개의 인버터 회로로 이루어진다. 각각의 인버터 회로는 부하로서의 저항소자 R1및 R2와 구동용 MISFETQ1, Q2로 이루어진다. 한쪽의 인버터 회로의 출력이 각각 다른쪽의 인버터 회로의 입력으로서 구동용 MISFET의 게이트 전극에 공급된다. 이 교차결합을 본 발명에서는 다음에 기술하는 바와 같이 집적도를 저하시키는 일없이 실현하고 있다.
인버터 회로에는 저항 R1, R2를 통해서 전원전압 Vcc가 공급된다. 저항소자 R1, R2는 전원 Vcc에서 흐르는 전류량을 제어해서 라이트된 정보를 안정하게 유지한다. 저항소자 R1, R2는 본 발명에 있어서 다음에 기술하는 바와 같이 셀프바이어스된다. 즉, 저항소자R1, R2의 저항값은 인버터 회로에 의해 출력으로서 출력하여야 할 신호에 대응해서 변화된다.
제2개의 인버터 회로는 공통 배선에 의해서 고정전위, 예를들면 회로의 접지전위 Vss에 접속된다. 이 때문에, 2개의 구동용 MISFET의 소오스는 공통의 접지전위 배선에 접속된다. 이 배선은 본 발명에서 반도체 영역이 아니라 저항이 더욱 작은 층에 의해서 형성된다.
메모리 셀에 있어서 라이트된 정보는 기생용량 C에 축적된다고 볼수가 있다. 기생용량 C는 주로 MISFETQ1, Q2의 게이트 전극의 용량 및 한쪽의 반도체 영역(소오스 영역 또는 드레인 영역)과 기판 사이의 접합용량이다. 본 발명에서는 MISFETQ1, Q2에 영향을 미치는 일없이 기생용량 C를 증가시키고 또한 소프트 에러를 저감하고 있다.
제2a도는 본 발명의 SRAM의 메모리 셀을 도시한 평면도이고, 제2b는 a도의 메모리 셀의 개념도이며, 제3도는 제2a도의 Ⅲ-Ⅲ 절단선에 있어서의 단면도이다. 그리고, 제2a도 및 다음에 기술하는 제4도~제6도에 도시한 평면도는 본 실시예의 구성을 알기 쉽게 하기 위해서 각 도전층 사이에 마련된 필드 절연막 이외의 절연막은 도시하지 않는다.
제2a도 및 제3도에 있어서, (1)은 n-형의 단결정 실리콘으로 이루어지는 반도체 기판이다. (2)는 p-형의 웰영역으로서, 반도체 기판(1)의 소정 주면부에 마련되어 있다. (3)은 필드 절연막으로서, 반도체 기판(1) 및 웰영역(2)의 주면상부에 마련되어 있다. 이 필드 절연막(3)은 반도체 소자 사이를 분리한다. 필드 절연막(3) 아래의 웰영역(2)에 p형 채널 스토퍼 영역(4)가 마련되어 있다. 이 채널 스토퍼영역(4)는 기생 MISFET가 동작하는 것을 방지하여 반도체 소자 사이를 전기적으로 분리한다.
본 실시예의 SRAM에 있어서 메모리 셀은 n채널 MISFET로 이루어진다. n채널 MISFET는 p-형의 웰영역(2) 내에 형성된다. 또, 메모리셀의 주변회로(센스앰프, 디크더, 타이밍 신호 발생회로, 입출력 회로등)는 도시하지 않았지만, 상보형 MISFET회로로 구성된다. 상보형 MIS 회로를 구성하는 n채널 및 p채널 MISFET는 각각 p-형 웰영역(2) 및 n-형 반도체 기판(1)에 형성된다. 각각의 MISFET는 필드 절연막(3)에 의해서 실질적으로 그 주변이 둘러싸여지고 또한 그 형상이 규정된다. 즉, MISFET는 필드 절연막(3)이 형성되어 있지 않은 영역(활성 영역)에 형성된다.
스위치용 MISFETQS1, QS2는 게이트 절연막으로서 절연막(5), 게이트 전극으로서의 도전층(7A), 소오스 및 드레인 영역으로서의 n-형 n+형 반도체 영역(8) 및 (10), 소프트에러 방지를 위한 p+형 반도체 영역(11)로 이루어진다.
MISFETQ1은 게이트 절연막으로서의 절연막(5), 게이트 전극으로서의 도전층(7D), 소오스 및 드레인 영역으로서의 n-형 및 n+형 반도체 영역(8)과 (10), 소프트 에러 방지를 위한 p+형 반도체 영역(11)로 이루어진다. MISFET Q2는 게이트 절연막으로서 절연막(5), 게이트 전극으로서의 도전층(7C), 소오스 및 드레인 영역으로서의 n-형 및 n+형 반도체 영역(8)과 (10), 소프트 에러 방지를 위한 p+형 반도체 영역(11)로 구성된다.
MISFETQ1, Q2, QS1및 QS2는 웰영역(2)내에 형성된다.
게이트 절연막(5)는 활성영역인 반도체 기판(1)과 웰영역(2)에 주면상에 형성된 SiO2막으로 이루어진다.
게이트 전극(7A), (7C) 및 (7D)는 다결정 실리콘막과 그위에 형성된 실리콘과 고융점 금속(몰리브덴, 탄탈, 티타늄, 텅스텐)과의 화합물인 실리사이드 막으로 이루어진 2층막(폴리사이드 구조)으로 구성한다. 또, 도전층(7A), (7C) 및 (7D)는 실리사이드막, 고융점 금속막 등으로 구성하여도 좋다. 게이트 전극(7A)는 필드 절연막(3)상에 행방향으로 연장된다. 즉 도전층(7A)는 워드선 WL로서 사용된다.
소오스 및 드레인 영역은 반도체 영역(8)과 (10)에 의해서 소위 LDD(Lightly Doped Drain) 구조로 된다. LDD 구조를 형성하기 위해 절연막(9)가 도전층 (7A)~(7D)의 양쪽에 그것에 대해서 자기정합으로 구성되어 있다. 불순물 도입용 마스크(9)는 반도체 영역(10) 및 p+형 반도체 영역(11)을 구성한 후에 제거하여도 좋다. 반도체 영역(8)은 반도체 영역(10)에 비해서 낮은 불순물 농도를 갖고 있다. 이것에 의해, 반도체 영역(8)과 웰영역과의 p n접합부에 있어서의 전계강도를 완화할 수 있다. 반도체 영역(8)의 접합깊이(Xj)가 얕으므로, 게이트 전극 아래(채널이 형성되는 영역)로의 커버리지를 작게 할 수 있다. 반도체 영역(8)은 주로 게이트 전극(7A), (7C), (7D)는 마스크로서 사용하여 이온주입에 의해 형성한다. 반도체 영역(10)은 실질적인 소오스 영역 또는 드레인 영역, 또는 플립플롭 회로의 교차 결합용 배선을 구성한다.
반도체 영역(10)은 상기 불순물 도입용 마스크(9)를 사용하고 이온주입으로 불순물을 도입하고 형성한다. 그리고, 절연막(9) 및 반도체 영역(8)은 모든 평면도에서 생략하고 있다.
MISFETQ1, Q2, QS1및 QS2의 레이아웃은 그 개략이 제2b도에 도시되어 있지만, 2개의 인버터 교차결합을 실행하기 위해서 다음과 같이 된다.
첫째로 메모리 셀내의 필드 절연막(3)의 형상, 즉 MISFET 및 배선으로서의 n+형 반도체 영역(10)의 형상이 다음과 같이 된다. 필드 절연막(3)의 형상은 제4도를 참조하면 좋다.
MISFET Q2와 QS2는 필드 절연막(3)에 의해서 규정된 1개의 활성영역에 형성된다. 이 활성영역 중 MISFET QS2와 Q2를 형성하기 위한 부분은 각각 제2a 및 b도에 있어서 우측 상부 및 좌측 하부에 배치된다. 이 2개의 부분은 제2a 및 b도에 있어서 우측 상부에서 좌측 하부에 비슷하게 형성된 n+형 반도체 영역(10)에 의해서 일체로 된다. 이 반도체 영역(10)은 MISFET QS2와 Q2를 접속하는 배선이고 또한 이들에 공통의 소오스 또는 드레인 영역이다. 한편, MISFETQ1및 QS1을 형성하기 위한 활성영역은 각각 제2a 및 b도에 있어서 우측 하부와 좌측 상부에 독립해서 형성된다. MISFET Q1과 QS1의 접속은 다음에 기술하는 게이트 전극에 의해서 실행된다.
둘째로, MISFETQ1과 Q2의 게이트 전극(7D) 및 (7C)의 형상이 다음과 같이 된다. 게이트 전극(7D) 및 (7C)의 형상은 제5도를 참조하면 좋다.
MISFETQ2의 게이트 전극인 도전층(7C)는 한쪽끝부가 절연막(5)에 형성된 접속구멍(6)을 통해서 MISFET QS1의 반도체 영역(소오스 또는 드레인 영역)(10)과 접속하고, 다른 쪽 끝부가 접속구멍(6)을 통해서 다른쪽 MISFETQ1의 반도체 영역(소오스 또는 드레인 영역)(10)과 전기적으로 접속한다. 도전층(7C)는 MISFETQ2의 게이트 전극으로서, MISFETQ2의 게이트 전극과 MISFETQS1및 Q1의 소오스 또는 드레인 영역을 접속하는 배선이며, MISFETQ1과 QS1을 접속하는 배선이다.
MISFETQ1의 게이트 전극인 도전층(7D)는 한쪽 끝부가 접속구멍(6)을 통해서 MISFETQS2의 반도체 영역(소오스 또는 드레인 영역)(10)과 접속한다. 도전층(7D)는 MISFETQ1의 게이트 전극으로서, MISFETQ1의 게이트 전극과 MISFETQS2의 소오스 또는 드레인 영역을 접속하는 배선이다. 이 2가지 점은 제2b도를 참조하면 명확하게 될 것이다.
2개의 인버터 회로의 교차결합은 필드 절연막(3)과 게이트 전극(7C)(및 (7D))의 형상에 집적도를 향상하는데 방해하는 일없이 실현된다. 즉, 교차결합을 위한 배선으로서 필드 절연막(3)에 의해 규정되는 반도체 영역(10) (및 (8))과 게이트 전극(7C) 및 (7D)가 사용된다. 교차결합을 위한 전용의 배선과 그 접속을 위한 면적은 불필요하다. 또, 저항소자 형성을 위한 도전층은 이용되지 않는다. 따라서, 게이트 전극(7C)와 (7D)의 간격 및 저항소자의 간격이 작게 된다.
그리고, 게이트 전극(7D)를 게이트 전극(7C)와 유사한 형상으로 하는 것에 의해서, MISFETQS2및 Q2의 소오스 또는 드레인 영역을 접속하여도 좋다. 도전층(7C) ((7D))의 저항은 수 Ω/□ 정도로 작기 때문에, MISFET 사이의 접속을 위한 배선으로 사용할 수가 있다.
2개의 구동용 MISFETQ1, Q2의 소오스에는 도전층(7B)에 의해서 회로의 접지전위 VSS(=OV)가 공급된다. 도전층(7B)는 도전층(7A),(7C) 및 (7D)와 동일 재료이고 동일 공정으로 형성되므로, 그 저항값은 수Ω/□정도로 작다.
도전층(7B)는 접속구멍(6)을 통해서 MISFETQ1, Q2의 소오스 영역과 접속한다. 도전층(7B)는 도전층(7A)와 대략 평행하게 필드 절연막(3)의 상부를 행방향으로 연장해서 마련되어 있다. 도전층(7B)는 행방향으로 배치된 여러개의 메모리 셀에 공통의 접지전위선이다. MISFETQ1, Q2의 소오스 영역은 도전층(7B)와의 접속을 위한 부분만큼 드레인 영역보다 크게 된다. 특히, 소오스 영역은 게이트 전극(7C),(7D)가 연장하는 방향으로 제2b도에 도시한 바와 같이 드레인 영역보다 길게 된다. 이것에 의해, 도전층(7B)가 집적도를 저하시키는 일없이 도전층(7C),(7D)와 중첩되지 않게 할 수 있고 또한 대략 직선형상으로 할 수 있다.
이와 같이 본 발명은 반도체 기판(1)상을 행방향으로 연장하는 워드선(WL,7A), 반도체 기판(1)상을 열방향으로 연장하는 상보형 데이타선(DL,
), 워드선(WL,7A)와 상보형 데이타선(DL,
)와의 교차부에 배치된 메모리 셀, 메모리셀에 접지전위(Vss)를 공급하도록 작용하는 도전층(7B)인 제1의 배선(7B)를 포함하는 반도체 집적회로 장치에 있어서, 메모리셀은 제1 및 제2의 MISFET(Q1,Q2), 반도체 기판(1)상에 형성된 1쌍의 부하소자(R1,R2), 제1 및 제2의 스위치용 MISFET(QS1,QS2)를 포함하고, 제1의 MISFET(Q1)의 게이트 전극(7D)는 제2의 MISFET(Q2)의 드레인 영역에 접속되고, 제2의 MISFET(Q2)의 게이트 전극(7C)는 제1의 MISFET(Q1)의 드레인 영역에 접속되고, 부하소자(R1, R2)는 제1 및 제2의 MISFET(Q1,Q2)의 드레인 영역에 접속되고, 제1 및 제2의 MISFET(Q1,Q2)의 드레인 영역은 제1 및 제2의 스위치용 MISFET(QS1,QS2)를 거쳐서 상보형 데이타선(DL,
)에 접속되고, 제1 및 제2의 MISFET(Q1,Q2)는 각각 반도체 기판(1)내에 형성되 소오스 및 드레인 영역(8,10), 반도체 기판상에 형성된 제1절연막인 게이트 절연막(5) 상의 게이트 전극(7C,7D)를 포함하고, 제1 및 제2의 MISFET(Q1,Q2)의 소오스 영역, 게이트 전극(7C,7D) 및 드레인 영역은 행방향으로 나란히 배치되고, 제1 및 제2의 MISFET(Q1,Q2)의 드레인 영역은 제1 및 제2의 MISFET(Q1,Q2)의 게이트 전극(7C,7D) 사이에 위치하고, 제1 및 제2의 MISFET(Q1,Q2)의 각각의 소오스 영역은 게이트 전극(7C,7D)에 대해서 드레인 영역과의 반대측에 위치하고, 제1 및 제2의 MISFET(Q1,Q2)의 각각의 소오스 영역은 반도체 기판(1)내에 있어서 서로 분리해서 형성되고, 도전층(7B)인 제1의 배선(7B)는 반도체 기판상에 필드 절연막(3)이 제2의 절연막을 개재해서 형성되고, 서로 분리해서 형성된 제1 및 제2의 MISFET(Q1,Q2)의 반도체 기판내의 각각의 소오스 영역은 필드 절연막(3)(제2의 절연막)상의 도전층(7B)(제1배선)에 의해서 서로 전기적으로 접속되어 있다.
도전층(7B)는 저항값이 낮으므로 메모리 셀에 흐르는 전류에 의해서 그 전위에 변동을 일으키는 것을 억제할 수 있다. 이것에 의해, 정보의 라이트 및 리드 동작에 있어서의 마진을 크게 할 수 있기 때문에 오동작을 방지할 수 있다. 또, 접지전위를 공급하기 위한 배선이 반도체 영역으로 이루어지는 경우, 그 단면적을 크게 해서 저항을 작게 할 필요가 있다. 이 때문에, 배선폭이 넓어진다는 결점이 있다. 도전층(7B)의 저항값은 반도체 영역의 그것보다 1자리수(수10분의 1정도) 정도 작으므로 접지전위선의 면적이 적어진다. 따라서 메모리 셀 및 메모리셀 어레이의 행방향의 면적을 적게할 수가 있다. 또, 제2b도에 도시한 바와 같이 소정수의 메모리 셀에 대해서 알루미늄 배선 LVSS을 연장시켜 도전층(7B)와 접속해서 그 전위의 변동을 억제하는 등의 필요가 있다. 그러나, 도전층(7B)는 그 저항값이 낮으므로, 상기 알루미늄 배선 LVSS의 수를 저감할 수 있다.
소프트 에러를 방지하고 메모리 셀의 축적노드의 기생용량을 증대하기 위해서, p+형 반도체 영역(11)이 형성된다.
반도체 영역(11)은 반도체 영역(10)과 접촉해서 마련되어 있다. 반도체 영역(11)은 특히 MISFETQ1, Q2의 2개의 반도체 영역(10) 아래 및 MISFETQS1, QS2의 1개의 반도체 영역(10) 아래(제2a도 및 제5도에서 있어서는 1점쇄선(11)로 둘러싸인 부분)에 마련되어 있다. 다시말해서, 제2b도에 도시한 반도체 영역(10)에 부가된다. 즉, 반도체 영역(11)은 메모리 셀에 있어서의 정보의 축적노드의 기생용량 C를 증대시키는데 기여하는 부분에 마련되어 있다. 반도체 영역(11)과 반도체 영역(10)과의 pn 접합은 불순물 농도가 높은 것끼리의 pn 접합이므로 접합용량을 증대할 수 있다.
이것에 의해, α선에 의해 발생하는 소프트 에러를 방지할 수 있다. 반도체 영역(11)은 웰영역(2)에 비해서 높은 불순물 농도로 구성하고 있다. 따라서, α선에 의해서 웰영역(2)내에 발생하는 소수 캐리어의 침입을 억제하는 장벽으로서 작용할 수 있으므로 소프트 에러를 방지할 수 있다.
반도체 영역(11)은 게이트 전극(7C),(7D) 및 불순물 도입용 마스크(9)를 이용해서 이온 주입 기술로 불순물을 도입하여 형성한다. 따라서, 반도체 영역(11)은 채널에 형성되는 영역에 도달하지 않도록 구성된다. 반도체 영역(11)이 MISFETQ1,Q2의 스레쉬홀드 전압에 영향을 미치지 않는다. 반도체 영역(11)을 구성하기 위한 마스크 맞춤 여유도를 필요로 하지 않게 되므로, 집적도를 향상할 수가 있다.
반도체 영역(11)을 구성하는 불순물(예를들면, 붕소 이온)은 반도체 영역(10)을 구성하는 불순물(예를들면, 비소이온)에 비해서 확산계수가 크나, 동일한 마스크를 이용해서 이온주입되기 때문에, 반도체 영역(11)은 반도체 영역(10)을 따라서 또는 반도체 영역(10)을 둘러싸도록 마련된다. 이것에 의해, 반도체 영역(11)과 반도체 영역(10)의 p n 접합 면적을 증대시킬 수가 있다. 반도체 영역(11)은 반도체 영역(8) 아래에도 확산계수의 차에 의해서 형성된다. 이것에 의해, 소오스 영역 및 드레인 영역 사이로 되는 반도체 영역(10) 사이의 공핍영역의 결합(punch-through)을 방지할 수가 있다. 이것에 의해서, 단채널 효과를 저감할 수가 있다.
반도체 영역(11)은 단지 소수 캐리어에 대한 장벽의 기능을 높이기 위해 사용하여도 좋다. 이 경우에는 반도체 영역(10)과 분리해서 보다 깊은 부분에 형성할 수가 있다.
반도체 영역(11)은 단지 소수 캐리어에 대한 장벽의 기능을 높이기 위해 사용하여도 좋다. 이 경우에는 반도체 영역(10)과 분리해서 보다 깊은 부분에 형성할 수가 있다.
반도체 영역(10)을 도전층(7A)~(7C)를 마스크로서 사용해서 구성하고, 반도체 영역(11)를 도전층(7A)~(7C) 및 불순물 도입용 마스크(9)을 이용하여 구성하고, 반도체 영역(8)을 마련하지 않아도 좋다.
MISFETQ1, Q2, QS1및 QS2를 덮어서 절연막(12)가 형성된다. 절연막(12)는 예를 들면 산화 실리콘막으로 이루어진다.
절연막(12)상에 저항소자 R1, R2및 이들에 전전원압 VCC를 인가하기 위한 배선이 형성된다. 저항소자 R1, R2및 상기 배선은 절연막(12)상에 형성된 다결정 실리콘층(14)를 사용해서 형성된다. 다결정 실리콘층(14)는 불순물을 도입하는 것에 의해 그 저항값을 작게 한 부분(도전층)(14A)와 불순물을 도입하고 있지 않은 고저항의 부분(14B)로 이루어진다. 불순물, 예를들면 비소는 제2a도 및 제6도에 도시한 1점 쇄선(14B)에 의해 둘러싸여진 부분(14B) 이외이 부분에 도입된다.
도전층(14A)는 도전층(7B)(접지전위용 배선)와 중첩되고 또한 절연막(12)상을 행방향으로 연장하고 있다. 도전층(14A)는 행방향으로 배치되는 메모리 셀의 각각의 접속되는 전원전압용 배선을 구성한다.
도전층(14A)(전원전압용 배선)와 도전층(7B)(접지전위용 배선)를 절연막(12)를 사이에 두고 중첩시킨 것에 의해서, 제2b도에 도시한 것과 같이 전원전압과 접지전위 사이에 캐피시터가 삽입되게 된다. 이 커패시터의 용량은 도전층(14A)와 반도체 영역으로 구성한 기준전압용 배선을 중첩한 것에 비해서 절연막의 두께가 얇아지므로 크게 된다. 이 커패시터에 의해서 전원 전압이나 접지전위의 변동에 기인한 메모리 셀의 오동작을 적게 할 수 있다. 도전층(7B) 및 (14A)의 일부를 다른 부분보다 폭넓게 형성하여 용량을 증대시켜도 좋다.
불순물이 도입되지 않은 부분(1점 쇄선(14B)로 둘러싸여진 부분)(14B)는 저항소자 R1, R2로서 사용된다. 저항소자 R1, R2각각의 한쪽끝은 전원전압용 배선(14A)에 접속된다. 저항소자 R1의 다른쪽 끝은 접속구멍(6) 및 절연막(12)에 형성된 접속구멍(13)을 통해서 MISFETQS1의 소오스 또는 드레인 영역(10)에 접속된다. 또, 저항소자 R1의 다른쪽 끝은 접속구멍(13)을 통해서 MISFETQ2의 게이트 전극(7C)에 접속된다. 저항소자 R1의 다른쪽 끝은 게이트 전극(7C)를 통해서 MISFETQ1의 소오스 또는 드레인 영역(10)에 접속된다. 저항소자 R2의 다른쪽 끝은 접속구멍(13)을 통해서 MISFETQ1의 게이트 전극(7D)에 접속된다. 또, 저항 R2의 다른쪽 끝은 접속구멍(6)과 (13)을 통해서 MISFETQS2와 Q2의 공통의 소오스 또는 드레인 영역(10)에 접속된다.
게이트 전극(7C), (7D)를 상술한 바와 같은 형상으로 한 것에 의해, 저항소자 R1, R2는 실질적으로 게이트 전극(7C), (7D)에 접속하는 것만으로 필요한 접속을 모두 완료할 수가 있다. 이점은 제2b도에 의해서 보다 명확하게 될 것이다. 또, 게이트 전극(7C),(7D)를 상술한 형상으로 한 것에 의해 다결정 실리콘(14)를 사용하여 플립플롭 회로의 교차결합 등에 배선을 구성할 필요가 없다. 따라서, 저항소자(14B)를 도전층(14A)와 접속구멍(13)사이에서 충분히 길게 구성할 수 있다.
상기 저항소자(14B)를 충분히 길게 구성하는 것에 의해, 그 저항값을 증대할 수가 있다. 따라서, 정보를 유지하기 위하여 저항소자(14B)로부터 흐르는 대기전류를 적게 할 수가 있다. 또, 상기 저항소자(14B)를 충분히 길게 구성하는 것에 의해서 저항소자(14B)와 도전층(14A)의 접합 및 저항소자(14B)와 반도체 영역(10), 도전층(7C),(7D)와의 접합으로 저항소자(14B)의 내부에 형성된 공핍영역의 결합(펀치스루)을 방지할 수가 있다.
저항소자(14B)는 절연막(12)를 거쳐서 도전층(7C) 또는 도전층(7D)와 중첩되고 대략 동일한 열방향으로 연장해서 마련되어 있다. 즉, 도전층(7C) 또는 도전층(7D)를 게이트 전극, 절연막(12)를 게이트 절연물, 저항소자(14B)를 반도체로 하는 MIS형 구조(제2b도 참조)를 구성하고 있다. n+형 반도체 영역(10) 및 도전층(14A)는 소오스 및 드레인 영역으로서 볼 수가 있다. 도전층(14A)는 비소를 도입하는 것에 의해 형성되고 있으므로 n+형이다. 따라서, 저항소자(14B)는 기생 n채널 MISFET의 채널영역으로 볼 수가 있다. 여기에서, MISFETQ1의 도전층(7D)(게이트 전극)가 하이레벨의 전위로 인가되고 MISFETQ2의 도전층(7C)(게이트 전극)가 로우레벨의 전위로 인가된 경우를 고려한다. 저항소자(14B)((R2))는 전원전압 VCC로 부터의 전류가 흐르기 쉽게되고, 저항소자(14B)((R1))는 전원전압 VCC로부터의 전류가 흐르기 어렵게 된다. 즉, 저항소자(14B)((R1,R2))는 메모리 셀에 라이트된 정보(전압)에 의해서 그 저항값을 변화시킨다(셀프 바이어스). 그 결과, "1","0"의 전압차를 명확하게 하는 방향으로 전류를 공급할 수가 있다. 이것은 정보를 안정하게 유지하는 것 및 메모리 셀로 정보를 라이트하는 속도를 향상시키는 것에 유효하다.
도전층(14A) 및 저항소자(14B)의 상부에 절연막(15)가 마련된다. 절연막(15)는 도전층(14A) 및 저항소자(14B)와 그 상부에 마련되는 도전층(17)을 전기적으로 분리한다.
도전층(17)은 접속구멍(16)을 통해서 소정의 반도체 영역(10)과 전기적으로 접속하고, 절연막(15)의 상부를 도전층(7A)(7B),(14B)와 교차하도록 열방향으로 연장하고, 도정층(7C),(7D), 저항소자(14B)와 중첩해서 마련되어 있다. 이 도전층(17)은 데이타선 DL,
를 구성하기 위한 것이다. 그리고, 도전층(7C),(17), 저항소자(14B) 또는 도전층(7D),(17), 저항소자(14B)를 중첩하는 것에 의해서, 평면적을 축소할 수 있으므로 SRAM의 집적도를 향상할 수가 있다.
제2a도에 있어서 이 메모리 셀의 좌(우)측 근방에 선 Xa-Xa(또는 Xb-Xb)에 대해서 선대칭인 메모리 셀이 배치된다. 이 2개의 메모리 셀을 1개의 단위로 해서 메모리 셀이 배치된다. 이 2개의 메모리 셀을 1개의 단위로 해서 행방향을 여러개의 단위가 배치된다. 또, 제2a도에 있어서 이 메모리 셀의 상(하)측 근방에 점 Ya(또는 Yb)에 대해서 점대칭인 메모리 셀이 배치된다. 이 2개의 메모리 셀을 1개의 단위로 해서 열방향으로 다수의 단위가 배치된다.
다음에, 본 실시예의 제조방법에 대해서 설명한다.
제4도~제10도는 제2도 및 제3도에 도시한 SRAM의 제조방법을 설명하기 위한 도면이다. 제4도~제6도는 각 제조공정에 있어서의 SRAM의 메모리 셀의 평면도이고, 제7도~제10도는 그 단면도이다. 그리고 제7도는 제4도의 Ⅶ-Ⅶ 절단선에 있어서의 단면을 도시한 것이고, 제9도는 제5도의 Ⅸ-Ⅸ 절단선에 있어서의 단면을 도시한 도면이며, 제10도는 Ⅹ-Ⅹ 절단선에 있어서의 단면을 도시한 도면이다.
먼저, 다결정 실리콘으로 이루어진 n-형이 반도체 기판(1)을 준비한다. 이 반도체 기판(1)의 소정의 주면부에 p-형의 웰영역(2)를 형성한다. 상기 웰영역(2)는, 예를들면 2×1012[atoms/㎠]정도의 BF2이온을 60[KeV]정도의 에너지의 이온주입에 의해 도입하고, 인장(drive in) 확산을 실시하는 것에 의해 형성한다.
반도체 기판(1) 및 웰영역(2)의 소정의 부분에 필드 절연막(3)을 형성한다. 또, 웰영역(2)의 소정의 부분에 p형의 채널 스토퍼 영역(4)를 형성한다. 필드 절연막(3)은 선택적인 열산화 기술로 형성한 산화 실리콘 막을 이용한다. 채널 스토퍼 영역(4)는, 예를들면 3×1013[atoms/㎠]정도의 BF2이온을 60[KeV]정도의 에너지의 이온주입에 의해서 도입하고, 필드 절연막(3)의 형성고정으로 어닐을 실시하는 것에 의해 형성한다.
다음에, 제4도 및 제7도에 도시한 바와 같이 반도체 소자 형성영역으로 되는 반도체 기판(1)과 웰영역(2)의 주면 상부에 절연막(5)를 형성한다. 절연막(5)는, 예를들면 일산화에 의해 형성한 막두께 200~300[Å]의 산화 실리콘막이다. 절연막(5)를 형성한 후에 절연막(5)의 소정부를 제거하여 접속구멍(6)을 형성한다.
그리고, 제8도에 도시한 바와 같이 필드 절연막(3)상 및 절연막(5)상에 도전층(7A)~(7D)을 형성한다. 도전층(7A)~(7D)는 접속구멍(6)을 통해서 소정의 웰여역(2)의 주면과 접속하는 2층막으로 이루어진다. 즉, 예를들면 CVD(Chemical Vapor Deposition)(화학 기상 증착))로 형성하고, 저항값을 저감하기 위해서 인을 도입한 다결정 실리콘막(71)과 그 상부에 스퍼터로 형성한 몰리브덴 실리사이드막(72)로 형성한다. 다결정 실리콘막(71)의 막두께는 예를들면 2000[Å]정도, 몰리브덴 실리사이드(72)는 예를들면 3000[Å]정도이다. 도전층(7A)~(7D)는 몰리브덴 실리사이드 (7a)를 포함하고 있으므로, 그 저항값은 수[Ω/□]정도로 할 수가 있다.
또, 접속구멍(6)을 통해서 도전층(7B),(7C) 또는 (7D)와 접속된 웰영역(2)의 주면부는 도시되어 있지 않지만, 다결정 실리콘막(71)에 도입된 인이 확산해서 n형 반도체 영역이 형성되도록 되어 있다.
다음에, 제8도에 도시한 바와 같이 절연막(5)를 거친 도전층(7A),(7C),(7D)의 양측부의 웰영역(2)의 주면에 LDD 구조를 형성하기 위해서 n-형의 반도체 영역(8)을 형성한다. 도전층(7A),(7C),(7D) 및 필드 절연막(3)을 불순물도입을 위한 마스크로서 사용하고, 예를들면 인을 1×1013[atoms/㎠]정도, 50[KeV]정도의 에너지로 이온주입한다. 그 다음, 어닐하는 것에 의해서, 반도체 영역(8)을 형성한다.
반도체 영역(8)을 형성한 후 도전층(7A)~(7D)의 양쪽에 불순물 도입용 마스크(9)를 형성한다. 불순물 도입용 마스크(9)는 예를들면 CVD에 의해 기판상의 전면에 산화 실리콘막을 형성한 후 이것을 반응성 이온 에칭해서 형성한다. 마스크(9)는 도전층(7A)~(7D)에 자기정합으로 형성된 절연막이다.
불순물 도입용 마스크(9)는 도전층(7A)~(7D)를 이온주입용 마스크로서 사용하여 웰영역(2)의 소정의 주면부에 n+형 반도체 영역(10)을 형성한다. 반도체 영역(10)은 MISFET의 소오스 영역 또는 드레인 영역을 구성한다. 예를들면, 비소를 1×1016[atoms/㎠]정도, 80[KeV]정도의 에너지로 주입한후 어닐한다.
이와 같이, 반도체 기판(1)상의 행방향으로 연장하는 워드선(WL,7A), 상기 반도체 기판상을 열방향으로 연장하는 상보형 데이타선(DL,
), 상기 워드선과 상보형 데이타선의 교차부에 배치된 메모리 셀, 상기 메모리셀에 접지 전위(Vss)를 공급하도록 작용하는 도전층(7B)인 제1의 배선(7B)를 포함하고, 상기 메모리 셀은 제1 및 제2의 MISFET(Q1,Q2), 상기 반도체 기판상에 형성된 1쌍의 부하소자(R1,R2), 제1 및 제2의 스위치용 MISFET(QS1,QS2)를 포함하고, 상기 제1의 MISFET의 게이트 전극은 상기 제2의 MISFET의 드레인 영역에 접속되고, 상기 제2의 MISFET의 게이트 전극은 상기 제1의 MISFET의 드레인 영역에 접속되고, 상기 부하소자라는 상기 제1 및 제2의 MISFET의 드레인 영역에 접속되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 스위치용 MISFET를 거쳐서 상보형 데이타선에 접속되고, 상기 제1 및 제2의 MISFET(Q1,Q2)의 각각은 상기 반도체 기판(1)내에 형성된 소오스 및 드레인 영역(8,10)과 상기 반도체 기판상에 형성된 소오스 및 드레인 영역(8,10)과 상기 반도체 기판상에 형성된 제1의 절연막인 게이트 절연막(5)상의 게이트 전극(7C,7D)를 포함하고, 상기 제1 및 제2의 MISFET의 소오스 영역, 게이트 전극, 드레인 영역은 행방향으로 나란히 배치되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 MISFET의 게이트 전극 사이에 위치하고, 상기 제1 및 제2의 MISFET의 소오스 영역은 상기 게이트 전극에 대해서 상기 드레인 영역과는 반대측에 위치하고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역은 상기 반도체 기판내에 있어서 서로 분리해서 형성되고, 상기 제1의 배선은 상기 반도체 기판상에 필드 절연막(3)인 제2의 절연막을 개재해서 형성되고, 상기 서로 분리해서 형성된 상기 제1 및 제2의 MISFET의 상기 반도체 기판내의 각각의 소오스 영역은 상기 제2의 절연막상의 제1의 배선에 의해서 서로 전기적으로 접속되어 있는 반도체 집적회로 장치의 제조방법은 반도체 기판(1)상에 여러개의 영역을 규정하도록 필드 절연막인 제2의 절연막(3)을 선택적으로 형성하는 공정, 상기 제2의 절연막으로 주위가 둘러싸여진 상기 영역에서 상기 영역에 상기 필드 절연막인 제2의 절연막(3)의 막두께보다 얇은 막두께를 갖는 게이트 절연막(5)인 제1의 절연막(5)를 형성하는 공정, 상기 게이트 절연막(5)(제1의 절연막)의 일부를 제거해서 상기 반도체 기판이 노출하도록 접속구멍(6)을 형성하는 공정, 상기 접속구멍에 있어서 상기 반도체 기판에 접속하고 또한 상기 필드 절연막(3)(제2의 절연막)상으로 연장하도록 상기 도전층(7B)인 제1의 배선을 형성함과 동시에 상기 제1 및 제2의 MISFET(Q1,Q2)의 게이트 전극(7C,7D)를 상기 게이트 절연막(5)(제1의 절연막)상에 형성하는 공정, 상기 영역내에 상기 제1 및 제2의 MISFET의 소오스 및 드레인 영역(8,10)을 형성하는 공정을 포함하고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역을 상기 반도체 기판내에 있어서 상기 필드 절연막(3)(제2의 절연막)에 의해서 서로 분리해서 형성하고, 상기 서로 분리해서 형성된 상기 제1 및 제2의 MISFET의 각각의 소오스 영역을 상기 제2의 절연막에 의해서 서로 분리된 각각의 영역내의 접속구멍에 있어서 상기 도전층(7B)(제1의 배선)에 접속한다.
그후, 주로 소프트 에러를 방지하기 위한 p+형 반도체 영역을 형성하기 위해서 불순물 도입용 마스크를 형성한다. 이 마스크는 제5도의 1점 쇄선(11)에 의해서 둘러싸여진 영역을 제외한 부분을 덮는다.
이 불순물 도입용 마스크를 형성한 상태에서 마스크(9) 및 도전층(7C),(7D)를 마스크로서 사용하는 이온주입을 실행한다. 이것에 의해서, 제5도 및 제9도에 도시한 바와 같이, 소정의 반도체 영역(10) 아래의 p+형 반도체 영역(11)을 형성한다. 예를들면, 붕소를 1×1013[atoms/㎠]정도, 50[Kev]정도의 에너지로 이온주입한 후 어닐한다. 제5도에 있어서 반도체 영역(11)을 형성하는 불순물은 1점 쇄선(11)로 둘러싸여진 영역내에 절연막(5)을 통해서 도입된다.
도전층(7A)~(7D), 반도체 영역(8),(10)은 주변회로를 구성하는 MISFET의 형성공정과 동일 제조공정에 의해 형성된다. 또, 반도체 영역(11)을 소정이 n+형 반도체 영역의 하부, 예를들면 입력 보호회로를 구성하는 MISFET의 소오스 영역 및 드레인 영역의 하부에 형성하여도 좋다.
반도체 영역(11)을 형성하는 공정후에 절연막(12)을 형성한다. 이 절연막(12)는 예를들면 CVD에 의해서 형성한 막두께 1000~2000[Å]정도의 산화 실리콘막이다. 그리고, 소정의 도전층(7C),(7D) 및 반도체 영역(10)의 상부의 절연막(1)을 제거해서 접속구멍(13)을 형성한다.
그후, 전원전압용 배선(14A)와 저항소자(14B)를 형성하기 위해서, 접속구멍(13)을 통해서 소정의 반도체 영역(10)과 접속하는 다결정 실리콘막(14)를 형성한다. 다결정 실리콘막은 예를들면 CVD에 의해서 막두께를 1000~2000[Å]정도로 형성하면 좋다. 저항소자(14B) 형성영역 이외에, 즉 전원전압용 배선(14A)로 되는 다결정 실리콘막에 저항값을 저감하기 위한 불순물을 도입한다. 불순물로서 비소를 사용하고 이온 주입에 의해 도입한후 어닐된다. 이온주입에 의해서 불순물을 도입하고 있으므로, 저항값의 제어성이 좋다. 또, 이온주입을 이용하고 있으므로, 불순물 도입용 마스크 아래쪽으로 불순물이 확장되는 것이 작다. 따라서, 가공 치수의 여유를 작게 할 수 있고, 저항소자(14B)를 충분히 길게 구성할 수가 있다.
그후, 제6도 및 제10도에 도시한 바와 같이, 상기 다결정 실리콘막을 패터닝하여 전원전압을 배선에 사용되는 도전층(14A) 및 저항소자 R1,R2로서 사용되는 저항소자(14B)를 형성한다. 도전층(14A)를 형성하기 위해서 도입되는 불순물은 제6도의 1점 쇄선(14B)로 둘러싸인 영역 이외의 다결정 실리콘막에 도입된다.
도전층(14A) 및 저항소자(14B)를 형성하는 공정후에 절연막(15)를 형성한다. 이 절연막(15)는 예를 들면 CVD에 의해서 형성한 막두께 3000~4000[Å]정도의 산화 실리콘막이다. 소정의 반도체 영역(10) 상부의 절연막(5),(12),(15)를 제거해서 접속구멍(16)을 형성한다.
그후, 상기 제2a도 및 제3도에 도시한 바와 같이, 접속구멍(16)을 통해서 소정의 반도체 영역(10)과 전기적으로 접속하는 도전층(17)을 형성한다. 도전층(17)은 절연막(15)상을 도전층(7A)와 교차하도록 열방향으로 연장하고 있다. 도전층(17)은 예를들면 스퍼터링에 의해서 형성된 알루미늄막이다.
그후, 보호막 등의 처리 공정을 실시한다. 이들 일련의 제조공정에 의해서 본 실시예의 SRAM은 완성한다.
본 출원에 의해서 개시된 새로운 기술수단에 의하면, 다음에 기술하는 바와 같은 효과를 얻을 수가 있다.
(1) 2개의 MISFET로 구성된 플립플롭 회로의 한쪽의 MISFET의 게이트 전극을 연장해서 교차결합을 위한 배선을 형성한다. 이 구성에 의해, 게이트 전극 사이에 교차 결합을 위한 배선을 마련할 필요가 없어지므로, 게이트 전극 사이의 피치를 축소할 수가 있다. 또, 상기 구성에 의해 게이트 전극보다 상층의 저항 소자 사이에 교차결합을 위한 배선을 마련할 필요가 없어지므로 저항소자 사이의 피치를 축소할 수 있다.
이상의 2가지에 의해서 메모리 셀의 점유 면적을 축소할 수가 있으므로, SRAM의 집적도를 향상할 수가 있다.
(2) 2개의 MISFET로 구성된 플립플롭 회로의 한쪽의 MISFET의 게이트 전극을 연장해서 교차결합을 위한 배선을 형성한다. 이것에 의해, 저항소자와 동일한 도전층으로 교차결합을 위한 배선을 마련할 필요가 없어지므로, 저항소자와 전원전압용 배선과의 마스크 맞춤 여유만을 고려하는 것만으로도 좋아 저항소자를 축소하거나 또는 저항소자를 충분히 길게 구성할 수가 있다. 저항소자를 축소할 수가 있으므로, 메모리 셀의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상할 수가 있다.
(3) 메모리 셀을 구성하는 MISFET의 게이트 전극, 저항소자 및 메모리셀에 접속되는 데이타선을 중첩하는 것에 의해 SRAM의 집적도를 향상할 수가 있다.
(4) 메모리 셀의 플립플롭 회로를 구성하는 MISFET의 게이트 전극과 저항소자를 중첩한다. 이것에 의해, 저항소자를 셀프 바이어스할 수 있으므로, 정보로 되는 전하를 안정하게 유지할 수가 있다. 또, 이것에 의해 리드 동작에 있어서의 리드의 마진을 크게 할 수가 있다.
(5) 다결정 실리콘으로 이루어지는 도전층의 저항값을 저감하는 불순물을 이온주입에 의해 도입한다. 이것에 의해, 열확산 기술에 비해서 불순물 농도의 의존성이 없으므로, 그 저항값의 제어성을 양호하게 할 수가 있다. 또, 이것에 의해 저항소자의 저항값을 높은 정밀도로 제어할 수가 있다.이온주입을 이용하는 것에 의해 저항소자를 형성하는 불순물 도입용 마스크의 하부로의 불순물의 확장을 작게 할 수 있으므로, 저항소자의 가공치수의 여유도를 저감할 수 있다. 따라서, 저항소자의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상할 수가 있다.
또, 저항 소자의 가공치수의 여유도를 저감할 수 있으므로, 저항소자를 충분히 길게 구성할 수가 있다. 저항소자를 충분히 길게 구성할 수 있으므로, 저항소자에 흐르는 대기전류를 작게 할 수가 있다. 또, 저항소자를 길게 형성할 수 있으므로, 저항소자의 내부로 연장하는 공핍영역 사이의 결합(펀치 스루)을 방지할 수가 있다.
(6) 메모리 셀을 구성하는 소정의 MISFET의 게이트 전극의 측부에 불순물 도입용 마스크를 자기정합으로 마련한다. 이 불순물 도입용 마스크를 이용해서 소오스 영역 또는 드레인 영역으로 되는 제1의 반도체 영역과 그 하부에 반대 도전형의 제2의 반도체 영역을 마련한다. 이것에 의해, 게이트 전극과 제2의 반도체 영역과의 마스크 맞춤 여유도를 필요로 하지 않게 되므로, SRAM의 집적도를 향상할 수가 있다. 또, 채널영역으로의 제2의 반도체 영역으로의 커버리지를 방지할 수 있으므로, MISFET의 스레쉬홀드 전압의 변동 및 기판효과의 증대를 방지할 수가 있다.
(7) 상기 (6)에서 기술한 바와 같이, 제1의 반도체 영역을 따라서 그 아래에 제2의 반도체 영역을 마련한다. 이것에 의해, 제1의 반도체 영역과 제2의 반도체 영역과의 pn접합 용량을 증대시킬 수 있으므로, 정보를 축적하는 노드의 기생용량을 증대시킬 수가 있다. 또, 상기 (6)에 기술한 바와 같이, 제1의 반도체 영역을 따라서 그 아래에 제2의 반도체 영역을 마련한다. 이것에 의해, 제2의 반도체 영역은 웰영역(또는 기판)내에 발생한 소수 캐리어가 정보의 축적노드에 입사하는 것을 방지하는 장벽으로 이용할 수 있다. 이상의 2가지에 의해서, α선에 의해 발생하는 소프트 에러를 방지할 수가 있다.
(8) 제2의 반도체 영역을 채널이 형성되는 영역으로 연장하는 공핍영역을 억제하는 부분에 마련하는 것에 의해서, 소오스 영역 및 드레인 영역 사이의 공핍 영역의 결합(펀치 수르)을 방지할 수가 있다. 따라서, 단채널 효과를 저감할 수가 있다.
(9) 메모리 셀에 접속되는 접지전위용 배선을 폴리 사이드, 실리사이드, 고융점 금속 등의 저항값이 작은 도전층으로 형성하였으므로, 메모리 셀 어레이에서의 접지전위용 배선의 점유면적을 축소할 수 있다. 접지전위용 배선에 접속되는 알루미늄 배선의 갯수를 저감할 수 있으므로, 메모리 셀 어레이에서의 알루미늄 배선의 점유면적을 축소할 수가 있다. 또, 접지전위용 배선의 저항값을 작게 할 수가 있으므로, 그의 전위의 안정도를 양호가 할 수 있으므로 정보의 라이트 및 리드동작의 마진을 크게 할 수가 있다. 따라서, 정보의 라이트 및 리드동작에 있어서의 오동작을 억제할 수 있으므로, SRAM의 전기적 신뢰성을 향상할 수가 있다.
(10) 접지전위용 배선과 전원전압용 배선을 중첩하였으므로, 전원전압 및 접지전위의 변동이 메모리 셀의 정보에 미치는 영향을 작게 할 수가 있다. 또, 메모리 셀의 점유 면적을 축소할 수 있으므로, SRAM의 집적도를 향상할 수가 있다.
이상 본 발명자에게 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요구를 이탈하지 않는 범위내에서 여러가지로 변경할 수 있는 것은 물론이다.
예를들면, 2개의 부하소자로서의 p채널 MISFET와 2개의 n채널 MISFET로 메모리 셀의 플립플롭 회로를 구성하여도 좋다.
메모리 셀을 구성하는 MISFET는 LDD 구조가 아니더라도 좋다.
플립플롭 회로 및 스위칭 소자를 구성하는 MISFET를 반도체 기판에 형성하여도 좋다.
각 반도체 영역의 도전형은 반대이어도 좋다.
Claims (21)
- 반도체 기판(1)상을 행방향으로 연자하는 워드선(WL, 7A), 상기 반도체 기판상을 열방향으로 연장하는 상보형 데이타선(DL,), 상기 워드선과 상보형 데이타선과의 교차부에 배치된 메모리셀, 상기 메모리 셀에 접지전위(Vss)를 공급하도록 작용하는 제1의 배선(7B)를 포함하는 반도체 집적회로 장치로서, 상기 메모리 셀은 제1 및 제2의 MISFET(Q1,Q2), 상기 반도체 기판상에 형성된 1쌍의 부하소자, 제1 및 제2의 스위치용 MISFET(QS1,QS2)를 포함하고, 상기 제1의 MISFET의 게이트 전극은 상기 제2의 MISFET의 드레인 영역에 접속되고, 상기 제2의 MISFET의 게이트 전극은 상기 제1의 MISFET의 드레인 영역에 접속되고, 상기 부하소자는 상기 제1 및 제2의 MISFET의 드레인 영역에 접속되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 스위치용 MISFET를 거쳐서 상보형 데이타선에 접속되고, 상기 제1 및 제2의 MISFET(Q1,Q2)의 각각은 상기 반도체 기판(1)내에 형성된 소오스 및 드레인 영역(8,10)과 상기 반도체 기판상에 형성된 제1의 절연막인 게이트 절연막(5)상의 게이트 전극을 포함하고, 상기 제1 및 제2의 MISFET의 소오스 영역, 게이트 전극, 드레인 영역은 행방향으로 나란히 배치되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 MISFET의 게이트 전극 사이에 위치하고, 상기 제1 및 제2의 MISFET의 소오스 영역은 상기 게이트 전극에 대해서 상기 드레인 영역과 반대측에 위치하고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역은 상기 반도체 기판내에 있어서 서로 분래해서 형성되고, 상기 제1의 배선은 상기 반도체 기판상에 제2의 절연막을 개재해서 형성되고, 상기 서로 분리해서 형성된 상기 제1 및 제2의 MISFET의 상기 반도체 기판내의 각각의 소오스 영역은 상기 제2의 절연막상의 제1의 배선에 의해서 서로 전기적으로 접속되어 있는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제3의 절연막(3)의 두께는 상기 제1의 절연막(5)의 두께보다 두꺼운 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제1 및 제2의 MISFET(Q1,Q2), 제1 및 제2의 스위치용 MISFET(QS1,QS2)의 각각의 n채널 MISFET인 반도체 집적회로 장치.
- 제1항에 있어서, 상기 부하소자에 전원전위를 공급하도록 작용하고, 또한 상기 제1의 배선(7B)상에 제3의 절연막(12)를 사이에 두고 형성되는 제2의 배선(14A)를 포함하는 반도체 집적회로 장치.
- 제4항에 있어서, 상기 부하소자(14B)와 상기 제2의 배선(14A)는 다결정 실리콘막으로 이루어지고 또한 일체로 형성되는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제2의 절연막(3)은 산화 실리콘막으로 이루어지는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제2의 절연막(3)은 필드 실리콘막으로 이루어지는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 워드선(7A)는 상기 제1의 배선(7B)와 동일 레벨의 층으로 형성되어 있는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 워드선(7A)는 상기 제1의 배선(7B),제1 및 제2의 MISFET의 게이트 전극, 제1 및 제2의 스위치용 MISFET의 게이트 전극의 각각과 동일 레벨의 층으로 형성되고, 상기 워드선은 상기 제1 및 제2의 스위치용 MISFET의 게이트 전극과 일체로 형성되어 있는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제1의 배선(7B)는 상기 워드선(7A)가 연장하는 방향과 동일한 방향으로 연장하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역은 드레인 영역보다 열방향으로 길게 연장해서 이루어지는 반도체 집적회로장치.
- 제1항에 있어서, 상기 제1의 배선은 몰리브덴을 포함하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제1의 배선은 탄탈을 포함하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제1의 배선은 티탄을 포함하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 제1의 배선은 텅스텐을 포함하는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 워드선 및 제1의 배선은 각각 제1의 다결정 실리콘막(71), 실리콘과 고융점금속과의 화합물로서 형성된 실리사이드막(72)를 포함하는 2층막으로 이루어지는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 부하소자(R,14B)는 상기 제1 및 제2의 MISFET상에 형성되는 반도체 집적회로 장치.
- 제17항에 있어서, 상기 부하소자는 상기 제1 및 제2의 MISFET의 게이트 전극상에 형성되는 반도체 집적회로 장치.
- 제1항에 있어서, 상기 부하소자(R,14B)에 전원전위(Vcc)를 공급하도록 작용하고, 또한 상기 제1의 배선상에 제3의 절연막(12)를 사이에 두고 형성되는 제2의 배선(14A)를 포함하고, 상기 부하소자와 제2의 배선(14A)는 다결정 실리콘막으로 이루어지고 또한 일체로 형성되며, 상기 제1 및 제2의 MISFET, 제1 및 제2의 스위치용 MISFET의 각각은 n채널 MISFET이고, 상기 워드선, 제1의 배선, 제1 및 제2의 MISFET의 게이트 전극, 제1 및 제2의 스위치용 MISFET의 게이트 전극의 각각은 동일 레벨의 층으로 형성되고, 상기 워드선, 제1의 배선, 제1 및 제2의 MISFET의 게이트 전극, 제1 및 제2의 스위치용 MISFET의 게이트 전극의 각각은 제1의 다결정 실리콘막(71)과 그 위에 형성된 실리사이드막(72)를 포함하는 적층막으로 이루어지고, 상기 제2의 절연막의 두께는 상기 제1의 절연막의 두께보다 두껍고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역은 상기 제2의 절연막에 마련된 접속구멍(6)을 거쳐서 상기 제1의 배선에 접속되는 반도체 집적회로 장치.
- 반도체 기판(1)상을 행방향으로 연장하는 워드선(WL,7A), 상기 반도체 기판상을 열방향으로 연장하는 상보형 데이타선(DL,), 상기 워드선과 상보형 데이타선과의 교차부에 배치된 메모리 셀, 상기 메모리 셀에 접지전위(Vss)를 공급하도록 작용하는 제1의 배선(7B)를 포함하고, 상기 메모리 셀은 제1 및 제2의 MISFET(Q1,Q2), 상기 반도체 기판상에 1쌍의 부하소자, 제1 및 제2의 스위치용 MISFET(QS1,QS2)를 포함하고, 상기 제1의 MISFET의 게이트 전극은 상기 제2의 MISFET의 드레인 영역에 접속되고, 상기 제2의 MISFET의 게이트 전극은 상기 제1의 MISFET의 드레인 영역에 접속되고, 상기 부하소자는 상기 제1 및 제2의 MISFET의 드레인 영역에 접속되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 스위치용 MISFET를 거쳐서 상보형 데이타선에 접속되고, 상기 제1 및 제2의 MISFET(Q1,Q2)는 각각 상기 반도체 기판(1)내에 형성된 소오스 및 드레인 영역(8,10)과 상기 반도체 기판상에 형성된 제1의 절연막인 게이트 절연막(5)상의 게이트 전극을 포함하고, 상기 제1 및 제2의 MISFET의 소오스 영역, 게이트 전극, 드레인 영역은 행방향으로 나란히 배치되고, 상기 제1 및 제2의 MISFET의 드레인 영역은 상기 제1 및 제2의 MISFET의 게이트 전극 사이에 위치하고, 상기 제1 및 제2의 MISFET의 소오스 영역은 상기 게이트 전극에 대해서 상기 드레인 영역과 반대측에 위치하고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역은 상기 반도체 기판내에 있어서 서로 분리해서 형성되고, 상기 제1의 배선은 상기 반도체 기판상에 제2의 절연막을 개재해서 형성되고, 상기 서로 분리해서 형성된 상기 제1 및 제2의 MISFET의 상기 반도체 기판내의 각각의 소오스 영역은 상기 제2의 절연막상의 제1의 배선에 의해서 서로 전기적으로 접속되어 있는 반도체 집적회로 장치의 제조방법으로서, 반도체 기판(1)상에 여러개의 영역을 규정하도록 제2의 절연막(3)을 선택적으로 형성하는 공정, 상기 제2의 절연막으로 주위가 둘러싸여진 상기 영역에 상기 제2의 절연막의 막두께보다 얇은 막두께를 갖는 제1의 절연막(5)를 형성하는 공정, 상기 제1의 절연막의 일부를 제거해서 상기 반도체 기판이 노출하도록 접속구멍(6)을 형성하는 공정, 상기 접속구멍부에 있어서 상기 반도체 기판에 접속하고 또한 상기 제2의 절연막상으로 연장하도록 상기 제1의 배선을 형성함과 동시에, 상기 제1 및 제2의 MISFET의 게이트 전극을 상기 제1의 절연막상에 형성하는 공정, 상기 영역내에 상기 제1 및 제2의 MISFET의 소오스 및 드레인 영역(8,10)을 형성하는 공정을 포함하고, 상기 제1 및 제2의 MISFET의 각각의 소오스 영역을 상기 반도체 기판내에 있어서 상기 제2의 절연막에 의해서 서로 분리해서 형성하고, 상기 서로 분리해서 형성된 상기 제1 및 제2의 MISFET의 각각의 소오스 영역을 상기 제2의 절연막에 의해서 서로 분리된 각각의 영역내의 접속구멍에 있어서 상기 제1의 배선에 접속하는 반도체 집적회로 장치의 제조방법.
- 제20항에 있어서, 상기 제1 및 제2의 MISFET, 제1 및 제2의 스위치용 MISFET, 제1의 배선상에 제3의 절연막(12)를 형성하는 공정 상기 제3의 절연막상에 부하소자(R,14B) 및 상기 부하소자에 전원 전위(Vcc)를 공급하도록 작용하는 제2의 배선(14A)를 형성하기 위한 다결정 실리콘층을 형성하는 공정을 또 포함하고, 상기 제2의 배선을 상기 제1의 배선상에 제3의 절연막을 사이에 두고 형성하고, 상기 제1 및 제2의 스위치용 MISFET의 게이트 전극을 상기 워드선과 일체로 형성하고, 상기 워드선, 제1의 배선, 제1 및 제2의 MISFET의 게이트 전극, 제1 및 제2의 스위치용 게이트 전극의 각각은 제1의 다결정 실리콘막(71)과 그 위에 마련된 실리사이드막(72)를 포함하는 적층막을 사용해서 동시에 형성하는 반도체 집적회로 장치의 제조방법.
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