JP2936704B2 - 半導体メモリ - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップとアクセストランジスタに
よりメモリセルが構成されるスタチック型の半導体メモ
リに関する。
よりメモリセルが構成されるスタチック型の半導体メモ
リに関する。
本発明は、スタチック型の半導体メモリにおいて、メ
モリセルを構成するアクセストランジスタとフリップフ
ロップの間に抵抗素子を配することにより、セルサイズ
の縮小化やデータ保持能力の向上或いは低消費電力等を
実現するものである。
モリセルを構成するアクセストランジスタとフリップフ
ロップの間に抵抗素子を配することにより、セルサイズ
の縮小化やデータ保持能力の向上或いは低消費電力等を
実現するものである。
フリップフロップとアクセストランジスタからメモリ
セルが構成されるスタチック型の半導体メモリ（SRAM）
は、動作上の制約も少なく、アクセス時間も短い等の点
から情報機器全般に広く使用されてきている。
セルが構成されるスタチック型の半導体メモリ（SRAM）
は、動作上の制約も少なく、アクセス時間も短い等の点
から情報機器全般に広く使用されてきている。
第10図は一般的なスタチック型の半導体メモリのメモ
リセルの回路図である。メモリセルは、インバーターを
それぞれ構成する抵抗３とnMOSトランジスタ１及び抵抗
４とnMOSトランジスタ２の組からなり、各組は電源電圧
Vccと接地電圧GND間に直列に接続される。これら一対の
抵抗3,4及び一対のnMOSトランジスタ1,2によりフリップ
フロップが構成される。各nMOSトランジスタ1,2のドレ
インは記憶ノードとされ、nMOSトランジスタ１のドレイ
ンがアクセストランジスタであるnMOSトランジスタ５を
介してビット線BL1に接続され、nMOSトランジスタ２の
ドレインがアクセストランジスタであるnMOSトランジス
タ６を介してビット線BL2に接続される。
リセルの回路図である。メモリセルは、インバーターを
それぞれ構成する抵抗３とnMOSトランジスタ１及び抵抗
４とnMOSトランジスタ２の組からなり、各組は電源電圧
Vccと接地電圧GND間に直列に接続される。これら一対の
抵抗3,4及び一対のnMOSトランジスタ1,2によりフリップ
フロップが構成される。各nMOSトランジスタ1,2のドレ
インは記憶ノードとされ、nMOSトランジスタ１のドレイ
ンがアクセストランジスタであるnMOSトランジスタ５を
介してビット線BL1に接続され、nMOSトランジスタ２の
ドレインがアクセストランジスタであるnMOSトランジス
タ６を介してビット線BL2に接続される。
第11図は、第10図の回路のチップ上のレイアウトを示
したものである。ポリシリコン層７によりワード線が形
成され、ポリシリコン層8a,8bによりドライブトランジ
スタのゲート電極が形成される。このレイアウト上、ア
クセストランジスタのゲート長LACとドライブトランジ
スタのゲート幅WDRが図中Ｙ方向のセルサイズを決める
要素とされ、ドライブトランジスタのゲート長LDRとア
クセストランジスタのゲート幅WACが図中Ｘ方向のセル
サイズを決める要素とされる。各トランジスタのソース
・ドレイン領域は、ゲート電極及びフィールド酸化膜
（LOCOS）とセルフアラインで形成される。
したものである。ポリシリコン層７によりワード線が形
成され、ポリシリコン層8a,8bによりドライブトランジ
スタのゲート電極が形成される。このレイアウト上、ア
クセストランジスタのゲート長LACとドライブトランジ
スタのゲート幅WDRが図中Ｙ方向のセルサイズを決める
要素とされ、ドライブトランジスタのゲート長LDRとア
クセストランジスタのゲート幅WACが図中Ｘ方向のセル
サイズを決める要素とされる。各トランジスタのソース
・ドレイン領域は、ゲート電極及びフィールド酸化膜
（LOCOS）とセルフアラインで形成される。
ところが、上述の如き構造を有する半導体メモリで
は、その高集積化が困難であり、消費電流やデータ保持
能力等の点が十分なものではない。
は、その高集積化が困難であり、消費電流やデータ保持
能力等の点が十分なものではない。
すなわち、リード時のデータ保持能力を高くし、ノイ
ズマージンを大きくするためには、メモリセルレシオβ
DR/βAC（≒WDRLAC/WACLDR）を高くする必要がある。そ
して、このメモリセルレシオを高くするためには、ゲー
ト幅WDRやゲート長LACが大きくなり且つゲート幅WACや
ゲート長LDRが小さくなるようにサイズを設定する必要
が生ずる。ところが、第11図からも明らかなように、ド
ライブトランジスタのゲート幅WDRやアクセストランジ
スタのゲート長LACは同じＹ方向のサイズであって、レ
シオを高くするためにそれぞれ長くした場合ではセルの
サイズを小さくすることができず、高集積化が困難とな
る。
ズマージンを大きくするためには、メモリセルレシオβ
DR/βAC（≒WDRLAC/WACLDR）を高くする必要がある。そ
して、このメモリセルレシオを高くするためには、ゲー
ト幅WDRやゲート長LACが大きくなり且つゲート幅WACや
ゲート長LDRが小さくなるようにサイズを設定する必要
が生ずる。ところが、第11図からも明らかなように、ド
ライブトランジスタのゲート幅WDRやアクセストランジ
スタのゲート長LACは同じＹ方向のサイズであって、レ
シオを高くするためにそれぞれ長くした場合ではセルの
サイズを小さくすることができず、高集積化が困難とな
る。
また、供給すべき電源電圧Vccが低い方が消費電力も
少なく高集積化が可能である。ところが、上述の構造の
メモリセルでは、最低動作電源電圧VccminがVthDR（ド
ライブトランジスタの閾値電圧）とVthAC（アクセスト
ランジスタの閾値電圧）とΔVthAC（アクセストランジ
スタの閾値電圧の基板効果分）の和によって決定され
る。このうちVthACはレシオを高くするために高く設定
されており、ゲート幅WACも最小幅とされるために、狭
チャンネル効果によりΔVthACも比較的高い電圧とされ
る。従って、より低い最低動作電源電圧Vccminを得るこ
とができず、同時に記憶ノード電位も低くなって、ソフ
トエラー耐圧の改善も困難となっている。
少なく高集積化が可能である。ところが、上述の構造の
メモリセルでは、最低動作電源電圧VccminがVthDR（ド
ライブトランジスタの閾値電圧）とVthAC（アクセスト
ランジスタの閾値電圧）とΔVthAC（アクセストランジ
スタの閾値電圧の基板効果分）の和によって決定され
る。このうちVthACはレシオを高くするために高く設定
されており、ゲート幅WACも最小幅とされるために、狭
チャンネル効果によりΔVthACも比較的高い電圧とされ
る。従って、より低い最低動作電源電圧Vccminを得るこ
とができず、同時に記憶ノード電位も低くなって、ソフ
トエラー耐圧の改善も困難となっている。
そこで、本発明は上述の技術的な課題に鑑み、セルサ
イズの縮小化やデータ保持能力の向上或いは低消費電力
等を実現する新規なセル構造を有した半導体メモリの提
供を目的とする。
イズの縮小化やデータ保持能力の向上或いは低消費電力
等を実現する新規なセル構造を有した半導体メモリの提
供を目的とする。
上述の目的を達成するため、本発明の半導体メモリ
は、一対のインバーターからなるフリップフロップと一
対のアクセストランジスタよりなるメモリセルが構成さ
れた半導体メモリにおいて、前記フリップフロップと前
記アクセストランジスタとの間に抵抗素子を配したこと
を特徴とする。この抵抗素子は、ポリシリコン層等の配
線層により構成することも可能であるが、半導体基板の
表面に形成した不純物拡散領域からなる拡散抵抗素子と
することもできる。また、抵抗素子の抵抗値としては、
一例として数10〜数100KΩ程度であれば良い。本発明の
半導体メモリでは、アクセストランジスタとドライブト
ランジスタを同一のサイズや同一の駆動能力を有するよ
うに設定できる。
は、一対のインバーターからなるフリップフロップと一
対のアクセストランジスタよりなるメモリセルが構成さ
れた半導体メモリにおいて、前記フリップフロップと前
記アクセストランジスタとの間に抵抗素子を配したこと
を特徴とする。この抵抗素子は、ポリシリコン層等の配
線層により構成することも可能であるが、半導体基板の
表面に形成した不純物拡散領域からなる拡散抵抗素子と
することもできる。また、抵抗素子の抵抗値としては、
一例として数10〜数100KΩ程度であれば良い。本発明の
半導体メモリでは、アクセストランジスタとドライブト
ランジスタを同一のサイズや同一の駆動能力を有するよ
うに設定できる。
本発明の半導体メモリをMOSトランジスタからなる構
造とする場合では、前記フリップフロップと前記アクセ
ストランジスタが、それぞれMOSトランジスタを用いて
構成される。この時、前記抵抗素子は該MOSトランジス
タのゲートとセルフアラインで導入された不純物により
調整される構造にできる。さらに、当該半導体メモリの
素子分離をLOCOS膜等のフィールド絶縁膜により行う場
合、そのフィールド絶縁膜とセルフアラインでイオン注
入を行って抵抗素子を形成する構造とすることもでき
る。
造とする場合では、前記フリップフロップと前記アクセ
ストランジスタが、それぞれMOSトランジスタを用いて
構成される。この時、前記抵抗素子は該MOSトランジス
タのゲートとセルフアラインで導入された不純物により
調整される構造にできる。さらに、当該半導体メモリの
素子分離をLOCOS膜等のフィールド絶縁膜により行う場
合、そのフィールド絶縁膜とセルフアラインでイオン注
入を行って抵抗素子を形成する構造とすることもでき
る。
フリップフロップとアクセストランジスタ間に抵抗素
子を配することにより、メモリセルレシオの取り方が変
化する。本発明の半導体メモリでは、加わった抵抗素子
がレシオに関係するため、逆にアクセストランジスタ側
の電流能力は小さくて済むことになる。従って、アクセ
ストランジスタのゲート長を長くする必要がなくなっ
て、セルサイズの縮小化が可能となる。また、抵抗素子
によってレシオを稼ぐことができるため、アクセストラ
ンジスタとドライブトランジスタの電流能力を同等にす
ることができる。その結果、アクセストランジスタのVt
hACを下げることができ、狭チャンネル効果も抑制され
ることから、ΔVthACも下がることになる。従って、最
低動作電源電圧Vccminも下がることになり、同時に高レ
ベル側の記憶ノードの電圧が高くなることから、ソフト
エラーの耐圧も改善される。
子を配することにより、メモリセルレシオの取り方が変
化する。本発明の半導体メモリでは、加わった抵抗素子
がレシオに関係するため、逆にアクセストランジスタ側
の電流能力は小さくて済むことになる。従って、アクセ
ストランジスタのゲート長を長くする必要がなくなっ
て、セルサイズの縮小化が可能となる。また、抵抗素子
によってレシオを稼ぐことができるため、アクセストラ
ンジスタとドライブトランジスタの電流能力を同等にす
ることができる。その結果、アクセストランジスタのVt
hACを下げることができ、狭チャンネル効果も抑制され
ることから、ΔVthACも下がることになる。従って、最
低動作電源電圧Vccminも下がることになり、同時に高レ
ベル側の記憶ノードの電圧が高くなることから、ソフト
エラーの耐圧も改善される。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例はスタチック型の半導体メモリの例であり、
フリップフロップとアクセストランジスタ間に抵抗素子
を配した構造を有するため、高集積化及びレシオの改善
等がなされる例である。
フリップフロップとアクセストランジスタ間に抵抗素子
を配した構造を有するため、高集積化及びレシオの改善
等がなされる例である。
まず、第１図に本実施例の半導体メモリのメモリの回
路図を示す。メモリセルは、基本的に、４つのMOSトラ
ンジスタと、４つの抵抗素子より構成される。この中、
フリップフロップ回路は、ドライブトランジスタとして
のnMOSトランジスタ11,12と、抵抗素子17,18からなる。
nMOSトランジスタ11,12はソースが共通に接地され、互
いにゲートが他のドレインに接続される。抵抗素子17,1
8は、その一端に電源電圧Vccが供給され、他端が各nMOS
トランジスタ11,12のドレインに接続される。アクセス
トランジスタはnMOSトランジスタ13,14からなる。nMOS
トランジスタ13は一方のソース・ドレインがビット線BL
1と接続され、ワード線がゲートとされる。nMOSトラン
ジスタ14は一方のソース・ドレインがビット線BL2と接
続され、ワード線WLがゲートとされる。従って、ワード
線WLが高レベルの時に、アクセストランジスタは選択状
態となり、ワード線WLが低レベルの時、アクセストラン
ジスタは非選択状態となる。ビット線BL1,ビット線BL2
は対をなしてデータの書き込み及び読み出しに用いられ
る。それらnMOSトランジスタ13,14の他方のソース・ド
レインは、それぞれ抵抗素子15,16の一端に接続され
る。これら抵抗素子15,16は、後述するように、レシオ
を稼ぐ目的でアクセストランジスタとフリップフロップ
間に挿入される。抵抗素子15,16の他端は、nMOSトラン
ジスタ11,12のドレインに接続される。
路図を示す。メモリセルは、基本的に、４つのMOSトラ
ンジスタと、４つの抵抗素子より構成される。この中、
フリップフロップ回路は、ドライブトランジスタとして
のnMOSトランジスタ11,12と、抵抗素子17,18からなる。
nMOSトランジスタ11,12はソースが共通に接地され、互
いにゲートが他のドレインに接続される。抵抗素子17,1
8は、その一端に電源電圧Vccが供給され、他端が各nMOS
トランジスタ11,12のドレインに接続される。アクセス
トランジスタはnMOSトランジスタ13,14からなる。nMOS
トランジスタ13は一方のソース・ドレインがビット線BL
1と接続され、ワード線がゲートとされる。nMOSトラン
ジスタ14は一方のソース・ドレインがビット線BL2と接
続され、ワード線WLがゲートとされる。従って、ワード
線WLが高レベルの時に、アクセストランジスタは選択状
態となり、ワード線WLが低レベルの時、アクセストラン
ジスタは非選択状態となる。ビット線BL1,ビット線BL2
は対をなしてデータの書き込み及び読み出しに用いられ
る。それらnMOSトランジスタ13,14の他方のソース・ド
レインは、それぞれ抵抗素子15,16の一端に接続され
る。これら抵抗素子15,16は、後述するように、レシオ
を稼ぐ目的でアクセストランジスタとフリップフロップ
間に挿入される。抵抗素子15,16の他端は、nMOSトラン
ジスタ11,12のドレインに接続される。
第１図の回路の動作について説明する。メモリセル
は、選択時にワード線WLのレベルが高レベルになり、ア
クセストランジスタであるnMOSトランジスタ13,14がオ
ン状態となる。そして、nMOSトランジスタ13,14を介し
てデータがビット線BL1,BL2とフリップフロップ回路と
の間で転送され、データの書き込み及び読み出しが行わ
れる。
は、選択時にワード線WLのレベルが高レベルになり、ア
クセストランジスタであるnMOSトランジスタ13,14がオ
ン状態となる。そして、nMOSトランジスタ13,14を介し
てデータがビット線BL1,BL2とフリップフロップ回路と
の間で転送され、データの書き込み及び読み出しが行わ
れる。
ところで、データの保持状態すなわち非選択状態にお
いてメモリセル内でインバーターとして機能する素子
は、nMOSトランジスタ11,12及び抵抗素子17,18である。
しかし、データの読み出し時では、一対のインバーター
がアクセストランジスタとドライブトランジスタにより
構成されると考えることができ、特に本実施例では、nM
OSトランジスタ11,13及び抵抗素子15の組と、nMOSトラ
ンジスタ12,14及び抵抗素子16の組とにより、それぞれ
インバーターが構成されると見做すことができる。そこ
で、この抵抗素子15,16を介在させたインバーターの特
性が良好ならば、データの保持状態の特性が良好とな
る。すなわち、本実施例では、アクセストランジスタと
ドライバトランジスタで構成されるインバーターは、そ
のアクセストランジスタであるnMOSトランジスタ13,14
と直列に抵抗素子15,16を有している。このように抵抗
素子15,16を介在させた分だけ、必要なメモリセルレシ
オを得るためのアクセストランジスタの電流駆動能力β
ACは高くて済むことになり、その結果nMOSトランジスタ
13,14は、各ゲート長LACを短くすることができる。この
ようにゲート長LACが短くなることで、メモリセルの微
細化が実現される。さらに、nMOSトランジスタ13,14の
電流駆動能力βACを高くできるため、その閾値電圧Vth
ACを低い値とすることができ、基板効果を考慮したΔVt
hACもトランジスタのチャンネルのサイズの拡大からそ
の狭チャンネル効果が緩和されて低い値となる。その結
果、VthDR＋VthAC＋ΔVthACで表される最低動作電源電
圧Vccminを低下させることができる。
いてメモリセル内でインバーターとして機能する素子
は、nMOSトランジスタ11,12及び抵抗素子17,18である。
しかし、データの読み出し時では、一対のインバーター
がアクセストランジスタとドライブトランジスタにより
構成されると考えることができ、特に本実施例では、nM
OSトランジスタ11,13及び抵抗素子15の組と、nMOSトラ
ンジスタ12,14及び抵抗素子16の組とにより、それぞれ
インバーターが構成されると見做すことができる。そこ
で、この抵抗素子15,16を介在させたインバーターの特
性が良好ならば、データの保持状態の特性が良好とな
る。すなわち、本実施例では、アクセストランジスタと
ドライバトランジスタで構成されるインバーターは、そ
のアクセストランジスタであるnMOSトランジスタ13,14
と直列に抵抗素子15,16を有している。このように抵抗
素子15,16を介在させた分だけ、必要なメモリセルレシ
オを得るためのアクセストランジスタの電流駆動能力β
ACは高くて済むことになり、その結果nMOSトランジスタ
13,14は、各ゲート長LACを短くすることができる。この
ようにゲート長LACが短くなることで、メモリセルの微
細化が実現される。さらに、nMOSトランジスタ13,14の
電流駆動能力βACを高くできるため、その閾値電圧Vth
ACを低い値とすることができ、基板効果を考慮したΔVt
hACもトランジスタのチャンネルのサイズの拡大からそ
の狭チャンネル効果が緩和されて低い値となる。その結
果、VthDR＋VthAC＋ΔVthACで表される最低動作電源電
圧Vccminを低下させることができる。
第４図は従来例と本実施例の入出力特性を比較した図
である。第４図中、実線PIが本実施例にかかるインバー
ターの入出力特性を示す。入力電圧Vinがドライブトラ
ンジスタの閾値電圧VthDRよりも低い時では、出力電圧V
outがVcc−VthAC−ΔVthACレベルとされるが、前述のよ
うに、VthAC＋ΔVthACが小さくなった分だけ、その出力
電圧Voutは従来の破線PAで示す特性に比べて高くなる。
すなわち、本実施例のようにアクセストランジスタの電
流駆動能力βACが高くされ、当該アクセストランジスタ
の閾値電圧VthAC＋ΔVthACが低くなる分だけ、高い高レ
ベル側の記憶ノードの電位が得られるようになる。その
結果、ソフトエラーの耐圧も改善される。
である。第４図中、実線PIが本実施例にかかるインバー
ターの入出力特性を示す。入力電圧Vinがドライブトラ
ンジスタの閾値電圧VthDRよりも低い時では、出力電圧V
outがVcc−VthAC−ΔVthACレベルとされるが、前述のよ
うに、VthAC＋ΔVthACが小さくなった分だけ、その出力
電圧Voutは従来の破線PAで示す特性に比べて高くなる。
すなわち、本実施例のようにアクセストランジスタの電
流駆動能力βACが高くされ、当該アクセストランジスタ
の閾値電圧VthAC＋ΔVthACが低くなる分だけ、高い高レ
ベル側の記憶ノードの電位が得られるようになる。その
結果、ソフトエラーの耐圧も改善される。
このように本実施例の半導体メモリでは、抵抗素子1
5,16がnMOSトランジスタ13,14に直列に挿入されること
で、アクセストランジスタの電流駆動能力βACを高くで
きる。そして、同時に抵抗素子15,16の挿入から、高い
メモリセルレシオを得ることができる。すなわち、アク
セストランジスタに対して直列に抵抗素子15,16を接続
することで、nMOSトランジスタ側の電流駆動能力を高め
ながら、抵抗素子15,16とnMOSトランジスタ13,14の合成
した電流駆動能力を低く抑えることができる。その結
果、ドライブ側とアクセス側の電流駆動能力の比率で表
されるメモリセルレシオを一層改善されたものにするこ
とができ、読み出し時のデータ保持能力を高くできる。
5,16がnMOSトランジスタ13,14に直列に挿入されること
で、アクセストランジスタの電流駆動能力βACを高くで
きる。そして、同時に抵抗素子15,16の挿入から、高い
メモリセルレシオを得ることができる。すなわち、アク
セストランジスタに対して直列に抵抗素子15,16を接続
することで、nMOSトランジスタ側の電流駆動能力を高め
ながら、抵抗素子15,16とnMOSトランジスタ13,14の合成
した電流駆動能力を低く抑えることができる。その結
果、ドライブ側とアクセス側の電流駆動能力の比率で表
されるメモリセルレシオを一層改善されたものにするこ
とができ、読み出し時のデータ保持能力を高くできる。
第２図に具体的なメモリセルのレイアウトを示す。こ
のレイアウトは、ゲート電極となるポリシリコン層21,2
2,23と、ソース・ドレイン領域及びフィールド酸化膜24
の配置からなる。フィールド酸化膜24は、シリコン基板
上に選択的に形成された厚い酸化膜からなり、素子間の
分離に用いられる。ポリシリコン層21〜23は、シリコン
基板上にゲート絶縁膜を介して形成された層であり、そ
れぞれパターニングされている。ポリシリコン層21は、
ワード線であり、メモリセルの途中で屈曲しながら図中
Ｘ方向に延在される。このポリシリコン層21はアクセス
トランジスタQ3,Q4のゲート電極として機能する。ポリ
シリコン層22は、略逆Ｊ字状のパターンを有し、ドライ
ブトランジスタQ1のゲート電極として機能する。このポ
リシリコン層22の両端部は、それぞれ拡散領域に接続さ
れ、一端部22aは拡散抵抗素子とされる抵抗領域25に接
続され、他端部22bは対をなすドライブトランジスタQ2
のドレイン領域27に接続される。ポリシリコン層23は、
略Ｉ字状のパターンを有し、ドライブトランジスタQ2の
ゲート電極として機能する。このポリシリコン層23は端
部23aで、拡散抵抗素子である抵抗領域26に接続される
と共に、ドライブトランジスタQ1のドレイン領域28に接
続される。
のレイアウトは、ゲート電極となるポリシリコン層21,2
2,23と、ソース・ドレイン領域及びフィールド酸化膜24
の配置からなる。フィールド酸化膜24は、シリコン基板
上に選択的に形成された厚い酸化膜からなり、素子間の
分離に用いられる。ポリシリコン層21〜23は、シリコン
基板上にゲート絶縁膜を介して形成された層であり、そ
れぞれパターニングされている。ポリシリコン層21は、
ワード線であり、メモリセルの途中で屈曲しながら図中
Ｘ方向に延在される。このポリシリコン層21はアクセス
トランジスタQ3,Q4のゲート電極として機能する。ポリ
シリコン層22は、略逆Ｊ字状のパターンを有し、ドライ
ブトランジスタQ1のゲート電極として機能する。このポ
リシリコン層22の両端部は、それぞれ拡散領域に接続さ
れ、一端部22aは拡散抵抗素子とされる抵抗領域25に接
続され、他端部22bは対をなすドライブトランジスタQ2
のドレイン領域27に接続される。ポリシリコン層23は、
略Ｉ字状のパターンを有し、ドライブトランジスタQ2の
ゲート電極として機能する。このポリシリコン層23は端
部23aで、拡散抵抗素子である抵抗領域26に接続される
と共に、ドライブトランジスタQ1のドレイン領域28に接
続される。
このような構造のメモリセルでは、ポリシリコン層21
とポリシリコン層22,23の間の抵抗領域25,26が抵抗素子
として機能するために、第１図に示した回路構成とな
る。なお、フリップフロップ回路の負荷用の抵抗素子
は、例えば高抵抗なポリシリコン層により形成される
が、その図示を省略している。抵抗領域25,26が抵抗素
子として機能することで、前述のようにメモリセルレシ
オを稼ぐために、ドライブトランジスタのゲート幅を長
くしたり或いはアクセストランジスタのゲート長を長く
したりする必要性が薄れる。このため本実施例では、そ
の第２図のレイアウトに示すように、アクセストランジ
スタQ3,Q4のゲート長lACが図中一点鎖線で示す従来のゲ
ート長LACに比べて短くなり、ドライブトランジスタQ1,
Q2のゲート幅wDRも図中一点鎖線で示す従来のゲート幅W
DRに比べて距離S1程短くされる。このように拡散抵抗素
子を用いて、メモリセル内のＹ方向の寸法であるアクセ
ストランジスタQ3,Q4のゲート長lACやドライブトランジ
スタQ1,Q2のゲート幅wDRをそれぞれ短くすることで、デ
ータ保持特性を劣化させることなく、メモリセルの高集
積化が実現される。
とポリシリコン層22,23の間の抵抗領域25,26が抵抗素子
として機能するために、第１図に示した回路構成とな
る。なお、フリップフロップ回路の負荷用の抵抗素子
は、例えば高抵抗なポリシリコン層により形成される
が、その図示を省略している。抵抗領域25,26が抵抗素
子として機能することで、前述のようにメモリセルレシ
オを稼ぐために、ドライブトランジスタのゲート幅を長
くしたり或いはアクセストランジスタのゲート長を長く
したりする必要性が薄れる。このため本実施例では、そ
の第２図のレイアウトに示すように、アクセストランジ
スタQ3,Q4のゲート長lACが図中一点鎖線で示す従来のゲ
ート長LACに比べて短くなり、ドライブトランジスタQ1,
Q2のゲート幅wDRも図中一点鎖線で示す従来のゲート幅W
DRに比べて距離S1程短くされる。このように拡散抵抗素
子を用いて、メモリセル内のＹ方向の寸法であるアクセ
ストランジスタQ3,Q4のゲート長lACやドライブトランジ
スタQ1,Q2のゲート幅wDRをそれぞれ短くすることで、デ
ータ保持特性を劣化させることなく、メモリセルの高集
積化が実現される。
抵抗領域25,26は、本来アクセストランジスタQ3,Q4の
一方のソース・ドレイン領域とされ、且つドライブトラ
ンジスタQ1,Q2のドレイン領域とされるn+型の高濃度不
純物拡散領域であるが、本実施例では、特に低ドーズ領
域とされて高抵抗化される。その抵抗値は、例えばシー
ト抵抗で数10〜数100Ωとされる。後述するように、抵
抗領域25,26の形成は、セルフアラインで行うことがで
きるため、マスクずれ等に強い構造となり、半導体メモ
リは再現性に優れることになる。
一方のソース・ドレイン領域とされ、且つドライブトラ
ンジスタQ1,Q2のドレイン領域とされるn+型の高濃度不
純物拡散領域であるが、本実施例では、特に低ドーズ領
域とされて高抵抗化される。その抵抗値は、例えばシー
ト抵抗で数10〜数100Ωとされる。後述するように、抵
抗領域25,26の形成は、セルフアラインで行うことがで
きるため、マスクずれ等に強い構造となり、半導体メモ
リは再現性に優れることになる。
第３図は抵抗素子を配したメモリセルからなるメモリ
セルアレイの一部を示す図である。第３図に示すよう
に、各メモリセルは、一対のドライブトランジスタであ
るnMOSトランジスタ31,32及び負荷抵抗素子37,38からな
るフリップフロップに加え、アクセストランジスタであ
るnMOSトランジスタ33,34と、これらにそれぞれ直列に
接続された抵抗素子35,36を有している。これら各メモ
リセルでは、抵抗素子35,36が前述のように、アクセス
トランジスタの電流駆動能力を高めてもデータ保持能力
が劣化しないように機能するため、集積化やデータ保持
特性の向上等が実現される。これら各メモリセルは、図
示のようにマトリクス状に配列される。
セルアレイの一部を示す図である。第３図に示すよう
に、各メモリセルは、一対のドライブトランジスタであ
るnMOSトランジスタ31,32及び負荷抵抗素子37,38からな
るフリップフロップに加え、アクセストランジスタであ
るnMOSトランジスタ33,34と、これらにそれぞれ直列に
接続された抵抗素子35,36を有している。これら各メモ
リセルでは、抵抗素子35,36が前述のように、アクセス
トランジスタの電流駆動能力を高めてもデータ保持能力
が劣化しないように機能するため、集積化やデータ保持
特性の向上等が実現される。これら各メモリセルは、図
示のようにマトリクス状に配列される。
各メモリセルには、データの読み出し及び書き込みの
ための一対のビット線BL1,BL2が接続される。また、各
メモリセルには、行選択のためのワード線WLがアクセス
トランジスタのゲート電極として配される。各ワード線
WLは行デコーダ41により選択される。ビット線BL1,BL2
の終端部には、電源電圧Vccの供給線との間に負荷MOSト
ランジスタ59,59がそれぞれ配される。これら負荷MOSト
ランジスタ59,59により、ビット線BL1,BL2のレベルが調
整される。また、ビット線BL1,BL2には、列選択用のMOS
トランジスタ40,40が配される。これらMOSトランジスタ
40は、図示しない列デコーダからの信号により作動し、
選択された列だけがセンスアンプ・書き込み回路42に接
続される。このセンスアンプ・書き込み回路42により、
書き込まれるデータが転送され又は読み出されたデータ
が増幅される。
ための一対のビット線BL1,BL2が接続される。また、各
メモリセルには、行選択のためのワード線WLがアクセス
トランジスタのゲート電極として配される。各ワード線
WLは行デコーダ41により選択される。ビット線BL1,BL2
の終端部には、電源電圧Vccの供給線との間に負荷MOSト
ランジスタ59,59がそれぞれ配される。これら負荷MOSト
ランジスタ59,59により、ビット線BL1,BL2のレベルが調
整される。また、ビット線BL1,BL2には、列選択用のMOS
トランジスタ40,40が配される。これらMOSトランジスタ
40は、図示しない列デコーダからの信号により作動し、
選択された列だけがセンスアンプ・書き込み回路42に接
続される。このセンスアンプ・書き込み回路42により、
書き込まれるデータが転送され又は読み出されたデータ
が増幅される。
次に、第５図〜第７図を参照して、本実施例にかかる
メモリセルについて行った実験から、その利点について
説明する。実験は、アクセストランジスタとドライブト
ランジスタで共通にW/Lが1.9/0.8の比のものを用い、抵
抗をリファレンス、20k、39k、100kと変化させたもので
ある。なお、従来例のデータとして示したものは、抵抗
素子の存在しないアクセストランジスタとドライブトラ
ンジスタからなるインバーターの値であって、アクセス
トランジスタのW/Lが1.0/1.5の比とされ、ドライブトラ
ンジスタのW/Lが1.9/0.8の比とされるものである。
メモリセルについて行った実験から、その利点について
説明する。実験は、アクセストランジスタとドライブト
ランジスタで共通にW/Lが1.9/0.8の比のものを用い、抵
抗をリファレンス、20k、39k、100kと変化させたもので
ある。なお、従来例のデータとして示したものは、抵抗
素子の存在しないアクセストランジスタとドライブトラ
ンジスタからなるインバーターの値であって、アクセス
トランジスタのW/Lが1.0/1.5の比とされ、ドライブトラ
ンジスタのW/Lが1.9/0.8の比とされるものである。
まず、第５図は最小動作電源電圧Vccmin対抵抗値
（Ω）の特性を示す。図中、縦軸が最小動作電源電圧Vc
cminであり、横軸がアクセストランジスタとフリップフ
ロップ間の抵抗素子の抵抗値を示す。この第５図では曲
線A1〜A3がそれぞれ本実施例のメモリセルに対応した曲
線であって、曲線A1がマージン無しの場合、曲線A2がマ
ージン0.1Vの場合、曲線A3がマージン0.2Vの場合であ
る。また、点線B1〜B3はそれぞれ抵抗素子を設けない場
合の最小動作電源電圧Vccminを示しており、点線B1がマ
ージン無しの場合、曲線B2がマージン0.1Vの場合、曲線
B3がマージン0.2Vの場合である。従って、図中、曲線A1
と点線B1、曲線A2と点線B2、曲線A3と点線B3をそれぞれ
比較することで、抵抗素子を配設した効果が判る。第５
図に示すように、各曲線A1〜A3は、右下がりの曲線を描
いており、抵抗値が高い方が低い最小動作電源電圧Vccm
inが得られることが判る。また、曲線A1〜A3のいずれも
対応する点線B1〜B3よりも低い最小動作電源電圧Vccmin
の値が得られている。このことは、抵抗素子を配した本
実施例のメモリセルにより、より低い電圧での動作が保
証されることを意味し、データ保持能力が向上している
ことが判る。例えば、抵抗値を100kΩとした時では、0.
44〜0.73V程度の最小動作電源電圧Vccminの改善効果が
認められる。
（Ω）の特性を示す。図中、縦軸が最小動作電源電圧Vc
cminであり、横軸がアクセストランジスタとフリップフ
ロップ間の抵抗素子の抵抗値を示す。この第５図では曲
線A1〜A3がそれぞれ本実施例のメモリセルに対応した曲
線であって、曲線A1がマージン無しの場合、曲線A2がマ
ージン0.1Vの場合、曲線A3がマージン0.2Vの場合であ
る。また、点線B1〜B3はそれぞれ抵抗素子を設けない場
合の最小動作電源電圧Vccminを示しており、点線B1がマ
ージン無しの場合、曲線B2がマージン0.1Vの場合、曲線
B3がマージン0.2Vの場合である。従って、図中、曲線A1
と点線B1、曲線A2と点線B2、曲線A3と点線B3をそれぞれ
比較することで、抵抗素子を配設した効果が判る。第５
図に示すように、各曲線A1〜A3は、右下がりの曲線を描
いており、抵抗値が高い方が低い最小動作電源電圧Vccm
inが得られることが判る。また、曲線A1〜A3のいずれも
対応する点線B1〜B3よりも低い最小動作電源電圧Vccmin
の値が得られている。このことは、抵抗素子を配した本
実施例のメモリセルにより、より低い電圧での動作が保
証されることを意味し、データ保持能力が向上している
ことが判る。例えば、抵抗値を100kΩとした時では、0.
44〜0.73V程度の最小動作電源電圧Vccminの改善効果が
認められる。
続いて第６図は、メモリセルレシオ対抵抗値（Ω）の
特性を示す。図中、縦軸がッモリセルレシオ（βDR/β
AC）1/2であり、横軸がアクセストランジスタとフリッ
プフロップ間の抵抗素子の抵抗値を示す。この第６図で
は曲線A4,A5がそれぞれ本実施例のメモリセルに対応し
た曲線であって、曲線A4が電源電圧Vccが3Vの場合であ
り、曲線A5が電源電圧Vccが5Vの場合である。また、点
線B4,B5は、抵抗素子を設けない場合のメモリセルレシ
オを示す線であり、点線B4が電源電圧Vccが3Vの場合で
あり、曲線B5が電源電圧Vccが5Vの場合である。この第
６図からは、抵抗値が上昇するに従って緩やかにメモリ
セルレシオも上昇することが示され、特に20kΩで顕著
とされる。また、明らかに抵抗素子がアクセストランジ
スタの一部になり代わって、レシオの向上に寄与してい
ることが判る。
特性を示す。図中、縦軸がッモリセルレシオ（βDR/β
AC）1/2であり、横軸がアクセストランジスタとフリッ
プフロップ間の抵抗素子の抵抗値を示す。この第６図で
は曲線A4,A5がそれぞれ本実施例のメモリセルに対応し
た曲線であって、曲線A4が電源電圧Vccが3Vの場合であ
り、曲線A5が電源電圧Vccが5Vの場合である。また、点
線B4,B5は、抵抗素子を設けない場合のメモリセルレシ
オを示す線であり、点線B4が電源電圧Vccが3Vの場合で
あり、曲線B5が電源電圧Vccが5Vの場合である。この第
６図からは、抵抗値が上昇するに従って緩やかにメモリ
セルレシオも上昇することが示され、特に20kΩで顕著
とされる。また、明らかに抵抗素子がアクセストランジ
スタの一部になり代わって、レシオの向上に寄与してい
ることが判る。
次に、第７図は読み出し時のメモリセル電流対抵抗値
の特性を示す図である。図中、縦軸はメモリセル電流の
電流値（μＡ）であり、横軸は抵抗値（Ω）である。こ
の第７図において、曲線A6,A7がそれぞれ本実施例のメ
モリセルに対応した曲線であって、曲線A6が電源電圧Vc
cが3Vの場合であり、曲線A7が電源電圧Vccが5Vの場合で
ある。また、曲線B6,B7は、抵抗素子を設けない場合の
メモリセルレシオを示す線であり、点線B6が電源電圧Vc
cが3Vの場合であり、曲線B7が電源電圧Vccが5Vの場合で
ある。メモリセル電流が小さすぎる場合には、アクセス
時間の遅延等が生ずることになり、電源電圧Vccが5Vで
あって抵抗値が200kΩ上の時、従来例よりメモリセル電
流は小さくなるが、電源電圧Vccが3Vであって抵抗値が3
0kΩ程度の時では、従来例の同等のメモリセル電流が得
られることになる。この第７図からメモリセル電流は、
抵抗値に応じて変化させることができ、抵抗素子の抵抗
値を調整することで、高速動作を配慮しながら低消費電
流化が実現される。
の特性を示す図である。図中、縦軸はメモリセル電流の
電流値（μＡ）であり、横軸は抵抗値（Ω）である。こ
の第７図において、曲線A6,A7がそれぞれ本実施例のメ
モリセルに対応した曲線であって、曲線A6が電源電圧Vc
cが3Vの場合であり、曲線A7が電源電圧Vccが5Vの場合で
ある。また、曲線B6,B7は、抵抗素子を設けない場合の
メモリセルレシオを示す線であり、点線B6が電源電圧Vc
cが3Vの場合であり、曲線B7が電源電圧Vccが5Vの場合で
ある。メモリセル電流が小さすぎる場合には、アクセス
時間の遅延等が生ずることになり、電源電圧Vccが5Vで
あって抵抗値が200kΩ上の時、従来例よりメモリセル電
流は小さくなるが、電源電圧Vccが3Vであって抵抗値が3
0kΩ程度の時では、従来例の同等のメモリセル電流が得
られることになる。この第７図からメモリセル電流は、
抵抗値に応じて変化させることができ、抵抗素子の抵抗
値を調整することで、高速動作を配慮しながら低消費電
流化が実現される。
本実施例の半導体メモリは、その製造工程上も再現性
に優れる構造を有している。第９図は、セルフアライン
による低ドーズ領域の形成工程を説明する図である。ｐ
型のシリコン基板51の表面には、厚い酸化膜からなるフ
ィールド酸化膜52が選択的に形成されており、そのフィ
ールド酸化膜52が形成されない基板表面の領域には、ゲ
ート酸化膜53が形成される。このゲート酸化膜53上に
は、ゲート電極54が形成され、このゲート電極54及びフ
ィールド酸化膜52とセルフアラインで基板表面に、不純
物拡散領域55,56が形成される。ここで、不純物拡散領
域55は、n+型の高濃度とされ、不純物拡散領域56は抵抗
素子として用いるためにn-型の低濃度とされる。このよ
うな導入する不純物の打ち分けは、図示の如きレジスト
マスク57を用いて行われる。高抵抗化のためのイオン注
入によって、n-型の不純物拡散領域56は、アクセストラ
ンジスタとフリップフロップの間の抵抗素子として機能
し、メモリセルの縮小化やセルレシオの向上等が実現さ
れる。
に優れる構造を有している。第９図は、セルフアライン
による低ドーズ領域の形成工程を説明する図である。ｐ
型のシリコン基板51の表面には、厚い酸化膜からなるフ
ィールド酸化膜52が選択的に形成されており、そのフィ
ールド酸化膜52が形成されない基板表面の領域には、ゲ
ート酸化膜53が形成される。このゲート酸化膜53上に
は、ゲート電極54が形成され、このゲート電極54及びフ
ィールド酸化膜52とセルフアラインで基板表面に、不純
物拡散領域55,56が形成される。ここで、不純物拡散領
域55は、n+型の高濃度とされ、不純物拡散領域56は抵抗
素子として用いるためにn-型の低濃度とされる。このよ
うな導入する不純物の打ち分けは、図示の如きレジスト
マスク57を用いて行われる。高抵抗化のためのイオン注
入によって、n-型の不純物拡散領域56は、アクセストラ
ンジスタとフリップフロップの間の抵抗素子として機能
し、メモリセルの縮小化やセルレシオの向上等が実現さ
れる。
第８図はマスクずれが生じた場合の図である。ドライ
ブトランジスタのゲート電極となるポリシリコン層61,6
2及びアクセストランジスタのゲート電極（ワード線）
となるポリシリコン層63が共にフィールド酸化膜のパタ
ーン64から距離ｄだけずれた場合であって、抵抗素子と
して機能する高抵抗領域65の面積は、全く変化しない。
このことはゲート電極（ワード線）となるポリシリコン
層及びフィールド酸化膜とセルフアラインで高抵抗領域
65を形成する限り、再現性良く高抵抗領域65が得られる
ことを示す。また、マスクずれは、図示の如くＸ方向の
みに限らず、Ｙ方向であっても同様であり、Ｙ方向に多
少のマスクずれが生じた場合であっても、その他化抵抗
領域65の面積が変化するようなことはない。
ブトランジスタのゲート電極となるポリシリコン層61,6
2及びアクセストランジスタのゲート電極（ワード線）
となるポリシリコン層63が共にフィールド酸化膜のパタ
ーン64から距離ｄだけずれた場合であって、抵抗素子と
して機能する高抵抗領域65の面積は、全く変化しない。
このことはゲート電極（ワード線）となるポリシリコン
層及びフィールド酸化膜とセルフアラインで高抵抗領域
65を形成する限り、再現性良く高抵抗領域65が得られる
ことを示す。また、マスクずれは、図示の如くＸ方向の
みに限らず、Ｙ方向であっても同様であり、Ｙ方向に多
少のマスクずれが生じた場合であっても、その他化抵抗
領域65の面積が変化するようなことはない。
なお、アクセストランジスタとフリップフロップ間に
抵抗素子を形成する方法としては、低濃度と高濃度の打
ち分けをするものとして説明したが、これに限定され
ず、他の手段を用いることも可能である。
抵抗素子を形成する方法としては、低濃度と高濃度の打
ち分けをするものとして説明したが、これに限定され
ず、他の手段を用いることも可能である。
本発明の半導体メモリは、アクセストランジスタとフ
リップフロップ間に抵抗素子が配されるため、その抵抗
素子によりメモリセルレシオを改善することができ、リ
ード時のデータ保持能力を高くすることができる。ま
た、本発明ではアクセストランジスタの閾値電圧を下げ
ながら、メモリセルレシオを高くすることができ、その
結果、最低動作電源電圧が下がり、同時にソフトエラー
耐性も向上する。また、本発明の半導体メモリは、抵抗
素子によってメモリセルレシオが向上することから、ア
クセストランジスタの電流駆動能力をドライブトランジ
スタに対して小さめに設定する必要性が低くなり、その
結果、メモリセルのサイズを縮小化できることになる。
さらに、抵抗素子により、メモリセルでの消費電流も下
げることができる。
リップフロップ間に抵抗素子が配されるため、その抵抗
素子によりメモリセルレシオを改善することができ、リ
ード時のデータ保持能力を高くすることができる。ま
た、本発明ではアクセストランジスタの閾値電圧を下げ
ながら、メモリセルレシオを高くすることができ、その
結果、最低動作電源電圧が下がり、同時にソフトエラー
耐性も向上する。また、本発明の半導体メモリは、抵抗
素子によってメモリセルレシオが向上することから、ア
クセストランジスタの電流駆動能力をドライブトランジ
スタに対して小さめに設定する必要性が低くなり、その
結果、メモリセルのサイズを縮小化できることになる。
さらに、抵抗素子により、メモリセルでの消費電流も下
げることができる。
第１図は本発明の半導体メモリの一例のメモリセルの回
路図、第２図は本発明の半導体メモリの一例のメモリセ
ルのレイアウト、第３図は本発明の半導体メモリの一例
の要部回路図、第４図は本発明の半導体メモリの一例の
メモリセルのインバーターの入出力特性を示す図、第５
図は本発明にかかるメモリセルの最低動作電源電圧対抵
抗値の特性を示す図、第６図は本発明にかかるメモリセ
ルのベータ比対抵抗値の特性を示す図、第７図は本発明
にかかるメモリセルのメモリセル電流対抵抗値の特性を
示す図、第８図は本発明の半導体メモリの一例において
マスクずれが生じた場合の配線の位置を示す図、第９図
は本発明の半導体メモリの製造工程の一部を説明するた
めの断面図、第10図は従来の半導体メモリの一例のメモ
リセルの回路図、第11図は従来の半導体メモリの一例の
レイアウトである。 11,12,13,14……nMOSトランジスタ 15,16,17,18……抵抗素子
路図、第２図は本発明の半導体メモリの一例のメモリセ
ルのレイアウト、第３図は本発明の半導体メモリの一例
の要部回路図、第４図は本発明の半導体メモリの一例の
メモリセルのインバーターの入出力特性を示す図、第５
図は本発明にかかるメモリセルの最低動作電源電圧対抵
抗値の特性を示す図、第６図は本発明にかかるメモリセ
ルのベータ比対抵抗値の特性を示す図、第７図は本発明
にかかるメモリセルのメモリセル電流対抵抗値の特性を
示す図、第８図は本発明の半導体メモリの一例において
マスクずれが生じた場合の配線の位置を示す図、第９図
は本発明の半導体メモリの製造工程の一部を説明するた
めの断面図、第10図は従来の半導体メモリの一例のメモ
リセルの回路図、第11図は従来の半導体メモリの一例の
レイアウトである。 11,12,13,14……nMOSトランジスタ 15,16,17,18……抵抗素子
Claims (3)
- 【請求項１】一対のインバーターからなるフリップフロ
ップと一対のアクセストランジスタよりなるメモリセル
が構成された半導体メモリにおいて、 前記フリップフロップと前記アクセストランジスタとの
間に抵抗素子を配したことを特徴とする半導体メモリ。 - 【請求項２】前記抵抗素子が不純物拡散領域からなるこ
とを特徴とする請求項１記載の半導体メモリ。 - 【請求項３】前記フリップフロップと前記アクセストラ
ンジスタは、それぞれMOSトランジスタを用いて構成さ
れ、前記抵抗素子は該MOSトランジスタのゲートとセル
フアラインで導入された不純物により形成されてなるこ
とを特徴とする請求項１記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320673A JP2936704B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
| KR1019910021014A KR0178396B1 (ko) | 1990-11-27 | 1991-11-23 | 스태틱 랜덤 액세스 메모리용 셀 |
| US08/150,544 US5377140A (en) | 1990-11-27 | 1993-11-10 | Cell for random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320673A JP2936704B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192189A JPH04192189A (ja) | 1992-07-10 |
| JP2936704B2 true JP2936704B2 (ja) | 1999-08-23 |
Family
ID=18124054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320673A Expired - Fee Related JP2936704B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5377140A (ja) |
| JP (1) | JP2936704B2 (ja) |
| KR (1) | KR0178396B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169071A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0799254A (ja) * | 1993-04-30 | 1995-04-11 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US6072715A (en) * | 1994-07-22 | 2000-06-06 | Texas Instruments Incorporated | Memory circuit and method of construction |
| JPH09199613A (ja) * | 1996-01-17 | 1997-07-31 | Sony Corp | 半導体装置 |
| US6001680A (en) * | 1996-01-17 | 1999-12-14 | Sony Corporation | Static random memory device |
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| JP2976903B2 (ja) * | 1996-10-08 | 1999-11-10 | 日本電気株式会社 | 半導体記憶装置 |
| US6330182B1 (en) | 1998-09-23 | 2001-12-11 | Intel Corporation | Method for evaluating soft error immunity of CMOS circuits |
| JP2000232168A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体記憶装置 |
| US6597035B1 (en) * | 1999-08-04 | 2003-07-22 | Texas Instruments Incorporated | Robust reference sensing cell for flash memory |
| JP2003133441A (ja) * | 2001-10-22 | 2003-05-09 | Nec Corp | 半導体装置 |
| JP2004221483A (ja) * | 2003-01-17 | 2004-08-05 | Seiko Epson Corp | 半導体装置の製造方法 |
| DE102005024897A1 (de) * | 2005-05-31 | 2006-12-07 | Infineon Technologies Ag | Verlustleistungsarme nichtflüchtige Speicherzelle |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002772B1 (ko) * | 1984-08-31 | 1994-04-02 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 장치 및 그 제조방법 |
| JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
| JPH01166391A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US4995000A (en) * | 1988-07-01 | 1991-02-19 | Vitesse Semiconductor Corporation | Static RAM cell with high speed and stability |
| JP2805765B2 (ja) * | 1988-09-13 | 1998-09-30 | ソニー株式会社 | 半導体メモリ装置 |
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