JPH0652782B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0652782B2
JPH0652782B2 JP59180533A JP18053384A JPH0652782B2 JP H0652782 B2 JPH0652782 B2 JP H0652782B2 JP 59180533 A JP59180533 A JP 59180533A JP 18053384 A JP18053384 A JP 18053384A JP H0652782 B2 JPH0652782 B2 JP H0652782B2
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insulating film
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semiconductor region
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幸一 長沢
怜 目黒
昌 山本
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    • G11—INFORMATION STORAGE
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置［以下、ＳＲＡＭ（Static Random Ac
cess Memory）という］に適用して有効な技術に関する
ものである。
［背景技術］ ＳＲＡＭを構成するそれぞれのメモリセルには、書き込
まれた情報を保持するために、２つの固定電位すなわち
高電圧及び低電圧が印加される電圧用配線が接続されて
いる。このうち基準電圧となる低電圧が印加される基準
電圧用配線は、前記メモリセルを構成するフリップフロ
ップ回路のＭＩＳＦＥＴの一方の半導体領域（ソース領
域又はドレイン領域）に接続されている。
この基準電圧用配線と前記半導体領域との接続に必要な
マスク合せ余裕を省略し、集積度を向上するために、基
準電圧用配線と前記半導体領域とは一体化された半導体
領域で構成されている。
しかしながら、かかる技術における検討の結果、本発明
者は、以下の理由によって、ＳＲＡＭの集積度を向上す
ることが極めて困難になるという問題点を見い出した。
基準電圧用配線を半導体領域で構成したのでは、数百か
ら数十［Ω／□］程度その抵抗値が高いので、メモリセ
ルを流れる電流が基準電圧用配線を流れるときに該基準
電圧用配線の電位に変動を生じ易すい。このため、高電
位と低電位との差が小さくなる。すなわち、情報の書き
込み及び読み出し動作におけるマージンが小さくなり、
誤動作を生じ易い。この誤動作を抑制するには、基準電
圧用配線の断面々積を増大させ、半導体領域の抵抗値を
小さくする必要がある。また、所定毎のメモリセル間に
基準電圧用配線と接続するアルミニウム配線を多く走ら
せ、その電位の変動を抑制する等の必要がある。ところ
が、基準電圧用配線、アルミニウム配線の占有面積が大
きくなり、更に、基準電圧用配線と他方の半導体領域と
の間に、フィールド絶縁膜を形成するための余裕を設け
る必要があるので、メモリセルアレイにおけるそれらの
占有面積を著しく増大させてしまう。
なお、基準電圧用配線が半導体領域で構成されているＳ
ＲＡＭについては、例えば、「Kim Hardee,Michael Gri
ffus,Ron Galvas.THPM 15.2:A 30nS 64K CMOS ROM.1984
IEEE International Solid-State Circuits Conferenc
e.」とあるのを「キム ハーディ，マイケル グリファ
ス，ロン ガルバス．ティエイチピーエム 15.2：ア３
０ナノセコンド ６４キロ シーモス ロム．１９８４
アイイーイーイー インターナショナル ソリッド−
ステート サーキッツ カンファレンス．（Kim Harde
e,Michael Griffus,Ron Galvas.THPM 15.2:A 30nS 64K
CMOS ROM.1984 IEEE International Solid-State Circu
its Conference.）」に記載されている。
［発明の目的］ 本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術手段を提供することにある。
本発明の他の目的は、ＳＲＡＭにおいて、書き込み及び
読み出し動作の誤動作を抑制し、その電気的信頼性を向
上することが可能な技術を提供することにある。
本発明の他の目的は、ＳＲＡＭにおいて、基準電圧用配
線の抵抗値を低減することが可能な技術を提供すること
にある。
本発明の他の目的は、ＳＲＡＭにおいて、アルファ線に
より生じるソフトエラーを低減することが可能な技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本発明によれば下記の構成により特徴づけられているも
のである。
半導体基体に形成された、互いに並行し延在する複数の
データ線対と、前記複数のデータ線対と交差する方向で
互いに並行して延在する複数のワード線と、行列状に配
置された複数のメモリセルと、前記メモリセルに電圧を
供給するための基準電圧用配線および電源電圧用配線と
を具備し、前記各メモリセルは、互いに交差結合され、
かつ、それらの一方の半導体領域が前記基準電圧用配線
に電気的接続された一対のＭＩＳＦＥＴと、前記一対の
ＭＩＳＦＥＴの他方の半導体領域と前記電源電圧用配線
との間にそれぞれ電気的接続された抵抗素子又はＭＩＳ
ＦＥＴからなる負荷素子と、前記交差結合された一対の
ＭＩＳＦＥＴの前記他方の半導体領域と前記データ線対
との間にそれぞれ電気的接続された一対のスイッチ用Ｍ
ＩＳＦＥＴとで構成されてなる半導体集積回路装置にあ
って、前記基準電圧用配線および前記ワード線は同一材
料で構成され、それら基準電圧用配線、ワード線および
前記交差結合された一対のＭＩＳＦＥＴのゲートの両側
部には異方性エッチングにより選択的に残された絶縁膜
を有し、かつ、前記基準電圧用配線は前記半導体基体に
選択酸化形成されたフィールド絶縁膜上に前記ワード線
と同一方向に沿って延在してなり、前記電源用配線の一
部が前記基準電圧用配線に被覆された絶縁膜を介してそ
の基準電圧用配線上および前記基準電圧用配線の両側部
に選択的に残された絶縁膜上に重ね合うように延在し、
前記基準電圧用配線の配線抵抗は前記電源用配線の配線
抵抗よりも低くされてなり、さらに前記交差結合された
一対のＭＩＳＦＥＴの半導体領域は当該一対のＭＩＳＦ
ＥＴのゲートをマスクとして選択形成された低濃度の領
域と当該ＭＩＳＦＥＴのゲートおよび当該ＭＩＳＦＥＴ
のゲートの両側部に選択的に残された絶縁膜をマスクと
して選択形成された高濃度の領域とから成り、また当該
一対のＭＩＳＦＥＴの半導体領域の底部に接するよう
に、前記交差結合された一対のＭＩＳＦＥＴのゲートお
よび当該ＭＩＳＦＥＴのゲートの両側部に選択的に残さ
れた絶縁膜をマスクとして選択形成された他の導電型半
導体領域を有することを特徴とする。
以下、本発明の構成について、本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭに適用した一実施例ととも
に説明する。
［実施例］ 第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
第１図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。ワード線ＷＬは、後述
するスイッチ用ＭＩＳＦＥＴを制御するためのものであ
る。
ＤＬ、▲▼はデータ線であり、列方向に延在し、行
方向に複数本設けられている（以下、データ線の延在す
る方向を列方向という）。このデータ線ＤＬ、▲▼
は、後述するメモリセルと書込回路又は読出回路との間
で情報となる電荷を伝達するためのものである。
Ｑ１、Ｑ２はＭＩＳＦＥＴであり、一端が後述する抵抗
素子を介して電源電圧用配線Ｖｃｃ（例えば、5.0
［Ｖ］）、他方のＭＩＳＦＥＴＱ２、Ｑ１のゲート電極
及びスイッチ用ＭＩＳＦＥＴに接続され、他端が基準電
圧用配線Ｖｓｓ（例えば、０［Ｖ］）に接続されてい
る。
Ｒ１、Ｒ２は抵抗素子である。この抵抗素子Ｒ１、Ｒ２
は、電源電圧用配線Ｖｃｃから流れる電流量を制御し、
書き込まれた情報を安定に保持するためのものである。
抵抗素子Ｒ１、Ｒ２は、後述するがセルフバイアスされ
るようになっている。
一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩＳＦＥＴＱ１、Ｑ２と抵抗素子Ｒ１、Ｒ２とに
よって構成されている。このフリップフロップ回路は、
前記データ線ＤＬ、▲▼から伝達される“１”、
“０”の情報を記憶保持するためのものである。
Ｑｓ１、Ｑｓ２はスイッチ用ＭＩＳＦＥＴであり、一端
がデータ線ＤＬ、▲▼に接続され、他端が前記フリ
ップフロップ回路の一対の入出力端子に接続されてい
る。このスイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２は、ワ
ード線ＷＬによって制御され、フリップフロップ回路と
データ線ＤＬ、▲▼との間でスイッチ機能をするた
めのものである。
Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭＩＳＦＥＴＱ１、Ｑ２のゲート電極及び他方のＭ
ＩＳＦＥＴＱ２、Ｑ１の一方の半導体領域（ソース領域
又はドレイン領域）に付加されている。この情報蓄積用
容量Ｃは、メモリセルの情報となる電荷を蓄積するため
のものである。
ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱｓ１、
Ｑｓ２とによって構成されている。そして、メモリセル
は、ワード線ＷＬとデータ線ＤＬ、▲▼との所定交
差部に複数配置されて設けられており、メモリセルアレ
イを構成している。
次に、本実施例の具体的な構成について説明する。
第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図のII
I−III切断線における断面図である。なお、第２図及び
後述する第４図乃至第６図に示す平面図は、本実施例の
構成をわかり易すくするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。
２はｐ−型のウエル領域であり、半導体基板１の所定主
面部に設けられている。このウエル領域２は、相補型の
ＭＩＳＦＥＴを構成するためのものである。
３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウエル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するためのものである。
メモリセルを構成するＭＩＳＦＥＴＱ１、Ｑ２及びスイ
ッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２は、フィールド絶縁
膜３によってその周囲を囲まれ規定されている。そし
て、ＭＩＳＦＥＴＱ２とスイッチ用ＭＩＳＦＥＴＱｓ２
は、一体的にフィールド絶縁膜３によって規定されてい
る。ＭＩＳＦＥＴＱ１とスイッチ用ＭＩＳＦＥＴＱｓ１
は、前記ＭＩＳＦＥＴＱ２とスイッチ用ＭＩＳＦＥＴＱ
ｓ２とに対して交差する位置に設けられる。ＭＩＳＦＥ
ＴＱ１、Ｑｓ１は互いにフィールド絶縁膜３によって分
離され、その周囲を規定されている。ＭＩＳＦＥＴＱ１
とスイッチ用ＭＩＳＦＥＴＱｓ１とは、フィールド絶縁
膜３の上部に設けられる導電層により交差結合が施され
るようになっている。
４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウエル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生ＭＩＳＦＥＴを防
止し、半導体素子間を電気的により分離するためのもの
である。
５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウエル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものである。
６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。
７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。
導電層７Ａは、スイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２
形成領域の絶縁膜５上部に設けられ、フィールド絶縁膜
３上部を行方向に延在して設けられている。この導電層
７Ａは、スイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２形成領
域でゲート電極を構成し、それ以外の部分では、ワード
線ＷＬを構成するためのものである。
導電層７Ｂは、接続孔６を通してフリップフロップ回路
を構成するＭＩＳＦＥＴＱ１、Ｑ２の一方の半導体領域
と電気的に接続するように設けられ、導電層７Ａと同様
に、フィールド絶縁膜３上部を行方向に延在して設けら
れている。この導電層７Ｂは、行方向に配置される複数
のメモリセルのそれぞれの一方の半導体領域に接続され
る基準電圧用配線Ｖｓｓを構成するためのものである。
導電層７Ａと導電層７Ｂとは、同一導電性材料で、同一
導電層に設けられており、それらが交差しないように、
互に離隔し、略平行に設けられている。
導電層７Ｃの一端部は、接続孔６を通してスイッチ用Ｍ
ＩＳＦＥＴＱｓ１の半導体領域と電気的に接続する。導
電層７Ｃの他端部は、フィールド絶縁膜３及び一方のＭ
ＩＳＦＥＴＱ２形成領域の絶縁膜５上部を延在し、接続
孔６を通して他方のＭＩＳＦＥＴＱ１の半導体領域と電
気的に接続するように設けられている。この導電層７Ｃ
は、絶縁膜５上部でＭＩＳＦＥＴＱ２のゲート電極を構
成し、かつ、スイッチ用ＭＩＳＦＥＴＱｓ１と他方のＭ
ＩＳＦＥＴＱ１との交差結合をするためのものである。
導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
ＭＩＳＦＥＴＱｓ２の半導体領域と電気的に接続し、他
端部が、フィールド絶縁膜３及び他方のＭＩＳＦＥＴＱ
１形成領域の絶縁膜５上部を延在するように設けられて
いる。この導電層７Ｄは、絶縁膜５上部でＭＩＳＦＥＴ
Ｑ１のゲート電極を構成するためのものである。スイッ
チ用ＭＩＳＦＥＴＱｓ２とＭＩＳＦＥＴＱ２とは、前述
したように、半導体領域を一体的に構成してあるので、
この導電層で交差結合させる必要はない。なお、スイッ
チ用ＭＩＳＦＥＴＱｓ２とＭＩＳＦＥＴＱ２とは、スイ
ッチ用ＭＩＳＦＥＴＱｓ１とＭＩＳＦＥＴＱ１の交差結
合と同様に、導電層７Ｄを所定の形状にして交差給合さ
せてもよい。
導電層７Ａ乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である、多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたポリサ
イド（MoSi2/polySi,TiSi2/polySi,TaSi2/polySi,WSi2/
polySi）で構成する。また、導電層７Ａ乃至７Ｄは、そ
の導電性材料として、シリサイド（MoSi2,TiSi2,TaSi2,
WSi2）、高融点金属（Mo,Ti,Ta,W）等で構成してもよ
い。
導電層７Ａ乃至７Ｄは、ポリサイド、シリサイド、高融
点金属等の導電性材料で構成することにより、数［Ω／
□］以下の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線Ｖｓｓ）は、半導体領域で
構成した場合に比べその抵抗値が１桁程度以下に小さく
なる。これによって、導電層７Ｂを半導体領域で構成す
るよりも縮小できるので、特に、メモリセルアレイおけ
る行方向の占有面積を著しく低減することができる。さ
らに、所定毎のメモリセル間にアルミニウム配線を走ら
せ、導電層７Ｂと接続してその電位の変動を抑制する等
の必要があるが、導電層７Ｂは、その抵抗値が低く、前
記アルミニウム配線の本数を低減することができるの
で、特に、メモリセルアレイにおける列方向の集積度を
向上することができる。
また、導電層７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。
また、低い抵抗値の導電層７Ｃを延在してフリップフロ
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同一導電層
又は異なる導電層で設ける必要がなくなるので、それら
の間の距離（ＭＩＳＦＥＴＱ１、Ｑ２のゲート電極間ピ
ッチ）を縮小することができる。これによって、フリッ
プフロップ回路、すなわち、メモリセルの占有面積を縮
小することができるので、特に、メモリセルアレイにお
ける列方向の集積度を向上することができる。
導電層７Ａ乃至７Ｄは、製造工程における第１層目の導
電層形成工程により形成される。
８はｎ−型の半導体領域であり、スイッチ用ＭＩＳＦＥ
ＴＱｓ１、Ｑｓ２、ＭＩＳＦＥＴＱ１、Ｑ２形成領域と
なる導電層７Ａ、７Ｃ、７Ｄの両側部、（ソース領域又
はドレイン領域とチャネルが形成される領域との間）の
ウエル領域２の主面部に設けられている。この半導体領
域８は、ＬＤＤ（Lightly Doped Drain）構造を構成す
るためのものである。
この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、ドレイン接合近傍におけ
る電界強度を低くできるので、ＭＩＳＦＥＴのｐｎ接合
耐圧（ドレイン耐圧）を向上することができる。
また、半導体領域８は、接合深さ（ｘｊ）を浅く形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによっ
て、短チャネル効果を抑制することができる。
半導体領域８は、主として、導電層７Ａ、７Ｃ、７Ｄを
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７Ａ、７Ｃ、７Ｄに対して自己
整合で構成される。
９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成するのに使用されるもので、主とし
て、ＬＤＤ構造を構成するためのものである。なお、不
純物導入用マスク９は、フリップフロップ回路のＭＩＳ
ＦＥＴのゲート電極上に形成された抵抗素子が、ゲート
電極とずれて重ねられた場合に、半導体領域から抵抗素
子が受ける電界の影響を低減することができる。
１０はｎ＋型の半導体領域であり、導電層７Ａ、７Ｃ、
７Ｄの両側部の絶縁膜５を介したウエル領域２主面部、
又は、導電層７Ｂ、７Ｃ、７Ｄの下部の接続孔６部のウ
エル領域２主面部に設けられている。この半導体領域１
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、フリップフロップ回路の交差結合用配線
を構成するためのものである。
半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。
１１はｐ＋型の半導体領域であり、所定の半導体領域１
０下部のウエル領域２主面部に、半導体領域１０と接触
して設けられている。
この半導体領域１１は、特に、フリップフロップ回路の
ＭＩＳＦＥＴＱ１、Ｑ２の半導体領域１０の下部、スイ
ッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２の一方の半導体領域
１０の下部（第２図では、１１（ｐ＋）と表示して点線
で囲まれた領域の半導体領域１０下部）に設けられてい
る。すなわち、半導体領域１１は、メモリセルにおける
情報となる電荷の蓄積量を増大させるのに寄与する部分
に設けられている。半導体領域１１は、ウエル領域２と
半導体領域１０とのｐｎ接合に比べて不純物濃度が高い
もの同志のｐｎ接合であり、接合容量を増大させ、情報
蓄積用容量Ｃの情報となる電荷の蓄積量を増大させてい
る。この情報となる電荷の蓄積量を増大させることによ
って、アルファ（以下、αという）線により生じるソフ
トエラーを防止することができる。また、半導体領域１
１は、ウエル領域２に比べて高い不純物濃度で構成して
いるので、α線により生じる少数キャリアの不要な侵入
を抑制するバリア効果を高めることができ、前記と同様
にソフトエラーを防止することができる。
また、半導体領域１１は、前記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するの
で、チャネルが形成される領域に達しないように構成さ
れ、不純物導入用マスク９、又は、導電層７Ｃ、７Ｄに
対して自己整合で構成される。これによって、半導体領
域１１を構成するための製造工程におけるマスク合せ余
裕度を必要としなくなるので、ＳＲＡＭの集積度を向上
することができる。
また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより高
めることができる。
また、半導体領域１１は、少なくとも半導体領域８下
部、すなわち、半導体領域１０とウエル領域２とのｐｎ
接合部からチャネルが形成される領域に伸びる空乏領域
を抑制する部分に設けられている。これによって、ソー
ス領域及びドレイン領域間となる半導体領域１０間の空
乏領域の結合を防止することができるので、パンチスル
ーを防止することができる。このパンチスルーを防止す
ることによって、短チャネル効果を低減することができ
る。
なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させてもよい。
また、半導体領域１０は導電層７Ａ、７Ｃ、７Ｄを不純
物導入用マスクとして用いて構成し、半導体領域１１は
不純物導入用マスク９を用いて構成し、半導体領域８を
設けなくともよい。
スイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２は、主として、
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半導体領
域８、一対の半導体領域１０及び半導体領域１１によっ
て構成されている。
ＭＩＳＦＥＴＱ１は、主として、ウエル領域２、絶縁膜
５、導電層７Ｄ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。
ＭＩＳＦＥＴＱ２は、主として、ウエル領域２、絶縁膜
５、導電層７Ｃ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。
１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。この絶縁膜１２
は、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上部
に設けられる導電層とを電気的に分離するためのもので
ある。
また、絶縁膜１２は、抵抗素子Ｒ１、Ｒ２をセルフバイ
アスさせるＭＩＳ型構造を構成するためのゲート絶縁膜
として、さらに、情報蓄積用容量Ｃを構成するための絶
縁膜として使用される。
１３は接続孔であり、所定の導電層７Ｃ、７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して設けられてい
る。この接続孔１３は、所定の導電層７Ｃ、７Ｄ及び半
導体領域１０とその上部に設けられる導電層とを電気的
に接続するためのものである。
１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ｓｓ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電層１４Ａは、行方向に配置されるメモリセルのそれ
ぞれに接続される電源電圧用配線Ｖｃｃを構成するため
のものである。
導電層１４Ａ（電源電圧用配線Ｖｃｃ）と導電層７Ｂ
（基準電圧用配線Ｖｓｓ）とを絶縁膜１２を介在させて
重ね合わせたことによって、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量を増大することができる。この情報蓄
積用容量Ｃの蓄積量の増大は、導電層１４Ａと半導体領
域で構成した基準電圧用配線とを重ね合わせたものに比
べて、絶縁膜の膜厚が薄くなるので、大きなものにする
ことができる。情報蓄積用容量Ｃの蓄積量の増大によっ
て、α線により生じるソフトエラーを防止することがで
きる。
また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。
１４Ｂは抵抗素子であり、一端部が導電層１４Ａに電気
的に接続され、他端部が接続孔６、１３を通して導電層
７Ｃ、半導体領域１０又は導電層７Ｄ、半導体領域１０
に電気的に接続されている。この抵抗素子１４Ｂは、抵
抗素子Ｒ１、Ｒ２を構成するためのものである。
抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱ１の導電層７Ｄ（ゲート電極）が“Hig
h”レベルの電位に印加され、ＭＩＳＦＥＴＱ２の導電
層７Ｃ（ゲート電極）が“Low”レベルの電位に印加さ
れた時に、抵抗素子１４Ｂ（Ｒ２）は、導電層７Ｄの電
界効果によって電源電圧用配線Ｖｃｃからの電流が流れ
易すくなり、抵抗素子１４Ｂ（Ｒ１）は、導電層７Ｃ及
び不純物導入用マスク９がＭＩＳＦＥＴＱ２のドレイン
領域からの電界を遮断するので、電源電圧用配線Ｖｃｃ
からの電流が流れにくくなる（セルフバイアス）。すな
わち、抵抗素子１４Ｂ（Ｒ１、Ｒ２）は、メモリセルに
書き込まれた情報（電圧）によってその抵抗値を変化さ
せ、“１”、“０”の電圧差を明確にする方向に電流を
供給することができるので、情報となる電荷を安定に保
持することができる。
導電層１４Ａ及び抵抗素子１４Ｂは、製造工程における
第２層目の導電層形成工程によって形成され、例えば、
化学的気相析出（以下、ＣＶＤという）技術で形成した
多結晶シリコンで構成する。そして、導電層１４Ａは、
多結晶シリコンに抵抗値を低減するための不純物を導入
し、抵抗素子１４Ｂは、多結晶シリコンのまま又はそれ
に適度に導電層１４Ａよりも少ない量の不純物を導入し
て形成する。この前記導電層１４Ａを構成する不純物の
導入は、例えば、ヒ素イオンを用い、イオン注入技術で
導入する。イオン注入技術による不純物の導入は、熱拡
散技術に比べ、導電層１４Ａの抵抗値の制御性は極めて
良好になる。
また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。
また、第２層目の導電層形成工程では、フリップフロッ
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
く構成することができる。
前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。
また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又
は、抵抗素子１４Ｂと半導体領域１０、導電層７Ｃ、７
Ｄとの接合部から抵抗素子１４Ｂの内部に形成される空
乏領域間の結合を防止することができる。これによっ
て、抵抗素子１４Ｂにおけるパンチスルーを防止するこ
とができる。
イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。
１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶縁膜１５は、導電層１４
Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層と
の電気的な分離をするためのものである。
１６は接続孔であり、スイッチ用ＭＩＳＦＥＴＱｓ１、
Ｑｓ２の一方の半導体領域１０上部の絶縁膜５、１２、
１５を除去して設けられている。この接続孔１６は、半
導体領域１０と絶縁膜１５の上部に設けられる導電層と
の電気的な接続をするためのものである。
１７は導電層であり、接続孔１６を通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電層７
Ａ、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｃ、７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、▲
▼を構成するためのものである。そして、導電層７Ｃ、
１７、抵抗素子１４Ｂ又は導電層７Ｄ、１７、抵抗素子
１４Ｂを重ね合わせることにより、平面的な面積を縮小
することができるので、ＳＲＡＭの集積度を向上するこ
とができる。
導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。
このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はＸｂ−Ｘｂ線に略線対称で行方向に複数配置され、
Ｙａ又はＹｂに略180［度］の回転角度の回転対称で列
方向に複数配置され、メモリセルアレイを構成してい
る。
次に、本実施例の製造方法について説明する。
第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面
図、第７図乃至第１０図は、その断面図である。なお、
第７図は、第４図のVII−VII切断線における断面を示
し、第９図は、第５図のIX−IX切断線における断面を示
し、第１０図は、第６図のＸ−Ｘ切断線における断面を
示している。
まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ−型の
ウエル領域２を形成する。
前記ウエル領域２は、例えば、３×10１２［atoms/c
m2］程度のＢＦ２イオンを60［ＫｅＶ］程度のエネルギ
のイオン注入技術によって導入し、引き伸し拡散を施す
ことにより形成する。
そして、半導体基板１及びウエル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウエル領域２の所
定の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。
フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。
チャネルストッパ領域４は、例えば４×10１３［atoms/
cm2程度のＢＦ２イオンを60［ＫｅＶ］程度のエネルギ
のイオン注入技術によって導入し、フィールド絶縁膜３
の熱酸化技術で引き伸し拡散を施すことにより形成す
る。
次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウエル領域２の主面上部
に、絶縁膜５を形成する。
絶縁膜５は、ＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚を200〜300［オングストローム（以下、
Åという）］で形成する。
第４図及び第７図に示す絶縁膜５を形成する工程の後
に、絶縁膜５の所定部を除去し、接続孔６を形成する。
そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウエル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。
この導電層７Ａ乃至７Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば2000［Å］程度で形成
し、モリブデンシリサイド膜７ｂは、例えば、3000
［Å］程度で形成すればよい。
導電層７Ａ乃至７Ｄは、その一部をモリブデンシリサイ
ド７ｂで構成しているので、その抵抗値は、数［Ω／
□］程度にすることができる。
なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウエル領域２の主面部には、多結晶シリコン膜
７ａに導入されたリンイオンが拡散し、ｎ型の半導体領
域が形成されるようになっている。
次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ、７Ｄの両側部のウエル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ−型の半導体領域８を形
成する。
半導体領域８は、導電層７Ａ、７Ｃ、７Ｄ及びフィール
ド絶縁膜３を不純物導入用マスクとして用い、例えば、
１×10１３［atoms/cm2］程度のリンイオンを50［Ｋｅ
Ｖ］程度のエネルギのイオン注入技術によって導入し、
引き伸し拡散を施して形成する。
第８図に示す半導体領域８を形成する工程の後に、導電
層７Ａ乃至７Ｄに対して自己整合でそのの両側部に、不
純物導入用マスク９を形成する。この不純物導入用マス
ク９は、例えば、ＣＶＤ技術で形成した酸化シリコン膜
に異方性エッチング技術を施して形成する。また、不純
物導入用マスク９として、ＣＶＤ技術で形成した多結晶
シリコン膜を用いてもよい。
そして、不純物導入用マスク９を用いて、該不純物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウエル領域２の所定の主面部にｎ＋型の半導体領域１０
を形成する。
この半導体領域１０は、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように、例えば、１×10
１６［atoms/cm2］程度のヒ素イオンを80［ＫｅＶ］程
度のエネルギのイオン注入技術によって導入し、引き伸
し拡散を施して形成する。
この後、主として、情報となる電荷の蓄積量を増大させ
るｐ＋型の不純物を導入するために、不純物導入用マス
ク（図示していない）を形成する。
そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ、７Ｄに対して自
己整合で所定の半導体領域１０下部のウエル領域２主面
部にｐ＋型の半導体領域１１を形成する。
半導体領域１１は、例えば、１×10１３［atoms/cm2］
程度のボロンイオンを50［ＫｅＶ］程度のエネルギのイ
オン注入技術によって導入し、引き伸し拡散を施して形
成する。
なお、第５図において、半導体領域１１を形成する不純
物は、１１（ｐ＋）と表示する点線で囲まれた領域内の
絶縁膜５を通したウエル領域２の主面部に導入される。
この点線１１（ｐ＋）は、前記不純物導入用マスクのパ
ターンを示している。
このとき、導電層７Ａ乃至７Ｄ、半導体領域８、１０
は、周辺回路を構成するＭＩＳＦＥＴの形成工程と同一
製造工程により形成されるようになっており、半導体領
域１１を所定のｎ＋型の半導体領域下部、例えば、入力
保護回路を構成するＭＩＳＦＥＴのソース領域及びドレ
イン領域下部に形成してもよい。
第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を1000〜2000［Å］程度に形成する。
そして、所定の導電層７Ｃ、７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。
この後、電源電圧用配線及び抵抗素子を形成するため
に、接続孔１３を通して所定の半導体領域１０と接続
し、絶縁膜１２上部を覆うように多結晶シリコン膜を形
成する。この多結晶シリコン膜は、例えば、ＣＶＤ技術
によって形成し、その膜厚を1000〜2000［Å］程度に形
成すればよい。
そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン注入技術によって導入し、熱拡散技術によって拡
散させる。
この後、第６図及び第１０図に示すように、前記多結晶
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
ｃｃとして使用される導電層１４Ａ及び抵抗素子Ｒ１、
Ｒ２として使用される抵抗素子１４Ｂを形成する。
なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入され
る。
第６図及び第１０図に示す導電層１４Ａ及び抵抗素子１
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフォシリケートガラス膜を用い、その膜厚を3000
〜4000［Å］程度に形成すればよい。
そして、所定の半導体領域１０上部の絶縁膜５、１２、
１５を除去し、接続孔１６を形成する。
この後、前記第２図及び第３図に示すように、接続孔１
６を通して所定の半導体領域１０と電気的に接続し、絶
縁膜１５上部を導電層７Ａと交差するように列方向に延
在して導電層１７を形成する。
導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。
これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
［効果］ 以上説明したように、本願によって開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）メモリセルに接続される基準電圧用配線を、ポリ
サイド、シリサイド、高融点金属等の抵抗値の小さな導
電層で形成したので、メモリアルアレイでの基準電圧用
配線の占有面積を縮小することができる。
（２）メモリセルに接続される基準電圧用配線を、メモ
リセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲート
電極と同一導電性材料で形成したので、メモリセルアレ
イでの基準電圧用配線の占有面積を縮小することができ
る。
（３）前記（１）及び（２）により、基準電圧用配線に
接続されるアルミニウム配線を所定毎に走らせる本数を
低減することができるので、メモリセルアレイでのアル
ミニウム配線の占有面積を縮小することができる。
（４）前記（１）乃至（３）により、メモリセルアレイ
での基準電圧用配線又はアルミニウム配線の占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
（５）前記（１）及び（２）により、基準電圧用配線の
抵抗値を小さくすることができ、その電位の安定度を良
好にすることができるので、情報の書き込み及び読み出
し動作マージンを大きくすることができる。
（６）前記（５）により、情報の書き込み及び読み出し
動作における誤動作を抑制することができるので、ＳＲ
ＡＭの電気的信頼性を向上することができる。
（７）基準電圧用配線Ｖｓｓと電源電圧用配線Ｖｃｃと
を重ね合わせたので、メモリセルの情報蓄積用容量の情
報となる電荷蓄積量を増大することができる。
（８）前記（７）により、情報となる電荷の蓄積量を増
大することができるので、α線により生じるソフトエラ
ーを防止することができる。
（９）前記（７）及び（８）により、情報となる電荷の
蓄積量を増大し、ソフトエラーを防止することができる
ので、メモリセルの占有面積を縮小することができる。
（１０）前記（９）により、メモリセルの占有面積を縮
小することができるので、ＳＲＡＭの集積度を向上する
ことができる。
（１１）前記（７）により、情報となる電荷の蓄積量を
増大することができるので、情報の読み出し動作の信頼
性を向上することができる。
（１２）２つのＭＩＳＦＥＴで構成されたフリップフロ
ップ回路の一方のＭＩＳＦＥＴのゲート電極を延在して
交差結合をすることにより、ゲート電極間に交差結合の
ための配線を設ける必要がなくなるので、ゲート電極間
ピッチを縮小することができる。
（１３）前記（１２）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
（１４）メモリセルを構成する所定のＭＩＳＦＥＴのゲ
ート電極の側部に不純物導入用マスクを自己整合で設
け、該不純物導入用マスクに対して自己整合でソース領
域又はドレイン領域となる第１の半導体領域と、その下
部に反対導電型の第２の半導体領域とを設けたことによ
り、ゲート電極と第２の半導体領域とのマスク合せ余裕
度を必要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。
（１５）前記（１４）により、不純物導入用マスクで第
２の半導体領域を形成し、チャネル領域への第２半導体
領域への回り込みを防止することができるので、ＭＩＳ
ＦＥＴのしきい値電圧の変動及び基板効果の増大を防止
することができる。
（１６）前記（１４）及び（１５）により、ＳＲＡＭの
集積度の向上及び電気的信頼性を向上することができ
る。
（１７）第１半導体領域にそってその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域とのｐｎ接合容量を増大させることがで
きるので、情報蓄積用容量の情報となる電荷の蓄積量を
増大させることができる。
（１８）第１半導体領域にそってその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域と対向面積を増大させることができるの
で、バリア効果を高めることができる。
（１９）前記（１７）により、情報蓄積用容量の情報と
なる電荷の蓄積量を増大させることができるので、α線
により生じるソフトエラーを防止することができる。
（２０）前記（１９）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
（２１）第２の半導体領域を、チャネルが形成される領
域に伸びる空乏領域を抑制する部分に設けることによっ
て、ソース領域及びドレイン領域間の空乏領域の結合を
防止することができるので、パンチスルーを防止するこ
とができる。
（２２）前記（２１）により、パンチスルーを防止する
ことができるので、短チャネル効果を低減することがで
きる。
（２３）前記（２２）により、短チャネル効果を低減す
ることができるので、ＳＲＡＭの集積度を向上すること
ができる。
（２４）メモリセルのフリップフロップ回路を構成する
ＭＩＳＦＥＴのゲート電極及び不純物導入用マスクと抵
抗素子とを重ね合わせることにより、抵抗素子をセルフ
バイアスすることができるので、情報となる電荷を安定
に保持することができる。
（２５）多結晶シリコンからなる導電層の抵抗値を低減
する不純物を、イオン注入技術で導入することにより、
熱拡散技術に比べて抵抗値の制御性を良好にすることが
できる。
（２６）多結晶シリコンからなる導電層の抵抗値を低減
する不純物を、イオン注入技術で導入することにより、
抵抗素子を形成する不純物導入用マスク下部への不純物
の回り込みを小さくすることができるので、抵抗素子の
加工寸法の余裕度を低減することができる。
（２７）前記（２６）により、抵抗素子の加工寸法の余
裕度を低減することができるので、抵抗素子の占有面積
を縮小することができ、ＳＲＡＭの集積度を向上するこ
とができる。
（２８）前記（２６）により、抵抗素子の加工寸法の余
裕度を低減することができるので、抵抗素子を充分に長
く構成することができる。
（２９）前記（２８）により、抵抗素子を充分に長く構
成することができるので、抵抗素子から流れるスタンバ
イ電流を小さくすることができる。
（３０）前記（２８）により、抵抗素子の内部に伸びる
空乏領域間の結合を防止することができるので、抵抗素
子におけるパンチスルーを防止することができる。
（３１）メモリセルを構成するＭＩＳＦＥＴのゲート電
極、抵抗素子及びメモリセルに接続されるデータ線を重
ね合せることにより、平面的な面積を縮小することがで
きるので、ＳＲＡＭの集積度を向上することができる。
以上、本発明者によってなされた発明を、実施例にもと
ずき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。
例えば、前記実施例は、２つの抵抗素子と２つのＭＩＳ
ＦＥＴとでメモリセルのフリップフロップ回路を構成し
た例について説明したが、４つのＭＩＳＦＥＴでフリッ
プフロップ回路を構成してもよい。
また、前記実施例は、フリップフロップ回路及びスイッ
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭＩＳＦＥＴを
構成してもよい。
【図面の簡単な説明】
第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図、 第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図、 第３図は、第２図のIII−III切断線における断面図、 第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、 第４図乃至第６図は、その要部平面図、 第７図乃至第１０図は、その断面図である。 図中、１……半導体基板、２……ウエル領域、３……フ
ィールド絶縁膜、４……チャネルストッパ領域、５、１
２、１５……絶縁膜、６、１３、１６……接続孔、７Ａ
乃至７Ｄ、１４Ａ、１７……導電層、８、１０、１１…
…半導体領域、９……不純物導入用マスク、１４Ｂ……
抵抗素子、ＤＬ、……データ線、ＷＬ……ワード
線、Ｑ１、Ｑ２、Ｑｓ１、Ｑｓ２……ＭＩＳＦＥＴ、Ｒ
１、Ｒ２……抵抗素子、Ｃ……情報蓄積用容量、Ｖｓｓ
……基準電圧用配線で、Ｖｃｃ……電源電圧用配線あ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｗ 7514−4Ｍ 27/04 Ｐ 8427−4Ｍ Ｄ 8427−4Ｍ 27/08 ３３１ Ｃ 9170−4Ｍ 27/092 29/784 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ 7377−4Ｍ 29/78 ３０１ Ｌ 7514−4Ｍ 21/88 Ｋ (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 山本 昌 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−4160（ＪＰ，Ａ) 特開 昭59−117237（ＪＰ，Ａ) 特開 昭54−142981（ＪＰ，Ａ) 特開 昭58−2067（ＪＰ，Ａ) 特開 昭59−114858（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基体に形成された、互いに並行し延
    在する複数のデータ線対と、前記複数のデータ線対と交
    差する方向で互いに並行して延在する複数のワード線
    と、行列状に配置された複数のメモリセルと、前記メモ
    リセルに電圧を供給するための基準電圧用配線および電
    源電圧用配線とを具備し、前記各メモリセルは、互いに
    交差結合され、かつ、それらの一方の半導体領域が前記
    基準電圧用配線に電気的接続された一対のＭＩＳＦＥＴ
    と、前記一対のＭＩＳＦＥＴの他方の半導体領域と前記
    電源電圧用配線との間にそれぞれ電気的接続された抵抗
    素子又はＭＩＳＦＥＴからなる負荷素子と、前記交差結
    合された一対のＭＩＳＦＥＴの前記他方の半導体領域と
    前記データ線対との間にそれぞれ電気的接続された一対
    のスイッチ用ＭＩＳＦＥＴとで構成されてなる半導体集
    積回路装置であって、前記基準電圧用配線および前記ワ
    ード線は同一材料で構成され、それら基準電圧用配線、
    ワード線および前記交差結合された一対のＭＩＳＦＥＴ
    のゲートの両側部には異方性エッチングにより選択的に
    残された絶縁膜を有し、かつ、前記基準電圧用配線は前
    記半導体基体に選択酸化形成されたフィールド絶縁膜上
    に前記ワード線と同一方向に沿って延在してなり、前記
    電源用配線の一部が前記基準電圧用配線に被覆された絶
    縁膜を介してその基準電圧用配線上および前記基準電圧
    用配線の両側部に選択的に残された絶縁膜上に重ね合う
    ように延在し、前記基準電圧用配線の配線抵抗は前記電
    源用配線の配線抵抗よりも低くされてなり、さらに前記
    交差結合された一対のＭＩＳＦＥＴの半導体領域は当該
    一対のＭＩＳＦＥＴのゲートをマスクとして選択形成さ
    れた低濃度の領域と当該ＭＩＳＦＥＴのゲートおよび当
    該ＭＩＳＦＥＴのゲートの両側部に選択的に残された絶
    縁膜をマスクとして選択形成された高濃度の領域とから
    成り、また当該一対のＭＩＳＦＥＴの半導体領域の底部
    に接するように、前記交差結合された一対のＭＩＳＦＥ
    Ｔのゲートおよび当該ＭＩＳＦＥＴのゲートの両側部に
    選択的に残された絶縁膜をマスクとして選択形成された
    他の導電型半導体領域を有することを特徴とする半導体
    集積回路装置。
  2. 【請求項２】前記基準電圧用配線は前記ワード線と並行
    して延在してなることを特徴とする特許請求の範囲第１
    項記載の半導体集積回路装置。
  3. 【請求項３】前記基準電圧用配線は、電源電圧用配線よ
    りも低い電圧が印加されることを特徴とする特許請求の
    範囲第１項記載の半導体集積回路装置。
  4. 【請求項４】前記電源電圧用配線は、多結晶シリコンか
    ら成り、前記メモリセルの負荷素子は、前記多結晶シリ
    コンと一体形成され、前記電源電圧用配線部分より低不
    純物濃度の領域部分からなることを特徴とする特許請求
    の範囲第１項記載の半導体集積回路装置。
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