JP2599495B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
- F16L53/00—Heating of pipes or pipe systems; Cooling of pipes or pipe systems
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しく
は、TFTタイプのStatic Random Access Memories（SRAM
s）の製造工程において、セルノードにキャパシタを加
えることにより耐α線を向上できるようにしたものであ
る。
は、TFTタイプのStatic Random Access Memories（SRAM
s）の製造工程において、セルノードにキャパシタを加
えることにより耐α線を向上できるようにしたものであ
る。
（ロ）従来の技術及び発明が解決しようとする課題 従来のSRAMでは、衝突α粒子（hitting α−particl
e）により生じる電荷の流入を防ぐためのバリアを作る
ためにＮタイプの基板及びＰウエル構造を用いたものが
ある。
e）により生じる電荷の流入を防ぐためのバリアを作る
ためにＮタイプの基板及びＰウエル構造を用いたものが
ある。
Ｐウエル内に埋没されたP+バリア層を用いることによ
って収集電荷及びソフトエラー比を軽減している。
って収集電荷及びソフトエラー比を軽減している。
しかし、メモリセルの大きさが縮小されると、セルノ
ードキャパシタンス（cell node capacitance）がより
小さくなり、α粒子によって発生する電荷発生を補償す
るのに十分な電荷を蓄積することが難しい。
ードキャパシタンス（cell node capacitance）がより
小さくなり、α粒子によって発生する電荷発生を補償す
るのに十分な電荷を蓄積することが難しい。
第５図（ａ）及び（ｂ）には、メモリセルの寄生ノー
ドキャパシタンス（memory cell parasitic node capac
itance）がデザインルールに従って描画されている。第
５図において、Cnはメモリセルの寄生ノードキャパシタ
ンスである。Cnは第６図（ａ）（ｂ）及び（ｃ）に示さ
れているように、セルトランジスタのゲート酸化膜キャ
パシタンス（gate oxide capacitance）CGと拡散キャパ
シタンスCDBから構成されている。α粒子が蓄積接合ノ
ード（storage junctionnode）に衝突したときに、キャ
リアが粒子経路に沿って発生し、蓄積電荷を放電するノ
イズ電流（noise current）が生じる。ソフトエラー比S
ER（Soft−Error Rate）は、臨界電荷（critical charg
e）Qcritを決めることで記述される。これは、データ反
転を引起こすためにα粒子の衝突から収集されるべき最
小電荷である。メモリセルのノードの寄生キャパシタン
スの増加に対するSERのSRAMセル耐性を増加させること
は分かっており、ポリシリコンの中間結合層を付け加え
て使用することが提案されている。
ドキャパシタンス（memory cell parasitic node capac
itance）がデザインルールに従って描画されている。第
５図において、Cnはメモリセルの寄生ノードキャパシタ
ンスである。Cnは第６図（ａ）（ｂ）及び（ｃ）に示さ
れているように、セルトランジスタのゲート酸化膜キャ
パシタンス（gate oxide capacitance）CGと拡散キャパ
シタンスCDBから構成されている。α粒子が蓄積接合ノ
ード（storage junctionnode）に衝突したときに、キャ
リアが粒子経路に沿って発生し、蓄積電荷を放電するノ
イズ電流（noise current）が生じる。ソフトエラー比S
ER（Soft−Error Rate）は、臨界電荷（critical charg
e）Qcritを決めることで記述される。これは、データ反
転を引起こすためにα粒子の衝突から収集されるべき最
小電荷である。メモリセルのノードの寄生キャパシタン
スの増加に対するSERのSRAMセル耐性を増加させること
は分かっており、ポリシリコンの中間結合層を付け加え
て使用することが提案されている。
（ハ）課題を解決するための手段および作用 SRAMセル回路及びその構造を解析するために、第３図
に示すような、簡単な電気的なモデルが使われ、それに
よってα線を衝突させることの効果を見積もることがで
きる。この回路を使うと、データ反転するための臨界電
荷 （critical charge）Qcritは、 Qcrit＝VH（Cn＋2Cc）／（１−IL/Iα ……（１） となる。
に示すような、簡単な電気的なモデルが使われ、それに
よってα線を衝突させることの効果を見積もることがで
きる。この回路を使うと、データ反転するための臨界電
荷 （critical charge）Qcritは、 Qcrit＝VH（Cn＋2Cc）／（１−IL/Iα ……（１） となる。
ここで、VH:α線衝突時の信号レベル Cn:メモリセルの寄生ノードキャパシタンス Cc:メモリセルにおけるセルノード間のクロス・カッ
プリングキャパシタンス IL:メモリセルの負荷デバイス電流 Ｉα：α粒子によって誘起される電流 上記（１）式からわかるように、CcはQcritを増加さ
せるのにCnに比して２倍以上寄与することになる。この
クロス・カップリングキャパシタの効果は第４図（ａ）
（ｂ）及び（ｃ）のシミュレーション結果に示される。
これらの図においては、メモリセルのフリップ・フロッ
プノード電圧がα粒子の衝突後からの時間に関連づけて
示されている。これらの図において、ノードV1は最初は
信号レベルが１である。第４図（ａ）に示すように、Cc
＝０（fF）、Cn＝５（fF）では十分にデータ反転を防ぐ
ことはできない。第４図（ｂ）に示すように、Cc＝１
（fF）ではデータ反転を防ぐのに十分余裕がある。本実
施例では、第４図（ｃ）に示すように、Cc＝５（fF）で
十分蓄積データを保護している。すなわち、最初はキャ
パシタカップリングに起因して両ノードが共に移動し、
その後、負荷トランジスタによってノード電圧に戻すよ
う電流が供給される。
プリングキャパシタンス IL:メモリセルの負荷デバイス電流 Ｉα：α粒子によって誘起される電流 上記（１）式からわかるように、CcはQcritを増加さ
せるのにCnに比して２倍以上寄与することになる。この
クロス・カップリングキャパシタの効果は第４図（ａ）
（ｂ）及び（ｃ）のシミュレーション結果に示される。
これらの図においては、メモリセルのフリップ・フロッ
プノード電圧がα粒子の衝突後からの時間に関連づけて
示されている。これらの図において、ノードV1は最初は
信号レベルが１である。第４図（ａ）に示すように、Cc
＝０（fF）、Cn＝５（fF）では十分にデータ反転を防ぐ
ことはできない。第４図（ｂ）に示すように、Cc＝１
（fF）ではデータ反転を防ぐのに十分余裕がある。本実
施例では、第４図（ｃ）に示すように、Cc＝５（fF）で
十分蓄積データを保護している。すなわち、最初はキャ
パシタカップリングに起因して両ノードが共に移動し、
その後、負荷トランジスタによってノード電圧に戻すよ
う電流が供給される。
ソフトエラー比の低下を軽減するために、Qcritを増
加しなければならない訳であるが、新規なメモリセル構
造によればこれらの問題を解決するために、（ｉ）第１
のポリシリコン膜からなるポリシリコンゲートを有する
半導体基板上に、全面に、第１絶縁層を積層した後、こ
れに第１のコンタクトホールを開口して第１絶縁膜を形
成し、（ii）第１のコンタクトホールを含む半導体基板
上に、全面に、第２のポリシリコン層を積層した後、こ
れをパターン形成して第２のポリシリコン膜を形成し、
（iii）第２のポリシリコン膜を含む半導体基板上に、
全面に、第２の絶縁層を積層した後、これに第２のコン
タクトホールを開口して第２絶縁膜を形成し、（iv）第
２のコンタクトホールを含む半導体基板上に、全面に、
第３のポリシリコン層を積層した後、これをパターン形
成して第３のポリシリコン膜を形成してキャパシタのキ
ャパシタ下部電極とし、（ｖ）第２のポリシリコン膜の
うちキャパシタ形成領域以外の第２のポリシリコン膜に
イオン注入を行い、ソース・ドレイン領域を形成し、
（vi）続いて、全面に、第３の絶縁層を積層した後、コ
ンタクト窓を開口して第３絶縁膜を形成してこれをキャ
パシタのキャパシタ絶縁膜とし、（vii）更に、コンタ
クト窓を含む半導体基板上に、全面に、第４のポリシリ
コン層を積層した後、これをパターン形成してキャパシ
タ形成領域のみに第４のポリシリコン膜を残存させてこ
れをキャパシタ上部電極とすることを特徴とする半導体
装置の製造方法が提案される。本発明によれば、 （１）メモリセル・フリップフロップ蓄積ノード（memo
ry cell flip−flop storage node）間に、クロス・カ
ップルドキャパシタ（cross−coupledcapacitor）を製
造するようにすること。
加しなければならない訳であるが、新規なメモリセル構
造によればこれらの問題を解決するために、（ｉ）第１
のポリシリコン膜からなるポリシリコンゲートを有する
半導体基板上に、全面に、第１絶縁層を積層した後、こ
れに第１のコンタクトホールを開口して第１絶縁膜を形
成し、（ii）第１のコンタクトホールを含む半導体基板
上に、全面に、第２のポリシリコン層を積層した後、こ
れをパターン形成して第２のポリシリコン膜を形成し、
（iii）第２のポリシリコン膜を含む半導体基板上に、
全面に、第２の絶縁層を積層した後、これに第２のコン
タクトホールを開口して第２絶縁膜を形成し、（iv）第
２のコンタクトホールを含む半導体基板上に、全面に、
第３のポリシリコン層を積層した後、これをパターン形
成して第３のポリシリコン膜を形成してキャパシタのキ
ャパシタ下部電極とし、（ｖ）第２のポリシリコン膜の
うちキャパシタ形成領域以外の第２のポリシリコン膜に
イオン注入を行い、ソース・ドレイン領域を形成し、
（vi）続いて、全面に、第３の絶縁層を積層した後、コ
ンタクト窓を開口して第３絶縁膜を形成してこれをキャ
パシタのキャパシタ絶縁膜とし、（vii）更に、コンタ
クト窓を含む半導体基板上に、全面に、第４のポリシリ
コン層を積層した後、これをパターン形成してキャパシ
タ形成領域のみに第４のポリシリコン膜を残存させてこ
れをキャパシタ上部電極とすることを特徴とする半導体
装置の製造方法が提案される。本発明によれば、 （１）メモリセル・フリップフロップ蓄積ノード（memo
ry cell flip−flop storage node）間に、クロス・カ
ップルドキャパシタ（cross−coupledcapacitor）を製
造するようにすること。
（２）能動負荷デバイス（PMOSTFT）を使って、（ｉ）
高速動作で、ロジック“1"を蓄積するノードで電圧の回
復時間を軽減し、（ii）α粒子誘導電流に対する負荷電
流比を改善するようにしたものである。
高速動作で、ロジック“1"を蓄積するノードで電圧の回
復時間を軽減し、（ii）α粒子誘導電流に対する負荷電
流比を改善するようにしたものである。
すなわち、この発明は、TFTタイプのSRAMでセルノー
ドにキャパシタを加えることにより耐α線を向上させ
た。本発明では従来のメモリセルに新たなキャパシタ用
絶縁膜と電極ポリSi層を加えた構造を作成した。
ドにキャパシタを加えることにより耐α線を向上させ
た。本発明では従来のメモリセルに新たなキャパシタ用
絶縁膜と電極ポリSi層を加えた構造を作成した。
（ニ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
なお、これによってこの発明は限定を受けるものではな
い。
第２図（ａ）、第２図（ｂ）及び第２図（ｃ）におい
て、クロス・カップルドキャパシタ（cross−coupledca
pacitor）を加入した新規なメモリセル構造は、ビット
ラインBL及びメモリセルのプルダウンデバイスを構成す
るバルクトランジスタQ3,Q4のドレインに接続されたバ
ルクアクセストランジスタQ1,Q2からなる。
て、クロス・カップルドキャパシタ（cross−coupledca
pacitor）を加入した新規なメモリセル構造は、ビット
ラインBL及びメモリセルのプルダウンデバイスを構成す
るバルクトランジスタQ3,Q4のドレインに接続されたバ
ルクアクセストランジスタQ1,Q2からなる。
バルクトランジスタのゲートはポリシリコンの第１堆
積層５で形成されている。
積層５で形成されている。
ポリシリコンMOSトランジスタQ5,Q6は第１のCVD酸化
層６によってバルクトランジスタから絶縁されている。
層６によってバルクトランジスタから絶縁されている。
第２のポリシリコン層８は、電源線（power supply l
ine）及びポリシリコンMOSトランジスタ本体を構成す
る。
ine）及びポリシリコンMOSトランジスタ本体を構成す
る。
第２のCVD酸化層９は第２のポリシリコン８上に積層
されてポリシリコンMOSトランジスタゲート絶縁膜を形
成する。なお、本実施例では、ゲート絶縁膜９はTFTの
上部ゲート酸化膜であり、これはHTO膜で構成されてい
る。
されてポリシリコンMOSトランジスタゲート絶縁膜を形
成する。なお、本実施例では、ゲート絶縁膜９はTFTの
上部ゲート酸化膜であり、これはHTO膜で構成されてい
る。
このゲート絶縁膜９上に、ポリシリコンPMOSデバイス
の上部ゲート電極11が形成されている。
の上部ゲート電極11が形成されている。
この上部ゲート電極のポリシリコン膜は後述するよう
にクロス・カップルドキャパシタの下部電極11となる。
にクロス・カップルドキャパシタの下部電極11となる。
Q3,Q4,Q5及びQ6は、メモリセルフリップ・フロップを
形成するよう接続されている。
形成するよう接続されている。
クロス・カップルドキャパシタＣは、電極の１つを構
成するポリシリコンPMOS FETのキャパシタ上部ゲート
電極11と、この上部ゲート電極上に積層されたキャパシ
タ絶縁膜15と、第４のポリシリコンによって形成される
キャパシタ上部電極（第２電極）17とからなる。
成するポリシリコンPMOS FETのキャパシタ上部ゲート
電極11と、この上部ゲート電極上に積層されたキャパシ
タ絶縁膜15と、第４のポリシリコンによって形成される
キャパシタ上部電極（第２電極）17とからなる。
ポリシリコンPMOSトランジスタの形成後、第３の絶縁
膜15が積層されてクロス・カップルドキャパシタ絶縁膜
15を形成する。
膜15が積層されてクロス・カップルドキャパシタ絶縁膜
15を形成する。
第１図（ｎ）及び第１図（ｍ）に示すように、コンタ
クト窓16が開口され、第４のポリシリコン層17が積層さ
れてパターン形成されクロス・カップルドキャパシタ電
極を形成する。
クト窓16が開口され、第４のポリシリコン層17が積層さ
れてパターン形成されクロス・カップルドキャパシタ電
極を形成する。
第１図（ｐ）、第１図（ｏ）に示すように、絶縁層1
8,22と共通接続金属層20,24によってバルクトランジス
タQ3,Q4のソースに接続されるグランド・ライン（Groun
d Line）と、ビット線が形成され、素子が作成される訳
である。
8,22と共通接続金属層20,24によってバルクトランジス
タQ3,Q4のソースに接続されるグランド・ライン（Groun
d Line）と、ビット線が形成され、素子が作成される訳
である。
以下、製造方法について説明する。
MOS形成工程における新規なSRAMセルを構成するに
は、 まず、第１図（ａ）及び第１図（ｂ）に示すように、
シリコン基板（１）上に、公知のMOS形成工程を用い
て、SiO2のLOCOS酸化膜２、N+拡散層３及びSiO2のサイ
ドウォール４を備えたポリシリコンゲート（第１のポリ
シリコン膜）５からなるバルクＮチャネルポリシリコン
ゲートトランジスタＴを形成する。
は、 まず、第１図（ａ）及び第１図（ｂ）に示すように、
シリコン基板（１）上に、公知のMOS形成工程を用い
て、SiO2のLOCOS酸化膜２、N+拡散層３及びSiO2のサイ
ドウォール４を備えたポリシリコンゲート（第１のポリ
シリコン膜）５からなるバルクＮチャネルポリシリコン
ゲートトランジスタＴを形成する。
次に、全面に、SiO2のCVD酸化膜層を積層してポリシ
リコンMOSトランジスタ下部ゲート絶縁膜（Polysilicon
MOS transistor Bottomgate dielectric:以下第１絶縁
膜という）６を形成し、続いてこの絶縁膜６に、フォト
エッチング技術を用いて、縦d1が略0.6μｍ、横d2が略
0.6μｍの第１コンタクトホール７を開口する［第１図
（ｃ）及び第１図（ｄ）］。
リコンMOSトランジスタ下部ゲート絶縁膜（Polysilicon
MOS transistor Bottomgate dielectric:以下第１絶縁
膜という）６を形成し、続いてこの絶縁膜６に、フォト
エッチング技術を用いて、縦d1が略0.6μｍ、横d2が略
0.6μｍの第１コンタクトホール７を開口する［第１図
（ｃ）及び第１図（ｄ）］。
なお、第１図（ｃ）及び第１図（ｄ）は同一のプロセ
スを異なる方向から見て描画された図であり、第１図
（ｄ）は第１図（ｃ）とは直交する方向から見たときの
工程説明図を示す。上述した第１図（ａ）、第１図
（ａ）′以下に述べる第１図（ｅ）及び第１図（ｃ）′
〜第１図（ｈ）及び第１図（ｈ）′もすべて同様であ
る。
スを異なる方向から見て描画された図であり、第１図
（ｄ）は第１図（ｃ）とは直交する方向から見たときの
工程説明図を示す。上述した第１図（ａ）、第１図
（ａ）′以下に述べる第１図（ｅ）及び第１図（ｃ）′
〜第１図（ｈ）及び第１図（ｈ）′もすべて同様であ
る。
続いて、コンタクトホール７を含むシリコン基板上
（１）上に、全面に、ポリシリコン層（第２のポリシリ
コン膜）８を積層し、これをフォトエッチング技術を用
いてパターン形成し、ポリシリコントランジスタ本体
（Polysilicon transistor body）Ｈを形成する［第１
図（ｅ）及び第１図（ｃ）′参照］。
（１）上に、全面に、ポリシリコン層（第２のポリシリ
コン膜）８を積層し、これをフォトエッチング技術を用
いてパターン形成し、ポリシリコントランジスタ本体
（Polysilicon transistor body）Ｈを形成する［第１
図（ｅ）及び第１図（ｃ）′参照］。
続いて、パターン化された第２のポリシリコン膜８を
含むシリコン基板上に、全面に、CVD酸化層としてHTO膜
を積層してポリシリコントランジスタ上部ゲート絶縁膜
（Polysilicon transistor top gate dielectric:以下
第２絶縁膜という）９を形成し、続いてこの絶縁膜９に
フォトエッチング技術によって、縦D1が略0.6μｍ、横D
2が略0.6μｍの第２のコンタクトホール10を開口する
［第１図（ｇ）及び第１図（ｈ）参照］。
含むシリコン基板上に、全面に、CVD酸化層としてHTO膜
を積層してポリシリコントランジスタ上部ゲート絶縁膜
（Polysilicon transistor top gate dielectric:以下
第２絶縁膜という）９を形成し、続いてこの絶縁膜９に
フォトエッチング技術によって、縦D1が略0.6μｍ、横D
2が略0.6μｍの第２のコンタクトホール10を開口する
［第１図（ｇ）及び第１図（ｈ）参照］。
次に、コンタクトホール10を含むシリコン基板（１）
上に、全面に、ポリシリコン層（第３のポリシリコン
膜）11を積層し、ポリシリコントランジスタ上部ゲート
電極（Polysilicon transistor top gate electrode:以
下上部ゲート電極という）、すなわち、スタック型クロ
スカップルのキャパシタの下部ゲート（Bottom gate of
the stacked cross−coupled capacitor）を形成する
［第１図（ｉ）及び第１図（ｊ）参照］。
上に、全面に、ポリシリコン層（第３のポリシリコン
膜）11を積層し、ポリシリコントランジスタ上部ゲート
電極（Polysilicon transistor top gate electrode:以
下上部ゲート電極という）、すなわち、スタック型クロ
スカップルのキャパシタの下部ゲート（Bottom gate of
the stacked cross−coupled capacitor）を形成する
［第１図（ｉ）及び第１図（ｊ）参照］。
次に、フォトレジスト12をマスクにして所定部分の第
３のポリシリコン層11を除去した後、その除去領域にＰ
型不純物としてのボロンイオン（11B+）13をHTO膜９を
介してイオン注入してTFTポリシリコントランジスタの
ソース及びドレイン領域14を形成する［第１図（ｋ）及
び第１図（ｌ）参照］。
３のポリシリコン層11を除去した後、その除去領域にＰ
型不純物としてのボロンイオン（11B+）13をHTO膜９を
介してイオン注入してTFTポリシリコントランジスタの
ソース及びドレイン領域14を形成する［第１図（ｋ）及
び第１図（ｌ）参照］。
しかる後、HTO膜９及び残存した第３のポリシリコン
膜11を含むシリコン基板（１）上に、全面に、第３の絶
縁層を積層してクロス・カップルドキャパシタ絶縁膜
（cross−coupled capacitor dielectric）15を形成
し、続いて、フォトエッチング技術によってコンタクト
窓16を開口する。続いて、コンタクト窓16を含むシリコ
ン基板（１）上に、全面に、第４のポリシリコン層を積
層し、パターン形成してスタック型キャパシタの上部電
極17を形成する［第１図（ｍ）及び第１図（ｎ）参
照］。
膜11を含むシリコン基板（１）上に、全面に、第３の絶
縁層を積層してクロス・カップルドキャパシタ絶縁膜
（cross−coupled capacitor dielectric）15を形成
し、続いて、フォトエッチング技術によってコンタクト
窓16を開口する。続いて、コンタクト窓16を含むシリコ
ン基板（１）上に、全面に、第４のポリシリコン層を積
層し、パターン形成してスタック型キャパシタの上部電
極17を形成する［第１図（ｍ）及び第１図（ｎ）参
照］。
最後に、全面に、周知の方法を用いて、第１層間絶縁
膜18とこれに開口された第１コンタクト部19及びパター
ン形成された第１金属膜20からなる中間結合層21を介し
て第２層間絶縁膜22とこれに開口された第２コンタクト
部23及びパターン形成された第２金属膜24を形成し、デ
バイスを完成する［第１図（ｏ）及び第１図（ｐ）参
照］。
膜18とこれに開口された第１コンタクト部19及びパター
ン形成された第１金属膜20からなる中間結合層21を介し
て第２層間絶縁膜22とこれに開口された第２コンタクト
部23及びパターン形成された第２金属膜24を形成し、デ
バイスを完成する［第１図（ｏ）及び第１図（ｐ）参
照］。
（ホ）発明の効果 以上のようにこの発明によれば、SRAMセルのキャパシ
タンスと臨界蓄積電荷QCritをスタック型クロス・カッ
プルドキャパシタによって増加できる。
タンスと臨界蓄積電荷QCritをスタック型クロス・カッ
プルドキャパシタによって増加できる。
また、クロス・カップルドキャパシタをメモリセル上
に積層できるので、セル面積の増加はない。
に積層できるので、セル面積の増加はない。
更に、ダブルゲートMOSポリシリコン薄膜トランジス
タのトランジスタ特性を改善できるとともに、ダブルゲ
ートTFTがクロス・カップルドキャパシタに起因する、
より高いセルキャパシタンスでもって結合されているの
で、その高い駆動電流によってソフトエラーを改善でき
る効果がある。
タのトランジスタ特性を改善できるとともに、ダブルゲ
ートTFTがクロス・カップルドキャパシタに起因する、
より高いセルキャパシタンスでもって結合されているの
で、その高い駆動電流によってソフトエラーを改善でき
る効果がある。
第１図（ａ）〜（ｐ）はこの発明の一実施例を説明する
ための製造工程説明図、第２図（ａ）は上記実施例によ
って得られた装置の等価回路図、第２図（ｂ）及び
（ｃ）はそれぞれ上記実施例によって得られた装置の構
成説明図及びそのＸ−Ｘ′線矢視図、第３図は本発明に
よって得られる装置の原理を示す簡略した等価回路図、
第４図（ａ）〜（ｃ）は上記実施例によって得られた装
置の時間対メモリセルフリップフロップノード電圧特性
図、第５図（ａ）（ｂ）はそれぞれ従来の方法によって
得られた等価回路図及び線幅対SRAMセルノードキャパシ
タンス特性図、第６図（ａ）は従来のMOSトランジスタ
キャパシタンスを示す説明図、第６図（ｂ）はその動作
を示す説明図、第６図（ｃ）はそのメモリセルのキャパ
シタンスを示す等価回路図である。 １……シリコン基板、 ５……ポリシリコンゲート（第１のポリシリコン膜:POL
Y1）、 ６……下部ゲート絶縁膜（第１絶縁膜）、 ７……第１のコンタクトホール、 ８……第２のポリシリコン膜:POLY2、 ９……HTO膜（第２絶縁膜）、 10……第２のコンタクトホール、 11……第３のポリシリコン膜:POLY3、 13……ボロンイオン、 14……ソース・ドレイン領域、 15……クロス・カップルドキャパシタ絶縁膜（第３絶縁
膜）、 16……コンタクト窓、 17……上部電極（第４のポリシリコン膜）。
ための製造工程説明図、第２図（ａ）は上記実施例によ
って得られた装置の等価回路図、第２図（ｂ）及び
（ｃ）はそれぞれ上記実施例によって得られた装置の構
成説明図及びそのＸ−Ｘ′線矢視図、第３図は本発明に
よって得られる装置の原理を示す簡略した等価回路図、
第４図（ａ）〜（ｃ）は上記実施例によって得られた装
置の時間対メモリセルフリップフロップノード電圧特性
図、第５図（ａ）（ｂ）はそれぞれ従来の方法によって
得られた等価回路図及び線幅対SRAMセルノードキャパシ
タンス特性図、第６図（ａ）は従来のMOSトランジスタ
キャパシタンスを示す説明図、第６図（ｂ）はその動作
を示す説明図、第６図（ｃ）はそのメモリセルのキャパ
シタンスを示す等価回路図である。 １……シリコン基板、 ５……ポリシリコンゲート（第１のポリシリコン膜:POL
Y1）、 ６……下部ゲート絶縁膜（第１絶縁膜）、 ７……第１のコンタクトホール、 ８……第２のポリシリコン膜:POLY2、 ９……HTO膜（第２絶縁膜）、 10……第２のコンタクトホール、 11……第３のポリシリコン膜:POLY3、 13……ボロンイオン、 14……ソース・ドレイン領域、 15……クロス・カップルドキャパシタ絶縁膜（第３絶縁
膜）、 16……コンタクト窓、 17……上部電極（第４のポリシリコン膜）。
Claims (1)
- 【請求項１】（ｉ）第１のポリシリコン膜からなるポリ
シリコンゲートを有する半導体基板上に、全面に、第１
絶縁層を積層した後、これに第１のコンタクトホールを
開口して第１絶縁膜を形成し、 （ii）第１のコンタクトホールを含む半導体基板上に、
全面に、第２のポリシリコン層を積層した後、これをパ
ターン形成して第２のポリシリコン膜を形成し、 （iii）第２のポリシリコン膜を含む半導体基板上に、
全面に、第２の絶縁層を積層した後、これに第２のコン
タクトホールを開口して第２絶縁膜を形成し、 （iv）第２のコンタクトホールを含む半導体基板上に、
全面に、第３のポリシリコン層を積層した後、これをパ
ターン形成して第３のポリシリコン膜を形成してキャパ
シタのキャパシタ下部電極とし、 （ｖ）第２のポリシリコン膜のうちキャパシタ形成領域
以外の第２のポリシリコン膜にイオン注入を行い、ソー
ス・ドレイン領域を形成し、 （vi）続いて、全面に、第３の絶縁層を積層した後、コ
ンタクト窓を開口して第３絶縁膜を形成してこれをキャ
パシタのキャパシタ絶縁膜とし、 （vii）更に、コンタクト窓を含む半導体基板上に、全
面に、第４のポリシリコン層を積層した後、これをパタ
ーン形成してキャパシタ形成領域のみに第４のポリシリ
コン膜を残存させてこれをキャパシタ上部電極とするこ
とを特徴とする半導体装置の製造方法。
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