JPS60130161A - スタテイツクメモリセル - Google Patents

スタテイツクメモリセル

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JPS60130161A
JPS60130161A JP58238552A JP23855283A JPS60130161A JP S60130161 A JPS60130161 A JP S60130161A JP 58238552 A JP58238552 A JP 58238552A JP 23855283 A JP23855283 A JP 23855283A JP S60130161 A JPS60130161 A JP S60130161A
Authority
JP
Japan
Prior art keywords
transistor
memory cell
pair
polycrystalline silicon
layer
Prior art date
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Pending
Application number
JP58238552A
Other languages
English (en)
Inventor
Takahiko Yamauchi
山内　隆彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to DE8484308726T priority patent/DE3469972D1/de
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、スタティックメモリセル特にその負荷抵抗層
に関する。
従来技術と問題点 スタティックメモリセルはフリップフロップからなり、
それをビット線対へ接続する一対のトランスファゲート
トランジスタが付属する。第１図は負荷を抵抗としたス
タティックメモリセルを示し、Ｒ１，Ｒ２は負荷抵抗、
Ｑｌ、Ｑ２はドライバトランジスタで、これらでフリッ
プフロップを構成する。ＢＬ、ＢＬは一対のビット線、
Ｑ３．Ｑ４はフリップフロップをビット線対へ接続する
１−ランスファゲートトランジスタで、該トランジスタ
Ｑ３．Ｑ４のゲートはワード線ＷＬに接続される。
第２図は第１図のメモリセルの半導体基板上の概略平面
図で、太い実線の枠ＰＢは多結晶シリコンからなり抵抗
Ｒ１，Ｒ２を構成する。斜線を伺した矩形はコンタクト
窓を示し、この窓を通して多結晶シリコン層ｐａは一端
がＶｃｃ電源線ＰＬへ接続される。細い実線の矩形枠Ｇ
ｌ、Ｇ２ばトランジスタＱｌ、Ｑ２のゲート電極で、電
源線ＰＬおよびワード線ＷＬと共に多結晶シリコン層Ｐ
へからなる。こ−でｐ、、、ＰＢは第３図に示すように
、ＰＡが第１層、ＰＢが第２層をなす。ゲート電極Ｇｌ
、Ｇ２の各一端は第２層多結晶シリコン層ＰＢの他端に
、斜線を付した矩形枠即ちコンタクト窓を通して接続さ
れる。鎖線枠ＳＤはソース、ドレイン拡散領域で、ワー
ド線ＷＬと交叉する部分ではトランスファゲートＭＯ３
Ｉ−ランジスタＱ３、Ｇ４を構成し、デー１〜電極Ｇｌ
、Ｇ２と交叉する部分ではドライバＭＯ３Ｉ−ランジス
タＱｌ。
Ｇ２を構成する。この鎖線枠ＳＤへのソースドレイン拡
散はワード線ＷＬおよびゲート電極Ｇｌ。
Ｇ２形成後に行なうので、これらのフード線およびデー
１−電極の下部半導体基板には拡散が行なわれず、これ
らの部分はチャネルとなる。アルミニウムなどからなる
電源線の他方Ｖｓｓは、トランジスタＱ１とＧ２の間に
おいてソースドレイン拡散領域ＳＤにオーム接触し、同
様にアルミニウムからなるビット線対ＢＬ、　ＢＬ　（
共に図示しない）は斜線を付した矩形枠においてソース
ドレイン拡散領域ＳＤと接触する。こうして第２図のパ
ターンは第１図の回路で示されるメモリセルを構成する
ことになる。
この第２図のレイアウトでは、第２層多結晶シリコン層
ＰＢがソースドレイン拡散領域ＳＤ上を走るので、ノー
ドＡがＨ（ハイ）レベルのとき第１図に点線で示すＭＯ
Ｓ）ランジスタＱ５．Ｑ６が抵抗Ｒ１，Ｒ２と並列に形
成される。これはノードＡ即ちフリップフロップの一方
の入出力端がＨレベルであると第２図でＲ１，Ｒ２マー
クを付した下に位置する領域ＳＤ部分はＨレベルとなり
、これがＭＯＳ）ランジスタのゲートとなって層ＰＢの
Ｒ１，Ｒ２部分（これは該トランジスタのチャネルにな
る）の抵抗を低める。Ｒ２側の抵抗値減少はノードＡが
Ｉ］ならｌ・ランジスタＱ２がオフであるから格別意味
を持たないが、Ｒ１側の抵抗値減少はオンである１〜ラ
ンジスタＱ１を通って流れる電流を増大させ、セル消費
電力を増加させる。
フリップフロップであるから他方の出力端（ノードＢ）
がＨレベルである状態もあるが、この場合はノードＡは
Ｌレベルであり、抵抗Ｒ１，Ｒ２にトランジスタＱ４．
Ｑ５が並列に入るようなことはない。
発明の目的 本発明はノードＡがＨレベルになるとき抵抗Ｒ１に並列
に発生するトランジスタＱ４の該発生を阻止し、セル電
流増加、消費電力増大を回避しようとするものである。
発明の構成 本発明は一対の負荷抵抗とドライバトランジスタでフリ
ップフロップを構成させ、該トランジスタはソーストレ
イン拡散領域とゲート電極となる第１層多結晶シリコン
層で、また該抵抗は第２層多結晶シリコン層でそれぞれ
形成し、該フリップフロップの入出力端の一方が高レベ
ル、他方が低レベルのとき該高レベルのドレイン拡散領
域部分に沿っ°（低レベルの入出力端一、至る前記第２
層多結晶シリコン層の負荷抵抗部分を該低レベルのゲー
ト電極を構成する第１層多結晶シリコン層上に配設した
ことを特徴とするが、次に実施例を参照しながらこれを
詳細に説明する。
発明の実施例 第４図および第５図は本発明の実施例を示し、第２図お
よび第３図と同じ部分には同じ符号が付しである。第２
図、第３図と対比すれば明らかなように本発明では負荷
抵抗Ｒ１を構成する第２層多結晶シリコン層が、トラン
ジスタＱ２のゲ−Ｉ・電極Ｇ２を構成する第１層多結晶
シリコン層ＰＡ上を走るようにする。このようにすれば
第２層多結晶シリコン層の抵抗Ｒ１部分はＧ２のドレイ
ン拡散領域ＳＤから遠去かり、間にはゲート電極Ｇ２（
これは〕−ドＡがＨレベルのときはＬレベル）があって
シールド効果を受け、Ｈレベルの該領域ＳＤのゲート電
極効果によって抵抗Ｒ１の抵抗値が下る（トランジスタ
Ｑ６が形成される）ことは回避できる。しかもこのよう
な効果を得るための手段は、第２層多結晶シリコン層Ｐ
Ｂの抵抗Ｒ１部分の位置をずらす、具体的には該ＰＢ層
のパターニング用マスクの形状を変更するというｆｉ？
ｉ　申なものでよい。
発明の詳細 な説明したように本発明によれば極めて簡単な手段でス
タティックメモリセルの負荷抵抗減少を防ぎ、無用なセ
ル電流増加、消費電力増大を回避することができる。
【図面の簡単な説明】
第１図はスタティックメモリセルの回路図、第２図およ
び第３図は第１図のメモリセルの平面パターンおよび断
面の概要を示す平面図および断面図、第４図および第５
図は本発明の実施例を示す概略平面図および断面図であ
る。 図面で、Ｒ１，Ｒ２は負荷抵抗、Ｑｌ、Ｇ２はドライバ
トランジスタ、ＳＤはソースドレイン拡散領域、ＣＩ、
Ｇ２はケート電極、ＰΔば第１層多結晶シリコン層、Ｐ
Ｂは第２層多結晶シリコン層、Ａ、Ｂはフリップフロッ
プの一対の入出力端である。 出願人　冨士通株式会社 代理人弁理士　青　柳　稔 ２」 第３図 ｐ 第４図 ｅＬ　Ｂ１ 第５図 手続補正ｉ［ｊ：（自発） 昭和５９年１２月２１　日 特許庁長官　志　賀　学　殿 １、事件の表示　鄭 昭第１４５８年′＃許願第２３８５５２号２、光ツ」の
名称 スタティックメモリセル ３、　ｆｌｌｉ　Ｌ　ｋする者 事件との関係　特許出願人 住　所　神産用県用噌市中原区上小田中１０１５査地名
亦　（５２２）よ±通株式会社 代表者　山　本　卓　眞 ４、代　理　人　’Ｆ　ｌ　０１ ６、補正により増加する発明の数　な　し７、補正の対
象　明卸１誓の特許請求の範囲の―および発明の詳細な
説明の欄 ８、補正の同各　別紙のとおり 別　紙 （１）本願明細書の特許請求の範囲を次の様に補正する
。 「　１対の負荷抵抗と、交差接続された１対のトランジ
スタとを有し、該１対の負荷抵抗の一方は、該一方の抵
抗にゲートが接続される卜２ンジスタの該ゲート上に、
該ゲートの長手方向にるスタティックメモリセル。」 （２）同第５頁７行〜１７行の「一対の〜配役した」を
次の様に補正する。 「１対の負荷抵抗と、交差接続された１対のトランジス
タとを有し、該１対の負荷抵抗の一方は、該一方の抵抗
にゲートが接続されるトランジスタの該ゲート上に、該
ゲートの長手方向に延在して配置され、該１対の負荷抵
抗の他方は不純物領域上に配置されてなる」

Claims (1)

    【特許請求の範囲】
  1. 一対の負荷抵抗とドライバトランジスタでフリップフロ
    ップを構成させ、該トランジスタはソースドレイン拡散
    領域ｙゲート電極となる第１Ｎ多結晶シリコン層で、ま
    た該抵抗は第２層多結晶シリコン層でそれぞれ形成し、
    該フリップフロップの入出力端の一方が高レベル、他方
    が低レベルのとき該高レベルのドレイン拡散領域部分に
    沿って低レベルの入出力端へ至る前記第２層多結晶シリ
    コン層の負荷抵抗部分を該低レベルのゲート電極を構成
    する第１層多結晶シリコン層上に配設したことを特徴と
    するスタティックメモリセル。
JP58238552A 1983-12-16 1983-12-16 スタテイツクメモリセル Pending JPS60130161A (ja)

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JP58238552A JPS60130161A (ja) 1983-12-16 1983-12-16 スタテイツクメモリセル
KR1019840007917A KR900002008B1 (ko) 1983-12-16 1984-12-13 이중 다결정구조를 갖는 스태틱 메모리셀
EP84308726A EP0146356B1 (en) 1983-12-16 1984-12-14 Static memory cell having electrical elements on two levels
DE8484308726T DE3469972D1 (en) 1983-12-16 1984-12-14 Static memory cell having electrical elements on two levels

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EP0146356B1 (en) 1988-03-16
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KR850004876A (ko) 1985-07-27
EP0146356A3 (en) 1985-07-24
EP0146356A2 (en) 1985-06-26
DE3469972D1 (en) 1988-04-21

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