KR900008868B1 - 저항성 접촉을 갖는 반도체 장치의 제조방법 - Google Patents

저항성 접촉을 갖는 반도체 장치의 제조방법 Download PDF

Info

Publication number
KR900008868B1
KR900008868B1 KR1019870010932A KR870010932A KR900008868B1 KR 900008868 B1 KR900008868 B1 KR 900008868B1 KR 1019870010932 A KR1019870010932 A KR 1019870010932A KR 870010932 A KR870010932 A KR 870010932A KR 900008868 B1 KR900008868 B1 KR 900008868B1
Authority
KR
South Korea
Prior art keywords
layer
gate
silicide
mos transistor
forming
Prior art date
Application number
KR1019870010932A
Other languages
English (en)
Other versions
KR890005840A (ko
Inventor
최규현
이형섭
이정환
Original Assignee
삼성전자 주식회사
강진구
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 강진구 filed Critical 삼성전자 주식회사
Priority to KR1019870010932A priority Critical patent/KR900008868B1/ko
Priority to DE3831288A priority patent/DE3831288A1/de
Priority to JP63239104A priority patent/JPH01109748A/ja
Priority to FR888812582A priority patent/FR2621172B1/fr
Priority to NL8802375A priority patent/NL190680C/xx
Priority to GB8822855A priority patent/GB2210503B/en
Priority to US07/252,514 priority patent/US5013686A/en
Publication of KR890005840A publication Critical patent/KR890005840A/ko
Application granted granted Critical
Publication of KR900008868B1 publication Critical patent/KR900008868B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

저항성 접촉을 갖는 반도체 장치의 제조방법
제1도는 스태틱램의 셀 구조도.
제2a도-제2d도는 본 발명에 따른 실시예의 제조 공정도.
제3a도-제3d도는 본 발명에 따른 다른 실시예의 제조 공정도.
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 실리사이드와 다결정실리콘층을 접속할 때 층간의 접속저항을 줄이기 위한 반도체 제조방법에 관한 것이다.
현재 널리 쓰이고 있는 스태틱램(Static Random Access Memory)의 표준셀은 4개의 트랜지스터와 2개의 부하저한을 가지고 있으며 제1도와 같이 구성된다.
제1도를 참조하면 전원공급전압 VCC와 접지 VSS사이에 한쌍의 직렬로 접속된 고저항과 모오스트랜지스터(R1, T1), (R2, T2)가 접속되어 있고 이들 고저항과 모오스 트랜지스터의 접속 노오드점(1), (2)은 서로 각 모오스 트랜지스터의 게이트(3), (4)에 크로스 되게 접속되며 이들 노오드점(1), (2)과 비트라인(BL), (BL) 사이의 게이트가 워드라인(WL)에 접속된 모오스 트랜지스터 T3,T4가 연결되어 있다.
이들 스태틱램에 사용되는 트랜지스터의 게이트(3), (4)는 실리사이드 또는 다결정실리콘층 상부에 실리사이드를 형성시킨 폴리사이드 구조로 형성되며 부하저항(R1), (R2)은 다결정실리콘으로 형성된다.
종래 트랜지스터의 실리사이드게이트와 다결정실리콘저항의 접속방법은 게이트를 형성하고 절연막층을 상부에 형성한 후 절연막층에 접속창을 형성하고 다결정실리콘층을 형성했다. 그러나 접속창 형성 시 절연막층을 완전히 에칭하여 깨끗한 상태에서 실리사이드 위에 다결정 실리콘층을 도포한다 하더라도 다결정실리콘의 도포하는 조건에 따라서 정확한 저항성 접촉(Ohmic Contact)을 만들지 못하고 수십Ｋ 이상의 높은 저항이 형성된다.
상기와 같이 실리사이드와 다결정실리콘의 접속저항이 매우 높은 경우는 전원공급전압 VCC로부터 부하저항 R1,R2를 통해 흐르는 전류가 접속부 저항에 의해 제한을 받게 되므로 제1도의 트랜지스터 T1,T2,T3,T4로 빠져나가는 누설전류를 보상하지 못하고 메모리상태에 있는 데이터의 에러를 발생시키는 문제점이 있었다.
따라서 본 발명의 목적은 실리사이드와 다결정실리콘층간의 접속부가 낮은 저항의 접속저항을 갖는 반도체장치의 제조방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 자세히 설명한다.
제2a도-제2d도는 제1도의 저항과 다결정실리콘의 부하저항으로 사용하는 실시예의 제조공정도이다.
제2a도를 참조하면 실리콘 반도체기판(10)상에 트랜지스터의 게이트산화막층 형성을 위한 산화막층(11)을 형성하고 게이트 산화막층(11)상에 게이트 형성을 위하여 인을 도핑한 다결정실리콘층(12)과 실리사이드층(13)을 순차적으로 도포하며 통상의 사진식각 방법으로 다결정실리콘(12)과 실리사이드층(13)으로 형성되는 폴리사이드의 게이트(14)를 형성한다.
그 다음 상기 폴리사이드의 게이트(14)와 기판상부 전면에 산화 절연막층(15)을 형성하고 절연막층(15) 상에 포토레지스트(16)를 도포하여 접속창형성을 위한 패턴을 형성한다.
그 다음 통상의 에칭방법으로 접속창(17)을 형성한 후 상기 포토레지스트를 이온주입 마스크로하여 기판전면에 높은 도우즈(Does)의 이온주입을 하므로써 접속창부위의 실리사이드에 높은 도우즈의 이온주입을 한다.
그 다음 포토레지스트(16)를 제거하고 부하저항 부분이나 소자를 형성하기 위한 다결정실리콘층(18)을 형성한다.
상기에서는 다결정실리콘층(18)과 폴리사니드 게이트(14)에 접속저항을 줄이기 위해서 접속부위의 실리사이드 부분에서만 높은 도우즈로 이온주입을 하였다.
제3a도-제3c도는 다결정실리콘층과 폴리사이드 게이트에 점속저항을 줄이긱 위한 다른 실시예이며 제2a도-제2d도와 동일한 부분에 대하여서는 동일한 부호를 사용하였다.
제3a도를 참조하면 실리콘 반도체 기판(10)상에 트랜지스터의 게이트 산화막층 형성을 위한 산화막층(11)을 형성하고 게이트 산화막층(11) 상에 게이트형성을 위하여 인을 도핑한 다결정실리콘층(12)과 실리사이드층(13)을 순차적으로 도포한 후 높은 도우즈의 이온주입을 한다.
그 다음 제3b도를 참조하면 통상의 사진식각 공정으로 폴리사이드의 게이트(14)를 형성하고 기판상부 전면에 산화절연막층(15)을 형성하며 절연막층(15)상의 포토레지스트(16)를 제거한다.
그 다음 제3c도에 도시한 바와 같이 부하저항부분이나 소자를 형성하기 위한 다결정실리콘층(18)을 형성한다.
상기 제2a도-제2d도의 공정이나 제3a도-제3c도의 공정을 거친 다결정실리콘과 실리사이드 접속부의 접속저항은 [표 1]에 도시한 바와 같이 현격한 감소를 보인다.
[표 1]
Figure kpo00001
상기에서는 스태틱램의 게이트와 부하저항부분의 실리사이드와 다결정실리콘층의 접속부분을 실시예로 설명하였으나 스태틱램이외의 모든 실리사이드와 다결정 실리콘접속 부위에도 사용하여 상기와 같은 결과를 얻을 수 있음은 이 분야의 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 실리사이드층에 높은 도우즈와 이온주입을 한 후 다결정실리콘층을 형성하므로써 두 층간의 낮은 오믹콘택(Ohmic Contact)저항을 얻을 수 있고 이 콘택 부위에서 전류 손실을 줄일 수 있다.
또한 본 발명은 접속저하을 낮춤으로써 스태틱램에서 실리사이드 게이트와 다결정실리콘 부하저항간의 접속저항이 너무 높아서 전원 공급전압으로부터 부하저항을 통해 흐르는 전류를 제한하게 되어 트랜지스터로 빠지는 누설전류를 보상하지 못해 일어나던 데이터손실(Data Fail)의 확률을 줄일 수 있다.

Claims (3)

  1. 기억용모오스트랜지스터의 게이트에 연결된 다결정실리콘을 부하저항으로 사용하는 스태틱램셀에 있어서, 반도체 기판상에 상기 기억용 모오스트랜지스터의 게이트 산화막을 형성하는 제1공정과, 상기 게이트 산화막상에 제1다결정실리콘층(12)과 실리사이드층(13)을 순차적으로 제2공정과, 상기 제1다결정실리콘층(12) 및 실리사이드(13)층을 선택 식각하여 상기 기억용모오스 트랜지스터의 게이트 패턴을 형성하는 제2공정과, 상기 반도체 기판의 전면에 산화절연막층(15)을 도포한 다음 상기 실리사이드층(13)의 상부에 접속창(17)을 형성하는 제4공정과, 상기 접속창(17)을 통하여 고농도의 엔형 이온불순물을 주입하는 제5공정과, 상기 반도체 기판 전면에 제2다결정실리콘층(18)을 침적시키는 제6공정이 연속적으로 구비되어 있음을 특징으로 하는 스테이틱 램의 저항성 접촉영역 형성방법.
  2. 제1항에 있어서, 상기 제1다결정실리콘층(12) 및 실리사이드층(13)이 상기 기억용모오스 트랜지스터의 게이트 물질이 됨을 특징으로 하는 스테이틱램의 저항성 접촉영역 형성방법.
  3. 제1항에 있어서, 상기 제2다결정실리콘층(18)이 상기 기억용모오스 트랜지스터의 게이트와 접촉되는 저항소자가 됨을 특징으로 하는 스테이틱램의 저항성 접촉영역 형성방법.
KR1019870010932A 1987-09-30 1987-09-30 저항성 접촉을 갖는 반도체 장치의 제조방법 KR900008868B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019870010932A KR900008868B1 (ko) 1987-09-30 1987-09-30 저항성 접촉을 갖는 반도체 장치의 제조방법
DE3831288A DE3831288A1 (de) 1987-09-30 1988-09-14 Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt
JP63239104A JPH01109748A (ja) 1987-09-30 1988-09-26 半導体装置の製造方法
FR888812582A FR2621172B1 (fr) 1987-09-30 1988-09-27 Procede de fabrication de dispositifs a semiconducteur ayant un contact ohmique
NL8802375A NL190680C (nl) 1987-09-30 1988-09-27 Werkwijze ter vervaardiging van een halfgeleiderinrichting met een ohms contact.
GB8822855A GB2210503B (en) 1987-09-30 1988-09-29 Method of making semiconductor devices having ohmic contact
US07/252,514 US5013686A (en) 1987-09-30 1988-09-30 Method of making semiconductor devices having ohmic contact

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870010932A KR900008868B1 (ko) 1987-09-30 1987-09-30 저항성 접촉을 갖는 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR890005840A KR890005840A (ko) 1989-05-17
KR900008868B1 true KR900008868B1 (ko) 1990-12-11

Family

ID=19264899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870010932A KR900008868B1 (ko) 1987-09-30 1987-09-30 저항성 접촉을 갖는 반도체 장치의 제조방법

Country Status (7)

Country Link
US (1) US5013686A (ko)
JP (1) JPH01109748A (ko)
KR (1) KR900008868B1 (ko)
DE (1) DE3831288A1 (ko)
FR (1) FR2621172B1 (ko)
GB (1) GB2210503B (ko)
NL (1) NL190680C (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108834U (ko) * 1988-01-12 1989-07-24
US5200356A (en) * 1988-07-29 1993-04-06 Sharp Kabushiki Kaisha Method of forming a static random access memory device
JP2858837B2 (ja) * 1989-12-27 1999-02-17 三洋電機株式会社 半導体装置の製造方法
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5168076A (en) * 1990-01-12 1992-12-01 Paradigm Technology, Inc. Method of fabricating a high resistance polysilicon load resistor
US5172211A (en) * 1990-01-12 1992-12-15 Paradigm Technology, Inc. High resistance polysilicon load resistor
US5541131A (en) * 1991-02-01 1996-07-30 Taiwan Semiconductor Manufacturing Co. Peeling free metal silicide films using ion implantation
US5346836A (en) * 1991-06-06 1994-09-13 Micron Technology, Inc. Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects
EP0541122B1 (en) * 1991-11-08 1997-09-24 Nec Corporation Method of fabricating a semiconductor device with a polycrystalline silicon resistive layer
TW230266B (ko) * 1993-01-26 1994-09-11 American Telephone & Telegraph
US5395799A (en) * 1993-10-04 1995-03-07 At&T Corp. Method of fabricating semiconductor devices having electrodes comprising layers of doped tungsten disilicide
GB2290167B (en) * 1994-06-08 1999-01-20 Hyundai Electronics Ind Method for fabricating a semiconductor device
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
US6019906A (en) * 1998-05-29 2000-02-01 Taiwan Semiconductor Manufacturing Company Hard masking method for forming patterned oxygen containing plasma etchable layer
JP2000124219A (ja) 1998-08-11 2000-04-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100767540B1 (ko) * 2001-04-13 2007-10-17 후지 덴키 홀딩스 가부시끼가이샤 반도체 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
JPS5582458A (en) * 1978-12-18 1980-06-21 Toshiba Corp Preparation of semiconductor device
CA1142261A (en) * 1979-06-29 1983-03-01 Siegfried K. Wiedmann Interconnection of opposite conductivity type semiconductor regions
DE2926874A1 (de) * 1979-07-03 1981-01-22 Siemens Ag Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie
US4388121A (en) * 1980-03-21 1983-06-14 Texas Instruments Incorporated Reduced field implant for dynamic memory cell array
GB2077993A (en) * 1980-06-06 1981-12-23 Standard Microsyst Smc Low sheet resistivity composite conductor gate MOS device
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
JPS57102049A (en) * 1980-12-17 1982-06-24 Fujitsu Ltd Formation of multilayer wiring
JPS5832446A (ja) * 1981-08-20 1983-02-25 Sanyo Electric Co Ltd シリサイドの形成方法
DE3138960A1 (de) * 1981-09-30 1983-04-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erzeugung elektrisch leitender schichten
US4597153A (en) * 1982-11-19 1986-07-01 General Motors Corporation Method for mounting plastic body panel
US4443930A (en) * 1982-11-30 1984-04-24 Ncr Corporation Manufacturing method of silicide gates and interconnects for integrated circuits
US4450620A (en) * 1983-02-18 1984-05-29 Bell Telephone Laboratories, Incorporated Fabrication of MOS integrated circuit devices
US4528582A (en) * 1983-09-21 1985-07-09 General Electric Company Interconnection structure for polycrystalline silicon resistor and methods of making same
US4519126A (en) * 1983-12-12 1985-05-28 Rca Corporation Method of fabricating high speed CMOS devices
IT1213120B (it) * 1984-01-10 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante.
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4640844A (en) * 1984-03-22 1987-02-03 Siemens Aktiengesellschaft Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon
US4581623A (en) * 1984-05-24 1986-04-08 Motorola, Inc. Interlayer contact for use in a static RAM cell
KR940002772B1 (ko) * 1984-08-31 1994-04-02 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로 장치 및 그 제조방법
US4663825A (en) * 1984-09-27 1987-05-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US4604789A (en) * 1985-01-31 1986-08-12 Inmos Corporation Process for fabricating polysilicon resistor in polycide line
FR2578272B1 (fr) * 1985-03-01 1987-05-22 Centre Nat Rech Scient Procede de formation sur un substrat d'une couche de siliciure de tungstene, utilisable notamment pour la realisation de couches d'interconnexion des circuits integres.
US4740479A (en) * 1985-07-05 1988-04-26 Siemens Aktiengesellschaft Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
JPS62147757A (ja) * 1985-12-21 1987-07-01 Nippon Gakki Seizo Kk 抵抗形成法
JPH03131875A (ja) * 1989-10-17 1991-06-05 Nec Niigata Ltd 液晶シャッタ式電子写真プリンタ

Also Published As

Publication number Publication date
JPH0423423B2 (ko) 1992-04-22
NL8802375A (nl) 1989-04-17
NL190680C (nl) 1994-06-16
US5013686A (en) 1991-05-07
FR2621172B1 (fr) 1991-02-01
GB8822855D0 (en) 1988-11-02
NL190680B (nl) 1994-01-17
GB2210503B (en) 1991-01-09
FR2621172A1 (fr) 1989-03-31
JPH01109748A (ja) 1989-04-26
GB2210503A (en) 1989-06-07
KR890005840A (ko) 1989-05-17
DE3831288A1 (de) 1989-04-20

Similar Documents

Publication Publication Date Title
KR900008868B1 (ko) 저항성 접촉을 갖는 반도체 장치의 제조방법
US5266507A (en) Method of fabricating an offset dual gate thin film field effect transistor
US5135888A (en) Field effect device with polycrystalline silicon channel
US6975041B2 (en) Semiconductor storage device having high soft-error immunity
KR970007589B1 (ko) 정적 메모리 장치
JPH0419711B2 (ko)
Mano et al. A fault-tolerant 256K RAM fabricated with molybdenum-polysilicon technology
US4139785A (en) Static memory cell with inverted field effect transistor
JPS6056311B2 (ja) 半導体集積回路
KR100215851B1 (ko) 반도체 소자의 구조
JP2515033B2 (ja) 半導体スタティックメモリ装置の製造方法
KR100325464B1 (ko) 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법
KR100287892B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100338816B1 (ko) Ｓｒａｍ의 ｍｏｓ 트랜지스터 및 박막 트랜지스터의게이트전극 형성방법
KR200157364Y1 (ko) 반도체 소자의 에스램 셀 구조
TW406438B (en) Manufacture method of polysilicon load with stable resistance
KR20000041239A (ko) 반도체 메모리 소자의 제조방법
KR930001419B1 (ko) 스태틱램 셀의 제조방법
KR0138319B1 (ko) 스태틱 랜덤 억세스 메모리소자 및 그 제조방법
KR100333693B1 (ko) 고저항부하형에스램셀제조방법
KR0161418B1 (ko) Sram의 pmos 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 및 그것의 형성 방법
JPH06334142A (ja) 半導体記憶装置及びその製造方法
KR20020033302A (ko) 에스램셀의 제조 방법
KR100248348B1 (ko) 반도체집적회로의 고저항부하 제조방법
KR960011819B1 (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

Free format text: TRIAL NUMBER: 1990201001080; APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061128

Year of fee payment: 17

EXPY Expiration of term