JPS6197962A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
４体集積回路装置［以下、ＳＲＡＭ　（Ｓ　ｊａｔｉｃ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　　と
いうコに適用して有効な技術に関するものである。

［背景技術］ ＳＲＡＭのメモリセルを構成するフリップフロップ回路
は、書き込まれた情報を安定に保持するために、一方の
Ｍ　Ｉ　Ｓ　ＦＥＴの出力部と他方のＭＩ　５ＦＥＴの
入力部とを接続する交差結合がなされている。

この交差結合は、それぞれの交差用配線が互いに接続さ
れないように、異なる導２！暦で形成する必要がある１
例えば、特願昭５９−１２５２４７号に記載された２つ
の抵抗素子と２つのＭＩＳＦＥＴとでフリップフロップ
回路を構成するＳＲＡＭでは、前記交差結合が以下に述
べるように形成されている。すなわち、Ｍ　Ｉ　Ｓ　Ｆ
ＥＴのゲート電極よりも下層の半導体領域で一方の交差
用配線を形成し、前記ゲート電極よりも上層でかつ抵抗
素子と同−導ｆ！層で他方の交差用配線を形成している
。

前記一方の交差用配線は、スイッチ用ＭＩＳＦＥＴの半
導体領域とフリップフロップ回路のＭＩＳＦＥＴの半導
体領域とを一体化して形成することができる。これは、
それらを導電層で接続するために必要とされるマスク合
せ余裕が不要となり。

メモリセルの集積度を向上する上で有利である。

また、他方の交差用配線として、フリップフロップ回路
を構成する２つのＭＩＳＦＥＴのゲート電極間に、ゲー
ト電極と同一導電層で形成することが考えられる。しか
しながら、半導体領域はゲート電極又はそ九と同一導電
層を不純物導入用マスクとして使用しているので、前記
一方の交差用配線が切断されてしまう、このために、他
方の交差用配線は、２つ抵抗素子間部に、ゲート電極よ
りも上層で抵抗素子と同一導電層で形成する必要がある
。

しかしながら、かかる技術における検討の結果、本発明
者は、以下の理由によって、ＳＲＡＭの集積度を向上す
ることが（拒めて困難になるという問題点を見い出した
。

２つの抵抗素子間に交差用配線を設けたことで。

抵抗素子間ピッチが増大し、さらに、それらのマスク合
せ余裕が必要となるので、抵抗素子間ピッチがより増大
する。この抵抗素子間ピッチは、その下部に配置される
フリップフロップ回路のＭＥＳＦＥＴのゲート電極間ピ
ッチとして表られれるので、メモリセルの占有面積を著
しく増大させてしまうからである。

［発明の目的］ 本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術手段を提供することにある。

本発明の他の目的は、ＳＲＡＭにおいて、メモリセルの
フリップフロップ回路を構成するＭＩＳＦＥＴのゲート
電極間ピッチ又は抵抗素子間ピッチを縮小し、その集積
度を向上することが可能な技術を提供することにある。

本発明の他の目的は、ＳＲＡＭにおいて、メモリセルの
フリップフロップ回路を構成する抵抗素子と同一導電層
で形成される交差用配線をなくシ。

それらのマスク合せ余裕をなくすことにより、その集積
度を向上することが可能な技術を提供することにある。

本発明の他の目的は、ＳＲＡＭにおいて、メモリセル及
びメモリセルに接続されるデータ線の占有面積を縮小し
、その集積度を向上することが可能な技術を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、２つのＭ　Ｉ　Ｓ　ＦＥＴで構成されたフリ
ップフロップ回路の一方のＭＩＳＦＥＴのゲート電極を
延在して交差結合をすることにより、ゲート電極間に交
差結合のための配線を設ける必要がなくなる。また、ゲ
ート？１１ｆｆｌよりも上層の抵抗素子間に交差結合の
ための配線を設ける必要がなくなる。

これによって、それらのマスク合せ余裕もなくなり、ゲ
ート電極間ピッチ又は抵抗素子間ピッチを縮小すること
ができるので、メモリセルの占有面積を縮小し、ＳＲＡ
Ｍの集積度を向上することができる。

以下、本発明の構成について１本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭに適用した一実施例ととも
に説明する。

［実施例］ 第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ＷＬはワード線であり１行方向に延在
し、列方向に複数本設けられている（、以下、ワード線
の延在する方向を行方向という）。

ワード線ＷＬは、後述するスイッチ用ＭＴＳＦＥＴを制
御するためのものである。

ＤＬ、ＤＬはデータ線であり１列方向に延在し、行方向
に複数本設けられている（以下、データ線の延在する方
向を列方向という）、このデータ線ＤＬ、ＤＬは、後述
するメモリセルと書込回路又は読出回路との間で情報と
なる電荷を伝達するためのものである。

Ｑｌ、Ｑ２はＭ　Ｉ　Ｓ　ＦＥＴであり、一端が後述す
る抵抗素子を介して電源電圧用配線Ｖｃｃ（例えば、　
５．０　［Ｖ］　）　、他方（７）　Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　２、Ｑ、のゲート電極及びスイッチ用ＭＩ
ＳＦＥＴに接続され、他端が基準電圧用配線Ｖｓｓ（例
えば。

０［Ｖ］）に接続されている。

Ｒ１，Ｒ２は抵抗素子である。この抵抗素子Ｒ１、Ｒ２
は、電源電圧用配ＬＡＶｃｃから流れる電流量を制御し
、書き込まれた情報を安定に保持するためのものである
。抵抗素子Ｒｒ　、　Ｒ２は、後述するがセルフバイア
スされるようになっている。

一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩ　５ＦＥＴＱ＋　、Ｑ２と抵抗素子Ｒ１，Ｒ２
とによって構成されている。このフリップフロップ回路
は、前記データ線ＤＬ、Ｄ、Ｌから伝達さ九る１”、”
　ｏ　”の情報を蓄積するためのものである。

Ｑｓ＋、Ｑｓ２はスイッチ用ＭＩＳＦＥＴであり、一端
がデータｉＤＬ、ＤＬに接続され、他端が前記フリップ
フロップ回路の一対の人出カ端子に接続されている。こ
のスイッチ用ＭＩＳＦＥＴＱｓ＋　、ＱＳ２は、ワード
線ＷＬによって制御され、フリップフロップ回路とデー
タ線ＤＬ、ＤＬとの間でスイッチ機能をするためのもの
である。

Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１．　Ｑ　２のゲー
ト電極及び他方のＭＩ　５ＦＥＴＱ２　、Ｑ＋の一方の
半導体領域（ソース領域又はドレイン領域）に付加され
ている。この情報蓄積用容量Ｃは、メモリセルの情報と
なる電荷を蓄積するためのものである。

Ｓ　ＲＡ　Ｍのメモリセルは、一対の入出力端子を有す
るフリップフロップ回路とスイッチ用ＭＩＳＦ　Ｅ　Ｔ
　Ｑ　ｓ　＋　、　Ｑ　Ｓ　２はスイッチ用ＭＩＳＦＥ
Ｔとによって構成されている。そして、メモリセルは、
ワード線ＷＬとデータ！！ＤＬ、ＤＬとの所定交差部に
複数配置されて設けられており、メモリセルアレイを構
成している。

次に、本実施例の具体的な構成について説明する。

第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図である。

なお、第２図及び後述する第４図乃至第６図に示す平面
図は１本実施例の構成をわかり易すくするために、各導
電層間に設けられるフィールド絶縁膜以外の絶縁膜は図
示しない。

第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。

２はｐ−型のウェル領域であり、半導体基板１の所定主
面部に設けられている。このウェル領域２は、相補型の
Ｍ　Ｉ　Ｓ　ＦＥＴを構成するためのものである。

３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板ｌ及びウェル領域２の主面上部に設けら゛れ
でいる。このフィールド絶縁膜３は。

半導体素子間を電気的に分離するためのものである。

メモリセルを構成するＭ　ｒ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ□、
Ｑ２及びスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　
＋　、Ｑ　Ｓ　２は。

フィールド絶！［３によってその周囲を囲まれ規定され
ている。そして、ＭＩ　５ＦＥＴＱ２とスイッチ用Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２とは、交差結合をする
ために、一体内にフィールド絶縁膜３によって規定され
ている。ＭＩＳＦＥＴＱ＋とスイッチ用ＭＩ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓ　Ｉとは、前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　２とスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ
　２とに対して交差する位置に分離してフィールド絶縁
膜３によって規定されている。ＭＩＳ、ＦＥＴＱ＋とス
イッチ用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　１　とは、フ
ィールド絶Ｂ膜３の上部に設けられる導電層により交差
結合が施されるようになっている。

４はＰ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウェル領ｆＩｉ、２の主面部に設けられて
いる。このチャネルストッパ領域４は、寄生Ｍ　Ｉ　Ｓ
　ＦＥＴを防止し、半導体素子間を電気的により分離す
るためのものである。

５は絶８膜であり、半導体素子形成領域となる半導体基
板１及びウェル領域２の主面上部に設けられている。こ
の絶縁ｃ４５は、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。

６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導ｍＦ！Ｉ）とを電気的に接続するため
のものである。

７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。

導′２ｉ１層７Ａは、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｓ　Ｉ。

Ｑ　Ｓ　２形成領域の絶縁筒５上部に設けられ、フイ−
ルド絶縁膜３上部を行方向に延在して設けられている。

この導ｆｆ１ＪＩ７Ａは、スイッチ用ＭＩ　５ＦＥＴＱ
Ｓ１．ＱＳ２形成領域でゲート電極を構成し、それ以外
の部分では、ワードａＷＬを構成するためのものである
。

導％ｆｆ７Ｂは、接続孔６を通してフリップフロップ回
路を構成するＭＩ　Ｓ　ＦＥＴＱ＋　、Ｑ２の一方の半
導体領域と電気的に接続するように設けられ、導電層７
Ａと同様に、フィールド絶縁膜３上部を行方向に延在し
て設けられでいる。この導電５７Ｂは、行方向に配置さ
れる複数のメモリセルのそれぞれの一方の半導体領域に
接続される基準電圧用配線Ｖｓｓを構成するためのもの
である。

Ｊ！４電層７Ａと導電Ｊｆｆ７Ｂとは、同一導電性材料
で、同一導電層に設けられており、それらが交差しない
ように、互に離隔し、略平行に設けられている。

導電層７Ｃは、一端部が、接続孔６を通してスイッチ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　＋の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び一方
のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２形成領域の絶縁ｗＡ
５上部を延在し、接続孔６を通して他方のＭ　Ｉ　Ｓ　
ＦＥＴＱ＋の半導体領域と電気的に接続するように設け
られている。この導電ＦＷ７Ｇは、絶縁膜５上部でＭＩ
ＳＦＥＴＱ２のゲート電極を構成し、がっ、スイッチ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　Ｉと他方のＭＩＳＦ
ＥＴＱ、との交差結合をするためのものである。

導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び他方
のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉ形成領域の絶縁膜５
上部を延在するように設けられている。この導’１１Ｍ
７Ｄは、絶縁膜５上部でＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
Ｌのゲート電極を構成するためのものである。スイッチ
用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　２とＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　２とは、前述したように、半導体領域を
一体的に構成しであるので、この導電層で交差結合させ
る必要はない。

なお、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２
　トＭ　Ｉ　Ｓ　ＦＥ　Ｔ　Ｑ　２とは、スイッチ用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　ｔ　とＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　＋の交差結合と同様に、導電Ｍ７Ｄを所
定の形状にして交差結合させてもよい。

導電層７Ａ乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である。多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたポリサ
イド（Ｍ　ｏ　Ｓ　１２１　Ｔ　ｘ　Ｓ　ｉ２１ＴａＳ
ｉｉ　、ＷＳｉｚ　／ｐｏｌｙｓｉ）で構成する。また
。

導電ｆｆ１７Ａ乃至７Ｄは、その導電性材料として。

シリサイド（ＭｏＳｉｚ、ＴｉＳｉ２．Ｔａ５ｉｚ　、
ＷＳｉ２）、高融点金属（Ｍ　ｏ　ｒ　Ｔ　ｉ＋　Ｔ　
ａ　、　Ｗ　）等で構成してもよい。

導ｍＦＪ７Ａ乃至７Ｄは、ポリサイド、シリサイド、高
融点金属等の導電性材料で構成することにより、８［Ω
／口］程度の抵抗直にすることができる。これによって
、導ｆｔ１層７Ｂ（基＄電圧用配線Ｖ　ｓ　ｓ　）は、
半導体領域で構成した場合に比べ。

その抵抗値が１桁程度小さくなり、特に、メモリセルア
レイおける行方向の占有面積を著しく低減することがで
きる。さらに、所定毎のメモリセル間にアルミニウム配
線を走らせ、導電層７Ｂと接続してその電位の変動を抑
制する等の必要があるが、導電Ｍ７Ｂは、その抵抗値が
低く、前記アルミニウム配線の本数を低減することがで
きるので、特に、メモリセルアレイにおける列方向の集
積度を向上することができる。

また、導電Ｍ７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。

また、低い抵抗値の導電層７ｃを延在してフリップフロ
ップ回路の交差結合をすることにより。

導電層７Ｃと導電Ｊｆｆ７Ｄとの間に交差結合のための
導電層を同−導２！層又は異なる導電層で設ける必要が
なくなるので、それらの間の距Ｈ（ｉｖｌ　Ｉ　５ＦＥ
ＴＱ＊　、Ｑ２のゲート電極間ピッチの縮小）をするこ
とができる、これによって、フリップフロップ回路、す
なわち、メモリセルの占有面積を縮小することができる
ので、特に、メモリセルアレイにおける列方向の集積度
を向上することができる、　導電層７Ａ乃至７Ｄは、１
２造工程における第１層目の導１１層形成工程により形
成される。

８はロー型の半導体領域であり、スイッチ用Ｎ１１５Ｆ
ＥＴＱｓ　ｌ　、ＱＳ２　、ＭＩ　５ＦＥＴＱ＋　。

Ｑ２形成領域となる導１！層７Ａ、７Ｃ，７Ｄの両側部
、（ソース領域又はドレイン領域とチャネルが形成され
る領域との間）のウェル領域２の主面部に設けられてい
る。この半導体領域８は、ＬＤＤ　（Ｌ　ｚｇｈｔｌｙ
旦ｏｐｅｄ旦ｒａｉｎ）１２造を構成するためのもので
ある。

この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、半導体領域８とウェル領
域とのｐｎ接合部における電界強度を緩和できるのでｌ
ＭＩＳＦＥＴのｐｎ接合耐圧（ソース又はドレイン耐圧
）を向上することができる。

また、半導体領域８は、接合深さくｘｊ）を浅（形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによって
、短チヤネル効果を抑制することができる。

半導体領域８は、主として、導電層７Ａ、７Ｃ。

７Ｄを不純物導入用マスクとして用い、イオン注入技術
によって形成するので、導電層７Ａ、７Ｃ。

７Ｄに対して自己整合で構成される。

９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成′するのに使用されるもので、主とし
て、ＬＤＤＪｉＷ造を構成するためのものである。なお
、不純物導入用マスク９は、後述するｎ＋型の半導体領
域及びＰ＋型の半導体領域を構成した後に除去し、ＳＲ
ＡＭの完成時にはなくてもよい。

１０はｎ＋型の半導体領域であり、導電層７Ａ。

７Ｇ、７Ｄの両側部の絶縁膜５を介したウェル領域２主
面部、又は、導電ＭＯＢ、７Ｃ，７Ｄの下部の接続孔６
部のウェル領域２主面部に設けられている。この半導体
領域１０は、ＭＩＳＦＥＴの実質的なソース領域又はド
レイン領域、ｙ：、いは。

フリップフロップ回路の交差結合用配線を構成するため
のものである。

半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９．又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。

１１はＰ゛型の半導体領域であり、所定の半導体領域１
０下部のウェル領域２主面部に、半導体領域１０と接触
して設けられている。

この半導体領域１１は、特に、フリップフロップ回路の
ＭＩ　５ＦＥＴＱ＋　、Ｑ２の半導体領域１０の下部、
スイッチ用ＭＩ　５ＦＥＴＱｓ＋　、Ｑｓ２の一方の半
導体領域１０の下部（第２図では。

１１（Ｐ”）と表示して点線で囲まれた領域の半導体領
域１０下部）に設けられている。すなわち、半導体領域
１１は、メモリセルにおける情報となる電荷の蓄積量を
増大させるのに寄与する部分に設けられている。半導体
領域１１は、ウェル領域２と半導体領域１．０とのＰｎ
接合に比べて不純物濃度が高いもの同志のｐｎ接合であ
り、接合容量を増大させ、情報ｓＢ用容景Ｃの情報とな
る電荷の蓄積量を増大させている。この情報となる電荷
の蓄積量を増大させることによって、アルファ（以下、
αという）線により生じるソフトエラーを防止すること
ができる。また、半導体領域１１は、ウェル領域２に比
べて高い不純物濃度で構成しているので、α線により生
じる少数キャリアの不要な侵入を抑制するバリア効果を
高めることができ、前記と同様にソフトエラーを防止す
ることができる。

また、半導体領域１１は、＠記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するので
、チャネルが形成される領域に達しないように構成され
、不純物導入用マスク９゜又は、導電層７Ｃ，７Ｄに対
して自己整合で構成される。これによって、半導体領域
１１を構成するための８造工程におけるマスク合せ余裕
度を８要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。

また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域ｌＯを包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより富
めることができる。

また、半導体領域１１は、少なくとも半導体領域８下部
、すなわち、半導体領域１ｏとウェル領域２とのｐｎ接
合部からチャネルが形成される領域に伸びる空乏領域を
抑制する部分に設けられている。これによって、ソース
領域及びドレイン領域間となる半導体領域１０間の空乏
領域の結合を防止することができるので、バンチスルー
を防止することができる。このバンチスルーを防止する
ことによって、短チヤネル効果を低減することができる
。

なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させる。

また、半導体領域ｌＯを７Ａ〜７Ｃを不純物導入用マス
クとして構成し半導体領域１１を不純物導入用マスク９
を用いて構成し、半導体領域８を設けなくともよい。

スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　＋　、　
Ｑ　Ｓ　２は、主として、ウェル領域２、絶縁膜５．導
電層７Ａ、一対の半導体領域８、一対の半導体領域１０
及び半導体領域１１によって構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉは、主として、ウェル
領域２゜絶縁膜５、導電ＭＡＤ、一対の半導体領域８．
一対の半導体領域１０及び半導体領域１１によって構成
されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２は、主として、ウェル
領域２゜絶縁ＷＡＳ、導電ｆｆ１７Ｇ、一対の半導体領
域８．一対の半導体領域１０及び半導体領域１１によっ
て構成されている。

１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。このＷＡ縁ｖ、１
２は、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上
部に設けられる導電層とを電気的に分晟するためのもの
である。半導体領域１１は絶：４１ＥＰａ　１２をとう
して形成してもよい。

また、絶縁膜１２は、抵抗素子Ｒ１，Ｒ２をセルフバイ
アスさせるＭＩ　Ｓ型構造を構成するためのゲート絶縁
膜として、さらに、情報蓄積用容量Ｃを構成するための
絶ａ膜として使用される。

１３は接続孔であり、所定の導電Ｍ７Ｃ，７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して１没けられてい
る。この接続孔１３は、所定の導電ＪＭ７Ｃ，７Ｄ及び
半導体領域１０とその°上部に設けら九る導電ｍとを電
気的に接続するためのものである。

１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ｓｓ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電、Ｊｆｆｌ　４Ａは１行方向に配置されるメモリセ
ルのそれぞれに接続される電源電圧用配線Ｖｃｃを構成
するためのものである。

導電層１４Ａ（電源電圧用配線Ｖｃ　ｃ）と導電層７Ｂ
（基準電圧用配線Ｖｓｓ）とを絶縁膜１２を介在させて
重ね合わせたことによって、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量を増大することができる。この情ｖｄ
蓄積用容ＭＣの蓄積量の増大は、導電ｙｒＩｌ　４Ａと
半導体領域で構成した基準電圧用配線とを重ね合わせた
ものに比べて、絶に’ＤＧの膜厚が薄くなるので、大き
なものにすることができる。情報Ｓ積用容量Ｃの蓄積量
の増大によって、α線により生じるソフトエラーを防止
することができる。

また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電ｙ！Ｊ１４Ａの所定部を、その他
の部分よりも大きな面積で構成し、導電Ｊ’Ｊ７Ｂの所
定部と導電ＷＪ１４Ａの所定部とを重ね合わせて、さら
に情報蓄積用容量Ｃの蓄積量を増大させてもよい。

・　　１４Ｂは抵抗素子であり、一端部が導電層１４Ａ
Ｉ：電気的に接続され、他端部が接続孔６，１３を通し
て導電層７Ｃ１半導体領域ｌＯ又は導電層７Ｄ、半導体
領域１０に電気的に接続されている。

この抵抗素子１４Ｂは、抵抗素子Ｒ１、Ｒ２を構成する
ためのものである。

抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電Ｎ７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱＩの導電層７Ｄ（ゲート電極）が’　Ｈ
ｉｇｈ”レベルの電位に印加され、ＭＩＳＦＥＴＱ２の
導電層７Ｃ（ゲート電極）が“Ｌｏす″レベルの電位に
印加された時に、抵抗素子１４Ｂ（Ｒ２）は、電源電圧
用配線Ｖｃｃからの電流が流れ易すくなり、抵抗素子１
４Ｂ（Ｒｊ）は、Ｎ漏電圧用配線Ｖｃｃからの電流が流
れ易にくくなる（セルフバイアス）。

すなわち、抵抗素子１４　Ｂ　（Ｒｚ　、　Ｒ２）は、
メモリセルに書き込まれた情報（電圧）によってその抵
抗値を変化させ、パ１″′、゛″０″の電圧差を明確に
する方向に電流を供給することができるので、情報とな
る電荷を安定に保持することができる。

導電ｆｆ１１４Ａ及び抵抗素子１４Ｂは、製造工程にお
ける第２層目の導′：Ｊｉ層形成工程によって形成さ九
１例えば、化学的気相析出（以下、ＣＶＤという）技術
で形成した多結晶シリコンで構成する。

そして、導電層１４Ａは、多結晶シリコンに抵抗値を低
減するための不純物を導入し、抵抗素子１４Ｂは、多結
晶シリコンのまま又はそれに適度に導電ｆｆ１４Ａより
も少ない量の不純物を導入して形成する。この前記導電
ｙ！Ｊ１４Ａを構成する不純物の導入は１例えば、ヒ素
イオンを用い、イオン注入技術で導入する。イオン注入
技術による不純物の導入は、不純物濃度依存性がないの
で、熱拡散技術に比べ、導電ＪＷ１４Ａの抵抗値の制御
性は極めて良好になる。

また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。

また、第２Ｆ！Ｊ目の導電層形成工程では、フリップフ
ロップ回路の交差結合等の配線を構成する必要がなく、
導電層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を
考慮するだけでよいので、抵抗素子１４Ｂの縮小又は抵
抗素子１４Ｂを導電層１４Ａと接続孔１３との間で充分
に長く構成することができる。

前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報２区持するため
に、抵抗素子１４Ｂから流れるスタンバイ′な流を小さ
くすることができる。

また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導′ｓｉ層１４Ａとの接合部、
又は、抵抗素子１４Ｂと半導体領域１０、導電Ｆ１７Ｃ
，７Ｄとの接合部から抵抗素子１４Ｂの内部に形成され
る空乏領域間の結合を防止することができる。これによ
って、抵抗素子１４Ｂにおけるバンチスルーを防止する
ことができる。

イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので１周辺回路１例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。

１５は絶縁膜であり、導電！１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶ａｉｉｓは、導電ｆｆ１
４Ａ及び抵抗素子１４Ｂとその上部に設けられる導ｇｉ
との電気的な分離をするためのものである。

１６は接続孔であり、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴＱ
Ｓｌ、ＱＳ２の一方の半導体領域１０上部の絶縁膜５，
１２．１５を除去して設けられている。

この接続孔１６は、半導体領域１０と絶縁［１５の上部
に設けられる導電層との電気的な接続をするためのもの
である。

１７は導電層であり、接続孔１６を通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電Ｈ７
Ａ、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｇ、７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、ＤＬを
構成するためのものである。そして、導電層７Ｃ，１７
、抵抗素子１４Ｂ又は導電層７Ｄ、１７．抵抗素子１４
Ｂを重ね合わせることにより、平面的な面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。

導電層１７は、製造工程における第３層目の導電切形成
工程により形成される。

このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はｘｂ−ｘｂ線に路線対称で行方向に複Ｘ２配置され
、Ｙａ又はＹｂに略１８ｏ［度コの回転角度の回転対称
で列方向に複数配置され、メモリセルアレイを構成して
いる。

次に１本実施例の製造方法について説明する。

第４図乃至第１０図は１本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡ　Ｍのメモリ
セルを示す図であり、第４図乃至第６図は、その要部平
面図、第７図乃至第１０図は。

その断面図である。なお、第７図は、第４図の■−■切
断線における断面を示し、第９図は、第５図のＩＸ−Ｉ
Ｘ切断線における断面を示し、第１０図は、第６図のＸ
−Ｘ切断線における断面を示している。

まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にＰ−型の
ウェル領域２を形成する。

前記ウェル領域２は１例えば、２Ｘ１０″”　　［ａｔ
０１１５１０１１”　］程度のＢＦ２イオンを６０［Ｋ
ｅＶ］程度のエネルギのイオン注入技術によって導入し
。

引き伸し拡散を施すことにより形成する。

そして、半導体基板１及びウェル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウェル領域２の所
定の主面部に、Ｐ型のチャネルストッパ領域４を形成す
る。

フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。

チャネルストッパ領域４は１例えば３Ｘ１０”［ａｔｏ
ｍｓ／ｃｍ”　］程度のＢＦ２イオンを６０［ＫｅＶコ
程度のエネルギのイオン注入技術によって導入しフィー
ルド絶縁膜３の熱酸化技術で引き伸し拡散を施すことに
より形成する。

次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウェル領域２の主面上部に
、絶縁！ｌＩ５を形成する。

絶８膜５はｌＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚を２００〜３００［オングストローム（
以下、Ａという）］で形成する。

第４図及び第７図に示す絶縁膜５を形成する工程の後に
、絶縁膜５の所定部を除去し、接続孔６を形成する。

そして、フィールド絶Ｂ膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウェル領域２の主面と接続するよ
うに、導電ｆｆ１７Ａ乃至７Ｄを形成する。

この導電ｆｆ１７Ａ乃至７Ｄは１例えば、ＣＶＤ技術で
形成し、抵抗値を低減するためにリンイオンを拡散した
多結晶シリコン膜７ａと、その上部にスパッタ技術で形
成したモリブデンシリサイド膜７ｂとで形成する。多結
晶シリコン膜７ａのＶ、厚は１例えば２０００−　［Ａ
　］程度で形成し、モリブデンシリサイド膜７ｂは１例
えば、３０００［Ａ１程度で形成すればよい。

導電層７Ａ乃至７Ｄは、モリブデンシリサイド７ａで構
成しているので、その抵抗値は、数［Ω／口］程度にす
ることができる。

なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウェル領域２の主面部は１図示されていないが
、多結晶シリコン［７ａに導入されたリンイオンが拡散
し、ｎ型の半導体領域が形成されるようになっている。

次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ１７Ｄの開側部のウェル領域２の主面部に、Ｌ
ＤＤＷ造を構成するために、ｎ−型の半導体領域８を形
成する。

半導体領域８は、導電ＰＪ７Ａ、７Ｃ，７Ｄ及びフィー
ルド絶Ｋｉ［３を不純物導入用マスクとして用い１例え
ば、Ｉ　ＸＩＯ”　　［ａＬｏｍｓ／ａｍ”　］程度の
リンイオンを５０［ＫｅＶ］程度のエネルギのイオン注
入技術によって導入し、引き伸し拡散を施して形成する
。

第８図に示す半導体領域８を形成する工程の後に、導電
ｆｆ１７Ａ乃至７Ｄに対して自己整合でそのの両側部に
、不純物導入用マスク９を形成する。

この不純物導入用マスク９は１例えば、ＣＶＤ技術で形
成した酸化シリコン膜に異方性エツチング技術を施して
形成する。また、不純物導入用マスク９として、ＣＶＤ
技術で形成した多結晶シリコン１漠を用いてもよい。

そして、不純物導入用マスク９を用いて、該不鈍物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウェル領域２所定の主面部にｎ＋型の半導体領域１０を
形成する。

この半導体領域ｌＯは、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように１例えば、Ｉ　ＸＩＯ”
　’　　［ａｔｏｍｓ／Ｃｍ”１程度のヒ素イオンを８
゜［ＫｅＶ］程度のエネルギのイオン注入技術によって
導入し、引き伸し拡散を施して形成する。

この後、主として、情報となる電荷の蓄積旦を増大させ
るＰ＋型の不純物を導入するために、不純物導入用マス
ク（図示していない）を形成する。

そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導Ｔｉ層７Ｃ１７Ｄに対して
自己整合で所定の半導体領域１０下部のウェル領域２主
面部にＰ０型の半導体領域１１を形成する。

半導体領域１１は１例えば、　　Ｉ　ＸＩＯ”　　［ａ
ｔｏｌｌＳ／Ｃ１ｌ”］程度のボロンイオンを５０［Ｋ
ｅＶコ程度のエネルギのイオン注入技術によって導入し
、引き伸し拡散を施して形成する。

なお、第５図において、半導体領域１１を形成する不純
物は、１１　（ｐ”）と表示する点線で囲まれた領域内
の絶縁膜５を通したウェル領域２の主面部に導入される
。この点ＬＪｉ１１（ｐ”）は、前記不純物導入用マス
クのパターンを示している。

このとき、Ｒ電Ｎ７Ａ乃至７Ｄ、半導体領域８゜１０は
１周辺回路を構成するＭ　Ｉ　Ｓ　ＦＥＴの形成工程と
同一製造工程により形成されるようになっており、半導
体領域１１を所定のｎ１型の半導体領域下部１例えば、
入力保護回路を構成するＭ　ｌ５ＦＥＴのソース領域及
びドレイン領域下部に形成してもよい。

第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は１例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１０００〜２０００［Ａ］径程度形成す
る。

そして、所定の導電！７Ｃ，７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。

この浚、電源電圧用配線及び抵抗素子を形成するために
、接続孔１３を通して所定の半導体領域１０と接続し、
絶縁膜１２上部を覆うように多結晶シリコン広を形成す
る。この多結晶シリコン膜は１例えば、ＣＶＤ技術によ
って形成し、その膜厚を１０００〜２０００［Ａ］径程
度形成すればよい。

そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、低抗値を低減するための
不純物を導入する。この不純物は。

ヒ素イオンを用い、イオン注入技術によって導入し、熱
拡散技術によって拡散させる。

この後、第６図及び第１０図°に示すように、前記多結
晶シリコン膜にパターンニングを施し、電源電圧用配線
Ｖｃｃとして使用される導電層１４Ａ及び抵抗素子Ｒ１
、Ｒ２として使用される抵抗素子１４Ｂを形成する。

なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入さハる
。

第６図及び第１０図に示す導８ｘ層１４Ａ及び抵抗素子
１４Ｂを形成する工程の後に、絶８膜１５を形成する。

この絶縁膜１５は、例えば、ＣＶＤ技術によって形成し
たフォスフォシリケーＩ−ガラス膜を用い、その膜厚を
３０００〜４０００［Ａ］径程度形成すればよい。

そして、所定の半導体領域１０上部の絶縁膜５゜１２．
１５を除去し、接続孔１６を形成する。

この後、前記第２図及び第３図に示すように。

接続孔１６を通して所定の半導体領域１０と電気的に接
続し、絶縁膜１５上部を導電層７Ａと交差するように列
方向に延在して導電層１７を形成する。

導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。

これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。なお、この後に、保ｖｉ！！ｉ等の処理工程
を施してもよい。

［効果コ 以上説明したように、本願によって開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）２つのＭＩＳＦＥＴで構成されたフリップフロッ
プ回路の一方のＭＩＳＦＥＴのゲート電極を延在して交
差結合をすることにより、ゲート電極間に交差結合のた
めの配線を設ける必要がなくなるので、ゲート電極間ピ
ンチを縮小することができる。

（２）２つのＭ　Ｉ　Ｓ　ＦＥＴで（１成されたフリッ
プフロップ回路の一方のＭＩＳＦＥＴのゲート電極を延
在して交差結合をすることにより、ゲート電極よりも上
層の抵抗素子間に交差結合のための配線を設ける必要が
なくなるので、抵抗素子間ピッチを縮小することができ
る。

（３）前記（１）及び（２）により、メモリセルの占有
面積を縮小することができるので、ＳＲＡＭの集積度を
向上することができる。

（４）２つのＭ　Ｉ　Ｓ　ＦＥＴで構成されたスリップ
フロップ回路の一方のＭ　Ｉ　Ｓ　ＦＥＴのゲート電極
を延在して交差結合をすることにより、抵抗素子と同一
導電層で交差結合のための配線を設ける必要がなくなる
ので、抵抗素子と電源電圧用配線とのマスク合せ余裕だ
けを考慮するだけでよく、抵抗素子の縮小又は抵抗素子
を充分に長く構成することができる。

（５）前記（４）により、抵抗素子を縮小することがで
きるので、メモリセルの占有面積を縮小することができ
、ＳＲＡＭの集積度を向上することができる。

（６）メモリセルを構成するＭ　Ｉ　Ｓ　ＦＥＴのゲー
ト電極、抵抗素子及びメモリセルに接続されるデータ線
を１ね合せることにより、平面的な面積を縮小すること
ができるので、ＳＲＡＭの集積度を向上することができ
る。

（７）メモリセルのフリップフロップ回路を構成するＭ
ＴＳＦＥＴのゲート１１！極と抵抗素子とを重ね合わせ
ることにより、抵抗素子をセルフバイアスすることがで
きるので、情報となる電荷を安定に保持することができ
る。

（８）多結晶シリコンからなる導電層の抵抗値を低減す
る不純物を、イオン注入技術で導入することにより、熱
拡散技術に比べて不純物濃度依存性がないので、その抵
抗値の制御性を良好にすることができる。

（９）多結晶シリコンからなる導電層の抵抗値を低減す
る不純物を、イオン注入技術で導入することにより、抵
抗素子を形成する不純物導入用マスク下部への不純物の
回り込みを小さくすることができるので、抵抗素子の加
工寸法の余裕度を低減することができる。

（１０）前記（９）により、抵抗素子の加工寸法の余裕
度を低減することができるので、抵抗素子の占有面積を
縮小することができ、ＳＲＡＭの集積度を向上すること
ができる。

（１１）前記（９）により、抵抗素子の加工寸法の余裕
度を低減・することができるので、抵抗素子を充分に長
く構成することができる。

（１２）前記（１１）により、抵抗素子を充分に長く構
成することができるので、抵抗素子から流れるスタンバ
イ電流を小さくすることができる。

（１３）前記（１１）により、抵抗素子の内部に伸びる
空乏領域間の結合を防止することができるので、抵抗素
子におけるパンチスルーを防止することができる。

（１４）メモリセルを構成する所定のＭＩＳＦＥＴのゲ
ート電極の側部に不純物導入用マスクを自己整合で設け
、該不純物導入用マスクに対して自己整合でソース領域
又はドレイン領域となる第１の半導体領域と、その下部
に反対４電型の第２の半導体領域とを設けたことにより
、ゲート電極とｍ２の半導体領域とのマスク合せ余裕度
を必要としなくなるので、ＳＲＡＭの＃！積度を向上す
ることができる。

（１５）前記（１４）により、不純物導入用マスクで第
２の半導体領域を形成し、チャネル領域への第２半導体
領域への回り込みを防止することができるので、ＭＩＳ
ＦＥＴのしきい値電圧の変動及び蓼仮効果の増大を防止
することができる。

（”１６）前記（１４）及び（１５）により、ＳＲＡＭ
の集積度の向上及び電気的信頼性を向上することができ
る。

（１７）第１半導体領域にそってその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域とのｐｎ接合容容量増大させることがで
きるので、情報蓄積用容量の情報となる電荷の蓄積量を
増大させることができる。

（１８）第１半導体領域にそ１てその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域と対向面積を増大させることができるの
で、バリア効果を高めることができる。

（１９）前記（１７）により、情報Ｗ積用容量の情報と
なる電荷の蓄積量を増大させることができるので、α線
により生じるソフトエラーを防止することができる。

（２０）前記（１９）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。

（２１）第２の半導体領域を、チャネルが形成される領
域に伸びる空乏領域を抑制する部分に設けることによっ
て、ソース領域及びドレイン領域間の空乏領域の結合を
防止することができるので。

パンチスルーを防止することができる。

（２２）前記（２１）により、バンチスルーを防止する
ことができるので、短チヤネル効果を低減することがで
きる。

（２３）前記（２２）により、短チヤネル効果を低減す
ることができるので、ＳＲＡＭの集積度を向上すること
ができる。

（２４）メモリセルに接続される基準電圧用配線を、ポ
リサイド、シリサイド、高融点金属等の抵抗値の小さな
導電層で形成したので、メモリセルアレイでの基準電圧
用配線の占有面積を縮小することができる。

（２５）メモリセルに接続される基準電圧用配線を、メ
モリセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲー
トｉｔｔ極と同一導電性材料で形成したので、メモリセ
ルアレイでの基準電圧用配線の占有面積を縮小すること
ができる。

（２６）前記（２４）及び（２５）により、基準電圧用
配線に接１Ｍ！されるアルミニウム配線を所定毎に走ら
せる本数を低減することがでるので、メモリセルアレイ
でのアルミニウム配線の占有面積を縮小することができ
る。

（２７）前記（２４）乃至（２Ｇ）により、メモリセル
アレイでの基準電圧用配線又はアルミニウム配線の占有
面積を縮小することができるので。

ＳＲＡＭの集積度を向上することができる。

（２８）前記（２４）及び（２５）により、基準電圧用
配線の抵抗値を小さくすることができ、その電位の安定
度を良好にすることができるので。

情報の書き込み及び読み出し動作マージンを大きくする
ことができる。

（２９）前記（２８）により、情報の杏き込み及び読み
出し動作番；おける誤動作を抑制することができるので
、ＳＲＡＭの電気的信頼性を向上することができる。

（３０）基？ｊｓ電圧用配＠Ｖｓｓと電源電圧用配線Ｖ
ｃｃとをよね合わせたので、メモリセルの情報Ｎ積用容
量の情報となる電荷Ｗｆ積装置増大することができる。

（３１）前記（３０）により、情報となる電荷の蓄積量
を増大することができるので、α線により生じるソフト
ニラ−を防止することができる。

（３２ン前記（３０）及び（３１）により、情報となる
電荷のＭ積置を増大し、ソフトエラーを防止することが
できるので、メモリセルの占有面積を縮小することがで
きる。

（３３）前記（３２）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。

（３４）前記（３０）により、情報となる電荷の蓄積量
を増大することができるので、情報の読み出し動作の信
頼性を向上することができる。

以上１本発明者によってなされた発明を、実施例にもと
すき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て１種々変形し得ることは勿論である。

例えば、前記実施例は、２つの抵抗素子と２つのＭｘｓ
＃Ｅｒとでメモリセルのフリップフロップ回路を構成し
た例について説明したが、４つのＭＩＳＥＴでフリップ
フロップ回路を構成してもよい。

また、前記実施例は、フリップフロップ回路及びスイッ
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭＩＳＦＥＴを
構成してもよい。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図。 第２図は１本発明の一実゛施例を説明するためのＳＲＡ
Ｍのメモリセルを示す要部断面図。 第３図は、第２図の■−■切断線における断面図。 第４図乃至第ｉｏｒＭは、本発明の一実施例の製造方法
を説明するための各製造工程におけるＳＲＡＭのメモリ
セルを示す図であり。 第４図乃至第６図は、その要部平面図。 第７図乃至第１０図は、その断面図である。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
。 ５．１２．１５・・・絶縁膜、６．１３．１６・・・接
続孔、７Ａ乃至７Ｄ、１４Ａ、１７・・・導電層、８゜
１０．１１・・・半導体領域、９・・・不純物導入用マ
スク、１４Ｂ・・・抵抗素子、ＤＬ、ＤＬ・・・データ
線。 Ｗ　Ｌ　・・・ワード線、Ｑｌ　、　　Ｑ２　、　　Ｑ
ｓ　ｔ　、　　Ｑｌ２−Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｒ
１、Ｒ＊・・・抵抗素子、Ｃ・・・情報蓄積用容量、Ｖ
ｓｓ・・・基準電圧用配線、Ｖｃｃ・・・電源電圧用配
線である。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのＭＩＳＦＥＴによって構成され、
   一対の入出力端子を有するフリップフロップ回路と、該
   フリップフロップ回路のそれぞれの入出力端子に接続さ
   れるスイッチ用ＭＩＳＦＥＴとで構成されるメモリセル
   を有する半導体集積回路装置であって、少なくとも前記
   フリップフロップ回路の一方のＭＩＳＦＥＴのゲート電
   極は、その一端部が延在して他方のＭＩＳＦＥＴの半導
   体領域に接続され、その他端部が延在して一方の前記ス
   イッチ用ＭＩＳＦＥＴの半導体領域に接続されてなるこ
   とを特徴とする半導体集積回路装置。 ２、前記フリップフロップ回路の他方のＭＩＳＦＥＴの
   ゲート電極は、その一端部が延在して一方のＭＩＳＦＥ
   Ｔの半導体領域と他方の前記スイッチ用ＭＩＳＦＥＴの
   半導体領域とに接続されてなることを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。 ３、前記他方のＭＩＳＦＥＴの半導体領域と、他方の前
   記スイッチ用ＭＩＳＦＥＴの半導体領域とは、一体化さ
   れて構成されていることを特徴とする特許請求の範囲第
   ２項に記載の半導体集積回路装置。 ４、前記ゲート電極は、多結晶シリコン又は抵抗値の低
   い高融点金属、高融点金属とシリコンとの化合物である
   シリサイド、多結晶シリコン上部にシリサイドが設けら
   れたポリサイド等で構成したことを特徴とする特許請求
   の範囲第１項乃至第３項に記載のそれぞれの半導体集積
   回路装置。 ５、前記一方のＭＩＳＦＥＴのゲート電極は、その両端
   部が延在してフリップフロップ回路の交差結合を構成し
   てなることを特徴とする特許請求の範囲第１項乃至第４
   項に記載のそれぞれの半導体集積回路装置。 ６、その一端部が電源電圧用配線に接続される２つの抵
   抗素子とその他端部が接続される２つのＭＩＳＦＥＴと
   によって構成され、一対の入出力端子を有するフリップ
   フロップ回路と、該フリップフロップ回路のそれぞれの
   入出力端子に接続されるスイッチ用ＭＩＳＦＥＴとで構
   成されるメモリセルを有する半導体集積回路装置であっ
   て、少なくとも前記フリップフロップ回路の一方のＭＩ
   ＳＦＥＴのゲート電極は、その一端部が延在して他方の
   ＭＩＳＦＥＴの半導体領域に接続され、その他端部が延
   在して一方の前記スイッチ用ＭＩＳＦＥＴの半導体領域
   に接続されており、前記電源電圧用配線と抵抗素子とは
   、前記ゲート電極と異なる同一の導電層に不純物の導入
   をするか否かによって構成されてなることを特徴とする
   半導体集積回路装置。 ７、前記不純物は、イオン注入技術を用いて導入されて
   なることを特徴とする特許請求の範囲第６項に記載の半
   導体集積回路装置。 ８、前記不純物は、その不純物としてヒ素イオンを用い
   、イオン注入技術を用いて導入されてなることを特徴と
   する特許請求の範囲第６項又は第７項に記載の半導体集
   積回路装置。 ９、２つの抵抗素子と２つのＭＩＳＦＥＴとによって構
   成され、一対の入出力端子を有するフリップフロップ回
   路と、該フリップフロップ回路のそれぞれの入出力端子
   にその一端部が接続され、その他端部がデータ線に接続
   されるスイッチ用ＭＩＳＦＥＴとで構成されるメモリセ
   ルを有する半導体集積回路装置であって、前記フリップ
   フロップ回路のＭＩＳＦＥＴのゲート電極、前記抵抗素
   子及び前記データ線を重ね合わせて構成したことを特徴
   とする半導体集積回路装置。 １０、前記ゲート電極、前記抵抗素子及びデータ線は、
   メモリセルに接続されるワード線、高電位の電源電圧用
   配線及び低電位の基準電圧用配線と交差する方向に延在
   し、配置されていることを特徴とする特許請求の範囲第
   ９項に記載の半導体集積回路装置。