JPS6197961A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6197961A JPS6197961A JP59218470A JP21847084A JPS6197961A JP S6197961 A JPS6197961 A JP S6197961A JP 59218470 A JP59218470 A JP 59218470A JP 21847084 A JP21847084 A JP 21847084A JP S6197961 A JPS6197961 A JP S6197961A
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- region
- semiconductor
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置［以下、ＳＲＡＭ（Ｓしａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
というコに適用して有効な技術に関するものである。
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置［以下、ＳＲＡＭ（Ｓしａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
というコに適用して有効な技術に関するものである。
［背景技術］
ＳＲＡＭを構成するメモリセルは ｒｒ １ ｎ、０″
″の情報を保持する情報蓄積用容量の情報となる電荷の
蓄積量を増大させる傾向にある。これは、アルファ線（
以下、α線という）により生じるソフトエラーを防止し
て、メモリセルの微細化を図り。
″の情報を保持する情報蓄積用容量の情報となる電荷の
蓄積量を増大させる傾向にある。これは、アルファ線（
以下、α線という）により生じるソフトエラーを防止し
て、メモリセルの微細化を図り。
ＳＲＡＭの集積度を向上するためである。
前記情報蓄積用容量の情報となる電荷の蓄積量を増大さ
せる技術として、先に本願出願人により出願された特願
昭５７−１６０９９９号がある。
せる技術として、先に本願出願人により出願された特願
昭５７−１６０９９９号がある。
この技術は、情報蓄積用容量を構成するＭＩＳＦＥＴの
ソース領域又はトレイン領域の下部に、Ｐｎ接合容量の
増大又はバリア効果を高めるために、それと反対導電型
で比較的不純物濃度が高い半導体領域を設けている。
ソース領域又はトレイン領域の下部に、Ｐｎ接合容量の
増大又はバリア効果を高めるために、それと反対導電型
で比較的不純物濃度が高い半導体領域を設けている。
しかしながら、かかる技術における検討の結果、本発明
者は、以下の理由によって、ＳＲＡＭの集積度を向上す
ることが極めて困難になるという問題点を見い出した。
者は、以下の理由によって、ＳＲＡＭの集積度を向上す
ることが極めて困難になるという問題点を見い出した。
しきい値電圧の変動及び基板効果の増大を抑制するため
に、前記半導体領域は、ＭＩＳＦＥＴのチャネルが形成
される領域へ形成されることを防止する必要がある。こ
のために、チャネルが形成される領域へ・前記半導体領
域が形成されないように、不純物導入用マスクを設ける
必要があり、そのマスク合せ余裕が必要になるからであ
る。
に、前記半導体領域は、ＭＩＳＦＥＴのチャネルが形成
される領域へ形成されることを防止する必要がある。こ
のために、チャネルが形成される領域へ・前記半導体領
域が形成されないように、不純物導入用マスクを設ける
必要があり、そのマスク合せ余裕が必要になるからであ
る。
［発明の目的］
本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術手段を提供することにある。
ることが可能な技術手段を提供することにある。
本発明の他の目的は、ＭＩＳＦＥＴを有する半導体集積
回路装置において、Ｍ Ｉ Ｓ ＦＥＴのしきい値電圧
の変動及び基板効果の増大を防止し、その電気的信頼性
を向上することが可能な技術を提供することにある。
回路装置において、Ｍ Ｉ Ｓ ＦＥＴのしきい値電圧
の変動及び基板効果の増大を防止し、その電気的信頼性
を向上することが可能な技術を提供することにある。
本発明の他の目的は、ＳＲＡＭにおいて、α線により生
じるソフトエラーを低減することが可能な技術を提供す
ることにある。
じるソフトエラーを低減することが可能な技術を提供す
ることにある。
本発明の他の目的は、Ｍ Ｉ Ｓ ＦＥＴを有する半導
体集積回路装置において、ＭＩＳＦＥＴにおけるパンチ
スルーを防止して、短チヤネル効果を低減することが可
能な技術を提供することにある。
体集積回路装置において、ＭＩＳＦＥＴにおけるパンチ
スルーを防止して、短チヤネル効果を低減することが可
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルを構成するＭ Ｉ Ｓ ＦＥＴの
ゲート電極側部に不純物導入用マスクを設け、該不純物
導入用マスクに対して自己整合で、ソース領域又はドレ
イン領域と、その下部に反対導電型の半導体領域を設け
る。
ゲート電極側部に不純物導入用マスクを設け、該不純物
導入用マスクに対して自己整合で、ソース領域又はドレ
イン領域と、その下部に反対導電型の半導体領域を設け
る。
これによって、前記半導体領域をチャネルが形成される
領域に形成されないようにすることができ、そのための
マスク合せ余裕を必要としないので、ＳＲＡＭの集積度
を向上することができる。
領域に形成されないようにすることができ、そのための
マスク合せ余裕を必要としないので、ＳＲＡＭの集積度
を向上することができる。
以下、本発明の構成について１本発明を、２つの抵抗素
子と２つのＭ Ｉ Ｓ ＦＥＴとでメモリセルのフリッ
プフロップ回路を構成したＳＲＡＭに適用した一実施例
とともに説明する。
子と２つのＭ Ｉ Ｓ ＦＥＴとでメモリセルのフリッ
プフロップ回路を構成したＳＲＡＭに適用した一実施例
とともに説明する。
［実施例］
第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。
のメモリセルを示す等価回路図である。
なお、実施例の全図しこおいて、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
第１図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。
ワード線ＷＬは、後述するスイッチ用ＭＩＳＦＥＴを制
御するためのものである。
御するためのものである。
ＤＬ、ＤＬはデータ線であり１列方向に延在し行方向に
枚数本設けられている（以下、データ線の延在する方向
を列方向という）。このデータ線ＤＬ、ＤＬは、後述す
るメモリセルと書込回路又は読出回路との間で情報とな
る電荷を伝達するだめのものである。
枚数本設けられている（以下、データ線の延在する方向
を列方向という）。このデータ線ＤＬ、ＤＬは、後述す
るメモリセルと書込回路又は読出回路との間で情報とな
る電荷を伝達するだめのものである。
Ｑｌ、Ｑ２はＭＩＳＦＥＴであり、一端が後述する抵抗
素子を介して電源電圧用配線Ｖｃｃ（例えば、５．０
［Ｖコ）、他方（７）Ｍ Ｉ Ｓ ＦＥＴＱ２ 。
素子を介して電源電圧用配線Ｖｃｃ（例えば、５．０
［Ｖコ）、他方（７）Ｍ Ｉ Ｓ ＦＥＴＱ２ 。
Ｑ、のゲート電極及びスイッチ用Ｍ Ｉ Ｓ ＦＥＴに
接続され、他端が基準電圧用配線Ｖｓｓ（例えば、０［
Ｖ］）に接続されている。
接続され、他端が基準電圧用配線Ｖｓｓ（例えば、０［
Ｖ］）に接続されている。
Ｒｒ −Ｒ２は抵抗素子である。この抵抗素子Ｒ１、Ｒ
２は、電源電圧用配線Ｖｃｃから流れる電流量を制御し
、書き込まれた情報を安定に保持するためのものである
。抵抗素子Ｒ１，Ｒ２は、後述するがセルフバイアスさ
れるようになっている。
２は、電源電圧用配線Ｖｃｃから流れる電流量を制御し
、書き込まれた情報を安定に保持するためのものである
。抵抗素子Ｒ１，Ｒ２は、後述するがセルフバイアスさ
れるようになっている。
一対の入出力端子を有するフリップフロップ回路は、２
つのＭ Ｉ Ｓ Ｆ Ｅ ＴＱｌ、 Ｑ２と抵抗素子Ｒ
ｔ 、Ｒ２とによって構成されている。このフリップフ
ロップ回路は、前記データ線ＤＬ、ＤＬから伝達される
１″、“０″の情報を蓄積するためのものである。
つのＭ Ｉ Ｓ Ｆ Ｅ ＴＱｌ、 Ｑ２と抵抗素子Ｒ
ｔ 、Ｒ２とによって構成されている。このフリップフ
ロップ回路は、前記データ線ＤＬ、ＤＬから伝達される
１″、“０″の情報を蓄積するためのものである。
ＱＳｌ、Ｑ、Ｓ２はスイッチ用Ｍ Ｉ Ｓ ＦＥＴであ
り、一端がデータ線ＤＬ、ＤＬに接続され、他端が前記
フリップフロップ回路の一対の入出力端子に接続されて
いる。このスイッチ用Ｍ Ｉ Ｓ ＦＥＴＱＳｌ、ＱＳ
２は、ワード線ＷＬによって制御され、フリップフロッ
プ回路とデータ線ＤＬ、ＤＬとの間でスイッチ機能をす
るためのものである。
り、一端がデータ線ＤＬ、ＤＬに接続され、他端が前記
フリップフロップ回路の一対の入出力端子に接続されて
いる。このスイッチ用Ｍ Ｉ Ｓ ＦＥＴＱＳｌ、ＱＳ
２は、ワード線ＷＬによって制御され、フリップフロッ
プ回路とデータ線ＤＬ、ＤＬとの間でスイッチ機能をす
るためのものである。
Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭ Ｉ ５ＦＥＴＱ＋ 、Ｑ２のゲート電極及び他
方のＭＩ ５ＦＥＴＱ２ 、Ｑｌの一方の半導体領域（
ソース領域又はドレイン領域）に付加すしている。この
情報蓄積用容量Ｃは、メモリセルの情報となる電荷を蓄
積するためのものである。
方のＭ Ｉ ５ＦＥＴＱ＋ 、Ｑ２のゲート電極及び他
方のＭＩ ５ＦＥＴＱ２ 、Ｑｌの一方の半導体領域（
ソース領域又はドレイン領域）に付加すしている。この
情報蓄積用容量Ｃは、メモリセルの情報となる電荷を蓄
積するためのものである。
ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱｓ １
．ＱＳ２とによって構成されている。
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱｓ １
．ＱＳ２とによって構成されている。
そして、メモリセルは、ワード線ＷＬとデータ線ＤＬ、
ＤＬとの所定交差部に複数配置されて設けられており、
メモリセルアレイを構成している。
ＤＬとの所定交差部に複数配置されて設けられており、
メモリセルアレイを構成している。
次に、本実施例の具体的な構成について説明する。
第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図である。
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図である。
なお、第２図及び後述する第４図乃至第６図に示す平面
図は、本実施例の構成をわかり易す（するために、各導
電層間に設けられるフィールド絶縁膜以外の絶縁膜は図
示しない。
図は、本実施例の構成をわかり易す（するために、各導
電層間に設けられるフィールド絶縁膜以外の絶縁膜は図
示しない。
第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板ｌは、Ｓ
ＲＡＭを構成するためのものである。
るｎ−型の半導体基板である。この半導体基板ｌは、Ｓ
ＲＡＭを構成するためのものである。
２はＰ−型のウェル領域であり、半導体基板１の所定主
面部に設けられている。このウェル領域２は、相補型の
ＭＩＳＦＥＴｔｉ−構成するためのものである。
面部に設けられている。このウェル領域２は、相補型の
ＭＩＳＦＥＴｔｉ−構成するためのものである。
３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウェル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するためのものである。
半導体基板１及びウェル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するためのものである。
メモリセルを構成するＭＩ ５ＦＥＴＱｓ 、Ｑ２及び
スイッチ用ＭＩＳＦＥＴＱｓ＋ 、ＱＳ２は。
スイッチ用ＭＩＳＦＥＴＱｓ＋ 、ＱＳ２は。
フィールド絶縁膜３によってその周囲を囲まれ規定され
ている。そして、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２とス
イッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２とは、交
差結合をするために、一体的にフィールド絶縁膜３によ
って規定されている。ＭＩ ５ＦＥＴＱｔとスイッチ用
ＭＩ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｒとは、前記Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２とスイッチ用Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ Ｓ ２とに対して交差する位置に分はして
フィールド絶縁膜３によって規定されている。Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ＋とスイッチ用ＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ｓ ｒとは、フィールド絶縁膜３の上部に設
けられる導電層により交差結合が施されるようになって
いる。
ている。そして、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２とス
イッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２とは、交
差結合をするために、一体的にフィールド絶縁膜３によ
って規定されている。ＭＩ ５ＦＥＴＱｔとスイッチ用
ＭＩ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ｒとは、前記Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２とスイッチ用Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ Ｓ ２とに対して交差する位置に分はして
フィールド絶縁膜３によって規定されている。Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ＋とスイッチ用ＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ｓ ｒとは、フィールド絶縁膜３の上部に設
けられる導電層により交差結合が施されるようになって
いる。
４はＰ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウェル領域２の主面部に設けられている。
縁膜３下部のウェル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生ＭＩＳＦＥＴを防
止し、半導体素子間を電気的により分離するためのもの
である。
止し、半導体素子間を電気的により分離するためのもの
である。
５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウェル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものであ机 ６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。
板１及びウェル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものであ机 ６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。
７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。
絶縁膜５の所定上部に延在して設けられている。
導電層７Ａは、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓ ｓ、Ｑ Ｓ ２形成領域の絶縁膜５上部に設けら
れ、フィールド絶縁膜３上部を行方向に延在して設けら
れている。この導電層７Ａは、スイッチ用ＭＩＳＦＥＴ
Ｑｓ＋ 、ＱＳ２形成領域でゲート電極を構成し、それ
以外の部分では、ワード線ＷＬを構成するためのもので
ある。
ｓ ｓ、Ｑ Ｓ ２形成領域の絶縁膜５上部に設けら
れ、フィールド絶縁膜３上部を行方向に延在して設けら
れている。この導電層７Ａは、スイッチ用ＭＩＳＦＥＴ
Ｑｓ＋ 、ＱＳ２形成領域でゲート電極を構成し、それ
以外の部分では、ワード線ＷＬを構成するためのもので
ある。
導電層７Ｂは、接続孔６を通してフリップフロップ回路
を構成するＭＩ ５ＦＥＴＱ１．Ｑ２の一方の半導体領
域と電気的に接続するように設けられ、導電層７Ａと同
様に、フィールド絶縁膜３上部を行方向に延在して設け
られている。この導電層７Ｂは１行方向に配置される複
数のメモリセルのそれぞれの一方の半導体領域に接続さ
れる基準電圧用配線Ｖｓｓを構成するためのものである
。
を構成するＭＩ ５ＦＥＴＱ１．Ｑ２の一方の半導体領
域と電気的に接続するように設けられ、導電層７Ａと同
様に、フィールド絶縁膜３上部を行方向に延在して設け
られている。この導電層７Ｂは１行方向に配置される複
数のメモリセルのそれぞれの一方の半導体領域に接続さ
れる基準電圧用配線Ｖｓｓを構成するためのものである
。
導電層７Ａと導電層７Ｂとは、同−導電性材ｔ３Ｆで、
同一導電層に設けられており、それらが交差しないよう
に、互に離隔し、略平行に設けられている。
同一導電層に設けられており、それらが交差しないよう
に、互に離隔し、略平行に設けられている。
導電層７Ｃは、一端部が、接続孔６を通してスイッチ用
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ＋の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び一方
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２形成領域の絶縁膜５
上部を延在し、接続孔６を通して他方のＭ Ｉ Ｓ Ｆ
ＥＴＱｌの半導体領域と電気的に接続するように設けら
れている。この導電層７Ｃは、絶縁膜Ｓ上部でＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２のゲート電極を構成し、かつ、
スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ＋ と他
方のＭＩＳＦＥ Ｔ Ｑ ＋との交差結合をするための
ものである。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ＋の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び一方
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２形成領域の絶縁膜５
上部を延在し、接続孔６を通して他方のＭ Ｉ Ｓ Ｆ
ＥＴＱｌの半導体領域と電気的に接続するように設けら
れている。この導電層７Ｃは、絶縁膜Ｓ上部でＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２のゲート電極を構成し、かつ、
スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ＋ と他
方のＭＩＳＦＥ Ｔ Ｑ ＋との交差結合をするための
ものである。
導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び他方
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋形成領域の絶縁膜５
上部を延在するように設けられている。この導電層７Ｄ
は、絶縁膜５上部でＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋の
ゲート電極を構成するためのものである。スイッチ用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２とＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ２とは、前述したように、半導体領域を一体
的に構成しであるので、この導電層で交差結合させる必
要はない。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び他方
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋形成領域の絶縁膜５
上部を延在するように設けられている。この導電層７Ｄ
は、絶縁膜５上部でＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋の
ゲート電極を構成するためのものである。スイッチ用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２とＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ２とは、前述したように、半導体領域を一体
的に構成しであるので、この導電層で交差結合させる必
要はない。
なお、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｓ ２
とＭＩＳＦＥ Ｔ Ｑ ２とは、スイッチ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｓ １とＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ＋の交差結合と同様に、導電層７Ｄを所定の形状に
して交差結合させてもよい°。
とＭＩＳＦＥ Ｔ Ｑ ２とは、スイッチ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｓ １とＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ＋の交差結合と同様に、導電層７Ｄを所定の形状に
して交差結合させてもよい°。
導電Ｊｆｊ７Ａ乃至７Ｄは、半導体領域よりも低い抵抗
値の導電性材料である。多結晶シリコンの上部にシリコ
ンと高融点金属との化合物であるシリサイドを設けたポ
リサイド（ＭｏＳｉ２．ＴｉＳｉ。。
値の導電性材料である。多結晶シリコンの上部にシリコ
ンと高融点金属との化合物であるシリサイドを設けたポ
リサイド（ＭｏＳｉ２．ＴｉＳｉ。。
Ｔａ Ｓ ｉ２．Ｗ Ｓ ｉ２／ｐｏｌｙ Ｓ ｉ）で
構成する。また、導電層７Ａ乃至７Ｄは、その導電性材
料として、シリサイド（ＭｏＳｉ。、ＴｉＳｉ２．Ｔａ
Ｓｉ２．ＷＳｉ２）、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、
Ｗ）等で構成してもよい。
構成する。また、導電層７Ａ乃至７Ｄは、その導電性材
料として、シリサイド（ＭｏＳｉ。、ＴｉＳｉ２．Ｔａ
Ｓｉ２．ＷＳｉ２）、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、
Ｗ）等で構成してもよい。
導電層７Ａ乃至７Ｄは、ポリサイド、シリサイド、高融
点金属等の導電性材料で構成することにより、数［Ω／
口］程度の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線Ｖ ｓ ｓ ）は、半導体
領域で構成した場合に比べ、その抵抗値が１桁程度小さ
くなり、特に、メモリセルアレイおける行方向の占有面
積を著しく低減することができる６さらに、所定毎のメ
モリセル間にアルミニウム配線を走らせ、導電層７Ｂと
接続してその電位の変動を抑制する等の必要があるが、
導電Ｊ’Ｊ７Ｂは、その抵抗値が低く、前記アルミニウ
ム配線の本数を低減することができるので。
点金属等の導電性材料で構成することにより、数［Ω／
口］程度の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線Ｖ ｓ ｓ ）は、半導体
領域で構成した場合に比べ、その抵抗値が１桁程度小さ
くなり、特に、メモリセルアレイおける行方向の占有面
積を著しく低減することができる６さらに、所定毎のメ
モリセル間にアルミニウム配線を走らせ、導電層７Ｂと
接続してその電位の変動を抑制する等の必要があるが、
導電Ｊ’Ｊ７Ｂは、その抵抗値が低く、前記アルミニウ
ム配線の本数を低減することができるので。
特に、メモリセルアレイにおける列方向の集積度を向上
することができる。
することができる。
また、導電層７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。
また、低い抵抗値の導電層７Ｃを延在してフリップフロ
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同−導電層
又は異なる導電層で設ける必要がなくなるので、それら
の間の距ｉ１ｉ（ＭＩＳＦＥＴＱｓ 、Ｑ２のゲート電
極間ピッチの縮小）をすることができる。これによって
、フリップフロップ回路、すなわち、メモリセルの占有
面積を縮小することができるので、特に、メモリセルア
レイにおける列方向の集積度を向上することができる。
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同−導電層
又は異なる導電層で設ける必要がなくなるので、それら
の間の距ｉ１ｉ（ＭＩＳＦＥＴＱｓ 、Ｑ２のゲート電
極間ピッチの縮小）をすることができる。これによって
、フリップフロップ回路、すなわち、メモリセルの占有
面積を縮小することができるので、特に、メモリセルア
レイにおける列方向の集積度を向上することができる。
導電層７Ａ乃至７Ｄは、製造工程における第１層目の導
電層形成工程により形成される。
電層形成工程により形成される。
８はｎ−型の半導体領域であり、スイッチ用ＭＩ Ｓ
Ｆ Ｅ Ｔ Ｑ ｓ １． Ｑ Ｓ ２ 、 Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｒ 。
Ｆ Ｅ Ｔ Ｑ ｓ １． Ｑ Ｓ ２ 、 Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｒ 。
Ｑ２形成領域となる導電層７Ａ、７Ｇ、７Ｄの両側部、
（ソース領域又はドレイン領域とチャネルが形成される
領域との間）のウェル領域２の主面部に設けられている
。この半導体領域８は、ＬＤＤ（旦ｉｇｈｔ、ｌｙ旦ｏ
ｐｅｄ旦ｒａｉｎ）構造を構成するためのものである。
（ソース領域又はドレイン領域とチャネルが形成される
領域との間）のウェル領域２の主面部に設けられている
。この半導体領域８は、ＬＤＤ（旦ｉｇｈｔ、ｌｙ旦ｏ
ｐｅｄ旦ｒａｉｎ）構造を構成するためのものである。
この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、半導体領域８とウェル領
域とのｐｎ接合部における電界強度を緩和できるので、
Ｍ Ｉ Ｓ ＦＥＴのｐｎ接合耐圧（ソース又はドレイ
ン耐圧）を向上することができる。
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、半導体領域８とウェル領
域とのｐｎ接合部における電界強度を緩和できるので、
Ｍ Ｉ Ｓ ＦＥＴのｐｎ接合耐圧（ソース又はドレイ
ン耐圧）を向上することができる。
また、半導体領域８は、接合深さくｘｊ）を浅く形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによって
、短チヤネル効果を抑制することができる。
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによって
、短チヤネル効果を抑制することができる。
半導体領域８は、主として、導電層７Ａ、７Ｃ１７Ｄを
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７Ａ、７Ｃ１７Ｄに対して自己
整合で構成される。
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７Ａ、７Ｃ１７Ｄに対して自己
整合で構成される。
９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられてい・る。
両側部にそれらに対して自己整合で設けられてい・る。
この不純物導入用マスク９は、実質的なソース領域又は
ドレイン領域を構成するのに使用されるもので、主とし
て、ＬＤＤ構造を構成するためのものである。なお、不
純物導入用マスク９は、後述するｎ＋型の半導体領域及
びＰ＋型の半導体領域を構成した後に除去し、ＳＲＡＭ
の完成時にはなくてもよい。
ドレイン領域を構成するのに使用されるもので、主とし
て、ＬＤＤ構造を構成するためのものである。なお、不
純物導入用マスク９は、後述するｎ＋型の半導体領域及
びＰ＋型の半導体領域を構成した後に除去し、ＳＲＡＭ
の完成時にはなくてもよい。
１０はｎ＋型の半導体領域であり、導電層７Ａ、７Ｃ１
７Ｄの両側部の絶縁膜５を介したウェル領域２主面部、
又は、導電層７Ｂ、７Ｃ１７Ｄの下部の接続孔６部のウ
ェル領域２主面部に設けられている。この半導体領域１
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、フリップフロップ回路の交差結合用配線
を構成するためのものである。
７Ｄの両側部の絶縁膜５を介したウェル領域２主面部、
又は、導電層７Ｂ、７Ｃ１７Ｄの下部の接続孔６部のウ
ェル領域２主面部に設けられている。この半導体領域１
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、フリップフロップ回路の交差結合用配線
を構成するためのものである。
半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。
１１はＰ＋型の半導体領域であり、所定の半導体領域１
０下部のウェル領域２主面部に、半導体領域１０と接触
して設けられている。
０下部のウェル領域２主面部に、半導体領域１０と接触
して設けられている。
この半導体領域１１Ｌ、特に、フリップフロップ回路の
Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ＋ 、 Ｑ２の半導体領域１
０の下部、スイッチ用ＭＩ ５ＦＥＴＱｓ １．Ｑｓ２
の一方の半導体領域１０の下部（第２図では。
Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ＋ 、 Ｑ２の半導体領域１
０の下部、スイッチ用ＭＩ ５ＦＥＴＱｓ １．Ｑｓ２
の一方の半導体領域１０の下部（第２図では。
１１（Ｐ”）と表示して点線で囲まれた領域の半導体領
域１０下部）に設けられている。すなわち、半導体領域
１１は、メモリセルにおける情報となる電荷の蓄積量を
増大させるのに寄与する部分に設けられている。半導体
領域１１は、ウェル領域２と半導体領域１０とのｐｎ接
合に比べて不純物濃度が高いもの同志のｐｎ接合であり
、接合容量を増大させ、情報蓄積用容ＪｉＧの情報とな
る電荷の菩′ｖＬ量を増大させている。この情報となる
電荷の蓄積量を増大させることによって、アルファ（以
下、αという）線により生じるソフトエラーを防止する
ことができる。また、半導体領域１１は、ウェル領域２
に比べて高い不純物濃度で構成しているので、α線によ
り生じる少数キャリアの不要な侵入を抑制するバリア効
果を高めることができ、前記と同様にソフトエラーを防
止することができる。
域１０下部）に設けられている。すなわち、半導体領域
１１は、メモリセルにおける情報となる電荷の蓄積量を
増大させるのに寄与する部分に設けられている。半導体
領域１１は、ウェル領域２と半導体領域１０とのｐｎ接
合に比べて不純物濃度が高いもの同志のｐｎ接合であり
、接合容量を増大させ、情報蓄積用容ＪｉＧの情報とな
る電荷の菩′ｖＬ量を増大させている。この情報となる
電荷の蓄積量を増大させることによって、アルファ（以
下、αという）線により生じるソフトエラーを防止する
ことができる。また、半導体領域１１は、ウェル領域２
に比べて高い不純物濃度で構成しているので、α線によ
り生じる少数キャリアの不要な侵入を抑制するバリア効
果を高めることができ、前記と同様にソフトエラーを防
止することができる。
また、半導体領域１１は、前記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するので
、チャネルが形成される領域に達しないように構成され
、不純物導入用マスク９、又は、導電層７Ｃ１７Ｄに対
して自己整合で構成される。これによって、半導体領域
１１を構成するための製造工程におけるマスク合せ余裕
度を必要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。
用い、イオン注入技術で不純物を導入して形成するので
、チャネルが形成される領域に達しないように構成され
、不純物導入用マスク９、又は、導電層７Ｃ１７Ｄに対
して自己整合で構成される。これによって、半導体領域
１１を構成するための製造工程におけるマスク合せ余裕
度を必要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。
また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより高
めることができる。
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより高
めることができる。
また、半導体領域１１は、少なくとも半導体領域８下部
、すなわち、半導体領域１０とウェル領域２とのｐｎ接
合部からチャネルが形成される領域に伸びる空乏領域を
抑制する部分に設けられている。これによって、ソース
領域及びドレイン領域間となる半導体領域１０間の空乏
領域の結合を防止することができるので、パンチスルー
を防止することができる。このパンチスルーを防止する
ことによって、短チヤネル効果を低減することができる
。
、すなわち、半導体領域１０とウェル領域２とのｐｎ接
合部からチャネルが形成される領域に伸びる空乏領域を
抑制する部分に設けられている。これによって、ソース
領域及びドレイン領域間となる半導体領域１０間の空乏
領域の結合を防止することができるので、パンチスルー
を防止することができる。このパンチスルーを防止する
ことによって、短チヤネル効果を低減することができる
。
なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させる。
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させる。
また、半導体領域１０を７Ａ乃至７Ｃを不純物導入用マ
スクとして構成し半導体領域１１を不純物導入用マスク
９を用いて構成し、半導体領域８を設けなくともよい。
スクとして構成し半導体領域１１を不純物導入用マスク
９を用いて構成し、半導体領域８を設けなくともよい。
スイッチ用ＭＩＳＦＥＴＱｓ＋ 、ＱＳ２は、主として
、ウェル領域２、絶縁膜５．導電層７Ａ、一対の半導体
領域８、一対の半導体領域１０及び半導体領域１１によ
って構成されている。
、ウェル領域２、絶縁膜５．導電層７Ａ、一対の半導体
領域８、一対の半導体領域１０及び半導体領域１１によ
って構成されている。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉは、主として、ウェル
領域２、絶縁膜５、導電層７Ｄ、一対の半導体領域８、
一対の半導体領域１０及び半導体領域１１によって構成
されている。
領域２、絶縁膜５、導電層７Ｄ、一対の半導体領域８、
一対の半導体領域１０及び半導体領域１１によって構成
されている。
ＭＩＳＦＥＴＱ２は、主として、ウェル領域２゜絶縁膜
５、導電層７Ｃ１一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。
５、導電層７Ｃ１一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。
１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。この絶縁膜１２は
、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上部に
設けられる導電層とを電気的に分離するためのものであ
る。
１０等を覆うように設けられている。この絶縁膜１２は
、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上部に
設けられる導電層とを電気的に分離するためのものであ
る。
また、半導体領域１１は、絶縁膜１２を通して形成して
もよい。
もよい。
また、絶縁膜１２は、抵抗素子Ｒｓ 、Ｒ２をセルフバ
イアスさせるＭＩＳ型構造を構成するためのゲート絶縁
膜として、さらに、情報蓄積用容量Ｃを構成するための
絶縁膜として使用される。
イアスさせるＭＩＳ型構造を構成するためのゲート絶縁
膜として、さらに、情報蓄積用容量Ｃを構成するための
絶縁膜として使用される。
１３は接続孔であり、所定の導電層７Ｇ、７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して設けられている
。この接続孔１３は、所定の導電層７Ｃ１７Ｄ及び半導
体領域１０とその上部に設けられる導電層とを電気的に
接続するためのものである。
体領域１０上部の絶縁膜１２を除去して設けられている
。この接続孔１３は、所定の導電層７Ｃ１７Ｄ及び半導
体領域１０とその上部に設けられる導電層とを電気的に
接続するためのものである。
１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ｓｓ ）と重ね合わされ、かつ、絶縁膜１２上部を導
電層７Ｂと略同様の行方向に延在して設けられている。
ｓｓ ）と重ね合わされ、かつ、絶縁膜１２上部を導
電層７Ｂと略同様の行方向に延在して設けられている。
この導電層１４Ａは１行方向に配置されるメモリセルの
それぞれに接続される電源電圧用配線Ｖｃｃを構成する
ためのものである。
それぞれに接続される電源電圧用配線Ｖｃｃを構成する
ためのものである。
導電層１４Ａ（電源電圧用配線Ｖ ｃ ｃ ）と導電層
７Ｂ（基準電圧用配線Ｖｓ ｓ）とを絶縁膜１２を介在
させて重ね合わせたことによって、情報蓄積用容量Ｃの
情報となる電荷の蓄積量を増大することができる。この
情報蓄積用容量Ｃの蓄積量の増大は、導電層１４Ａと半
導体領域で構成した基準電圧用配線とを重ね合わせたも
のに比べて、絶縁膜の膜厚が薄くなるので、大きなもの
にすることができる。情報蓄積用容量Ｃの蓄積量の増大
によって、α線により生じるソフトエラーを防止するこ
とができる。
７Ｂ（基準電圧用配線Ｖｓ ｓ）とを絶縁膜１２を介在
させて重ね合わせたことによって、情報蓄積用容量Ｃの
情報となる電荷の蓄積量を増大することができる。この
情報蓄積用容量Ｃの蓄積量の増大は、導電層１４Ａと半
導体領域で構成した基準電圧用配線とを重ね合わせたも
のに比べて、絶縁膜の膜厚が薄くなるので、大きなもの
にすることができる。情報蓄積用容量Ｃの蓄積量の増大
によって、α線により生じるソフトエラーを防止するこ
とができる。
また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。
１４Ｂは抵抗素子であり、一端部が導電層１４Ａに電気
的に接続され、他端部が接続孔６．１３を通して導電層
７Ｃ１半導体領域１ｏ又は導電層７Ｄ、半導体領域１０
に電気的に接続されている。
的に接続され、他端部が接続孔６．１３を通して導電層
７Ｃ１半導体領域１ｏ又は導電層７Ｄ、半導体領域１０
に電気的に接続されている。
この抵抗素子１４Ｂは、抵抗素子Ｒｓ 、 Ｒ２を構成
するためのものである。
するためのものである。
抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱ、の導電層７Ｄ（ゲート電極）が’Ｈｉ
ｇｈ”レベルの電位に印加され、ＭＩ ５ＦＥＴＱ２の
導電層７Ｃ（ゲート電極）が’Ｌｏｗ”レベルの電位に
印加された時に、抵抗素子１４Ｂ（Ｒ２）は、電源電圧
用配ａＶ ｃ ｃからの電流が流れ易すくなり、抵抗素
子１４Ｂ（Ｒｓ）は、電源電圧用配線Ｖｃｃからの電流
が流れ易にくくなる（セルフバイアス）。
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱ、の導電層７Ｄ（ゲート電極）が’Ｈｉ
ｇｈ”レベルの電位に印加され、ＭＩ ５ＦＥＴＱ２の
導電層７Ｃ（ゲート電極）が’Ｌｏｗ”レベルの電位に
印加された時に、抵抗素子１４Ｂ（Ｒ２）は、電源電圧
用配ａＶ ｃ ｃからの電流が流れ易すくなり、抵抗素
子１４Ｂ（Ｒｓ）は、電源電圧用配線Ｖｃｃからの電流
が流れ易にくくなる（セルフバイアス）。
すなわち、抵抗素子１４ Ｂ ＣＲ１，Ｒ２）は、メモ
リセルに書き込まれた情報（ｆａ！圧）によってその抵
抗値を変化させ、Ｉｔ Ｉ ＩＩ、９０″の電圧差を明
確にする方向に電流を供給することができるので。
リセルに書き込まれた情報（ｆａ！圧）によってその抵
抗値を変化させ、Ｉｔ Ｉ ＩＩ、９０″の電圧差を明
確にする方向に電流を供給することができるので。
情報となる電荷を安定に保持することができる。
導電層１４Ａ及び抵抗素子１４１３は、製造工程におけ
る第２層目の導電層形成工程によって形成され、例えば
、化学的気相析出（以下、、ＣＶＤという）技術で形成
した多結晶シリコンで構成する。
る第２層目の導電層形成工程によって形成され、例えば
、化学的気相析出（以下、、ＣＶＤという）技術で形成
した多結晶シリコンで構成する。
そして、導電層１４Ａは、多結晶シリコンに抵抗値を低
減するための不純物を導入し、抵抗素子１４Ｂは、多結
晶シリコンのまま又はそれに適度に導電層１４Ａよりも
少ない量の不純物を導入して形成する。この前記導電層
１４Ａを構成する不純物の導入は、例えば、ヒ素イオン
を用い、イオン注入技術で導入する。イオン注入技術に
よる不純物の導入は、不純物濃度依存性がないので、熱
拡散技術に比べ、導電層１４Ａの抵抗値の制御性は極め
て良好になる。
減するための不純物を導入し、抵抗素子１４Ｂは、多結
晶シリコンのまま又はそれに適度に導電層１４Ａよりも
少ない量の不純物を導入して形成する。この前記導電層
１４Ａを構成する不純物の導入は、例えば、ヒ素イオン
を用い、イオン注入技術で導入する。イオン注入技術に
よる不純物の導入は、不純物濃度依存性がないので、熱
拡散技術に比べ、導電層１４Ａの抵抗値の制御性は極め
て良好になる。
また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。
また、第２層目の導電層形成工程では、フリップフロッ
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
く構成することができる。
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
く構成することができる。
前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。
また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又は
、抵抗素子１４Ｂと半導体領域１０、導電層７Ｃ１７Ｄ
との接合部から抵抗素子１４Ｂの内部に形成される空乏
領域間の結合を防止することができる。これによって、
抵抗素子１４Ｂにおけるパンチスルーを防止することが
できる。
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又は
、抵抗素子１４Ｂと半導体領域１０、導電層７Ｃ１７Ｄ
との接合部から抵抗素子１４Ｂの内部に形成される空乏
領域間の結合を防止することができる。これによって、
抵抗素子１４Ｂにおけるパンチスルーを防止することが
できる。
イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。
１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶縁膜１５は、導電層、ｔ
４Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層
との電気的な分離をす°るためのものである。
上部に設けられている。この絶縁膜１５は、導電層、ｔ
４Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層
との電気的な分離をす°るためのものである。
１６は接続孔であり、スイッチ用ＭＩＳＦＥＴＱＳ１．
ＱＳ２の一方の半導体領域１０上部の絶縁膜５．１２．
１５を除去して設けられている。
ＱＳ２の一方の半導体領域１０上部の絶縁膜５．１２．
１５を除去して設けられている。
この接続孔１６は、半導体領域１０と絶縁膜１５の上部
に設けられる導電層との電気的な接続をするためのもの
である。
に設けられる導電層との電気的な接続をするためのもの
である。
１７は導電層であり、接続孔１６を通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導ｆｆ１
Ｍ３７Ａ、７Ｂ、１４Ｂと交差するように列方向に延在
し、導電層７Ｃ１７Ｄ、抵抗素子１４Ｂと重ね合わされ
て設けられている。この導電Ｆ！ｉ１７は、データ線Ｄ
Ｌ、ＤＬを構成するためのものである。そして、導電層
７Ｃ１１７、抵抗素子１４Ｂ又は導電層７Ｄ、１７、抵
抗素子１４Ｂを重ね合わせることにより、平面的な面積
を縮小することができるので、ＳＲＡＭの集積度を向上
することができる。
領域１０と電気的に接続し、絶縁膜１５上部を導ｆｆ１
Ｍ３７Ａ、７Ｂ、１４Ｂと交差するように列方向に延在
し、導電層７Ｃ１７Ｄ、抵抗素子１４Ｂと重ね合わされ
て設けられている。この導電Ｆ！ｉ１７は、データ線Ｄ
Ｌ、ＤＬを構成するためのものである。そして、導電層
７Ｃ１１７、抵抗素子１４Ｂ又は導電層７Ｄ、１７、抵
抗素子１４Ｂを重ね合わせることにより、平面的な面積
を縮小することができるので、ＳＲＡＭの集積度を向上
することができる。
導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。
工程により形成される。
このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はｘ ｂ −ｘ ｂ線に路線対称で行方向に複数配置
され、Ｙａ又はｙｂに略１８０［度］の回転角度の回転
対称で列方向に複数配置され、メモリセルアレイを構成
している。
又はｘ ｂ −ｘ ｂ線に路線対称で行方向に複数配置
され、Ｙａ又はｙｂに略１８０［度］の回転角度の回転
対称で列方向に複数配置され、メモリセルアレイを構成
している。
次に、本実施例の製造方法について説明する。
第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面
図、第７図乃至第１０図は、その断面図である。なお、
第７図は、第４図の■−■切断線における断面を示し、
第９図は、第５図のＩＸ−ＩＫＸ切断線おける断面を示
し、第１０図は、第６図のＸ−Ｘ切断線における断面を
示している。
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面
図、第７図乃至第１０図は、その断面図である。なお、
第７図は、第４図の■−■切断線における断面を示し、
第９図は、第５図のＩＸ−ＩＫＸ切断線おける断面を示
し、第１０図は、第６図のＸ−Ｘ切断線における断面を
示している。
まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ−型の
ウェル領域２を形成する。
用意する。この半導体基板１の所定の主面部にｐ−型の
ウェル領域２を形成する。
前記ウェル領域２は、例えば、２Ｘ１０” ２［ａｔ。
ｏｍｓ／ｃ＋ｎ２］程度のＢＦ２イオンを６０［ＫｅＶ
コ程度のエネルギのイオン注入技術によって導入し、引
き伸し拡散を施すことにより形成する。
コ程度のエネルギのイオン注入技術によって導入し、引
き伸し拡散を施すことにより形成する。
そして、半導体基板１及びウェル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウェル領域２の所
定の主面部に、Ｐ型のチャネルストッパ領域４を形成す
る。
部に、フィールド絶縁膜３を形成し、ウェル領域２の所
定の主面部に、Ｐ型のチャネルストッパ領域４を形成す
る。
フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。
酸化シリコン膜を用いる。
チャネルストッパ領域４は、例えば、３Ｘ１０１３［ａ
ｔｏｍｓ／ａｍ”コ程度のＢＦ２イオンを６０［ＫｅＶ
］程度のエネルギのイオン注入技術によって導入し、フ
ィールド絶縁膜３の熱酸化技術で引き伸し拡散を施すこ
とにより形成する。
ｔｏｍｓ／ａｍ”コ程度のＢＦ２イオンを６０［ＫｅＶ
］程度のエネルギのイオン注入技術によって導入し、フ
ィールド絶縁膜３の熱酸化技術で引き伸し拡散を施すこ
とにより形成する。
次し己、第４図及び第７図に示すように、半導体素子形
成領域となる半導体基板１及びウェル領域２の主面上部
に、絶縁膜５を形成する。
成領域となる半導体基板１及びウェル領域２の主面上部
に、絶縁膜５を形成する。
絶縁膜５は、ＭＩＳＦＥＴのゲート絶縁膜を構成するよ
°うに、例えば、熱酸化技術で形成した酸化シリコン膜
を用い、その膜厚を２００〜３００［オングストローム
（以下、Ａという）］で形成する。
°うに、例えば、熱酸化技術で形成した酸化シリコン膜
を用い、その膜厚を２００〜３００［オングストローム
（以下、Ａという）］で形成する。
第４図及び第７図に示す絶縁膜５を形成する工程の後に
、絶縁膜５の所定部を除去し、接続孔６を形成する。
、絶縁膜５の所定部を除去し、接続孔６を形成する。
そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウェル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。
続孔６を通して所定のウェル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。
この導電層７Ａ乃至７Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば２０００［Ａ］径程度形
成し、モリブデンシリサイド膜７ｂは、例えば、３００
０ ［Ａ］径程度形成すればよい。
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば２０００［Ａ］径程度形
成し、モリブデンシリサイド膜７ｂは、例えば、３００
０ ［Ａ］径程度形成すればよい。
導電層７Ａ乃至７Ｄは、モリブデンシリサイド７ａで構
成しているので、その抵抗値は、数［Ω／口］程度にす
ることができる。
成しているので、その抵抗値は、数［Ω／口］程度にす
ることができる。
なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウェル領域２の主面部は、図示されていないが
、多結晶シリコン膜７ａに導入されたリンイオンが拡散
し、ｎ型の半導体領域が形成されるようになっている。
続されたウェル領域２の主面部は、図示されていないが
、多結晶シリコン膜７ａに導入されたリンイオンが拡散
し、ｎ型の半導体領域が形成されるようになっている。
次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ１７Ｄの両側部のウェル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ−型の半導体領域８を形
成する。
Ａ、７Ｃ１７Ｄの両側部のウェル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ−型の半導体領域８を形
成する。
半導体領域８は、導電層７Ａ、７Ｃ１７Ｄ及びフィール
ド絶縁膜３を不純物導入用マスクとして用い１例えば、
ｌ ＸＩＯ” ３［ａｔ、ｏｍｓ／ｃｍ２］程度の
リンイオンを５０［ＫｅＶ］程度のエネルギのイオン注
入技術によって導入し、引き伸し拡散を施して形成する
。
ド絶縁膜３を不純物導入用マスクとして用い１例えば、
ｌ ＸＩＯ” ３［ａｔ、ｏｍｓ／ｃｍ２］程度の
リンイオンを５０［ＫｅＶ］程度のエネルギのイオン注
入技術によって導入し、引き伸し拡散を施して形成する
。
第８図に示す半導体領域８を形成する工程の後に、導電
層７Ａ乃至７Ｄに対して自己整合でそのの両側部に、不
純物導入用マスク９を形成する。
層７Ａ乃至７Ｄに対して自己整合でそのの両側部に、不
純物導入用マスク９を形成する。
この不純物導入用マスク９は、例えば、ＣＶＤ技術で形
成した酸化シリコン膜に異方性エツチング技術を施して
形成する。また、不純物導入用マスク９として、ＣＶＤ
技術で形成した多結晶シリコン膜を用いてもよい。
成した酸化シリコン膜に異方性エツチング技術を施して
形成する。また、不純物導入用マスク９として、ＣＶＤ
技術で形成した多結晶シリコン膜を用いてもよい。
そして、不純物導入用マスク９を用いて、該不純物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウェル領域２の所定の主面部にｎ“型の半導体領域１０
を形成する。
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウェル領域２の所定の主面部にｎ“型の半導体領域１０
を形成する。
この半導体領域１０は、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように、例えば、ｌ ＸＩＯ”
［ａｔ、ｏｓＩｓ／ｃ＋ｏ” ］程度のヒ素イオン
を８０［ＫｅＶ］程度のエネルギのイオン注入技術によ
って導入し、引き伸し拡散を施して形成する。
ドレイン領域を構成するように、例えば、ｌ ＸＩＯ”
［ａｔ、ｏｓＩｓ／ｃ＋ｏ” ］程度のヒ素イオン
を８０［ＫｅＶ］程度のエネルギのイオン注入技術によ
って導入し、引き伸し拡散を施して形成する。
この後、主として、情報となる電荷の蓄積量を増大させ
るＰ＋型の不純物を４人するために、不純物導入用マス
ク（図示していない）を形成する。
るＰ＋型の不純物を４人するために、不純物導入用マス
ク（図示していない）を形成する。
そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ１７Ｄに対して自
己整合で所定の半導体領域ｌＯ上下部ウェル領域２主面
部にＰ＋型の半導体領域１１を形成する。
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ１７Ｄに対して自
己整合で所定の半導体領域ｌＯ上下部ウェル領域２主面
部にＰ＋型の半導体領域１１を形成する。
半導体領域１１は、例えば、Ｉ Ｘｌ０１３［ａｔ、ｏ
ｍｓｌｏｎ”］程度のボロンイオンを５０［ＫｅＶ］程
度のエネルギのイオン注入技術によって導入し、引き伸
し拡散を施して形成する。
ｍｓｌｏｎ”］程度のボロンイオンを５０［ＫｅＶ］程
度のエネルギのイオン注入技術によって導入し、引き伸
し拡散を施して形成する。
なお、第５図において、半導体領域１１を形成する不純
物は、１１（Ｐ”）と表示する点線で囲まれた領域内の
絶縁膜５を通したウェル領域２の主面部に導入される。
物は、１１（Ｐ”）と表示する点線で囲まれた領域内の
絶縁膜５を通したウェル領域２の主面部に導入される。
この点線１ｉ（ｐ＋）は、前記不純物導入用マスクのパ
ターンを示している。
ターンを示している。
このとき、導電層７Ａ乃至７Ｄ、半導体領域８゜ｌＯは
、周辺回路を構成するＭ Ｉ Ｓ ＦＥＴの形成工程と
同一製造工程により形成されるようになっており、半導
体領域１１を所定のｎ＋型の半導体領域下部、例えば、
入力保護回路を構成するＭＩＳＦＥＴのソース領域及び
ドレイン領域下部に形成してもよい。
、周辺回路を構成するＭ Ｉ Ｓ ＦＥＴの形成工程と
同一製造工程により形成されるようになっており、半導
体領域１１を所定のｎ＋型の半導体領域下部、例えば、
入力保護回路を構成するＭＩＳＦＥＴのソース領域及び
ドレイン領域下部に形成してもよい。
第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１５００［Ａ］程度に形成する。
の後に、絶縁膜１２を形成する。この絶縁膜１２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１５００［Ａ］程度に形成する。
そして、所定の導電層７Ｃ１７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。
部の絶縁膜１２を除去して接続孔１３を形成する。
この後、電源電圧用配線及び抵抗素子を形成するために
、接続孔１３を通して所定の半導体領域１０と接続し、
絶縁膜１２上部を覆うように多結晶シリコン膜を形成す
る。この多結晶シリコン膜は、例えば、ＣＶＤ技術によ
って形成し、その膜厚を２０００［Ａ１程度に形成すれ
ばよい。
、接続孔１３を通して所定の半導体領域１０と接続し、
絶縁膜１２上部を覆うように多結晶シリコン膜を形成す
る。この多結晶シリコン膜は、例えば、ＣＶＤ技術によ
って形成し、その膜厚を２０００［Ａ１程度に形成すれ
ばよい。
そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は。
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は。
ヒ素イオンを用い、イオン注入技術によって導入し、熱
拡散技術によって拡散させる。
拡散技術によって拡散させる。
この後、第６図及び第１０図に示すように、前記多結晶
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
ｃｃとして使用される導電層１４Ａ及び抵抗素子Ｒ１，
Ｒ２として使用される抵抗素子１４Ｂを形成する。
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
ｃｃとして使用される導電層１４Ａ及び抵抗素子Ｒ１，
Ｒ２として使用される抵抗素子１４Ｂを形成する。
なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入される
。
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入される
。
第６図及び第１０図に示す導電層１４Ａ及び抵抗素子１
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフオシリケードガラス膜を用い、その膜厚を３０
００〜４０００［Ａ１程度に形成すればよい。
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフオシリケードガラス膜を用い、その膜厚を３０
００〜４０００［Ａ１程度に形成すればよい。
そして、所定の半導体領域１０上部の絶縁膜５．１２．
１５を除去し、接続孔１６を形成する。
１５を除去し、接続孔１６を形成する。
この後、前記第２図及び第３図に示すように。
接続孔１６を通して所定の半導体領域１０と電気的に接
続し、絶縁膜１５上部を導電層７Ａと交差するように列
方向に延在して導電層１７を形成する。
続し、絶縁膜１５上部を導電層７Ａと交差するように列
方向に延在して導電層１７を形成する。
導電層１７は１例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。
されたアルミニウム膜を用いる。
これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
［効果］
以上説明したように、本願によって開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）メモリセルを構成する所定のＭ Ｉ Ｓ ＦＥＴ
のゲート電極の側部に不純物導入用マスクを自己整合で
設け、該不純物導入用マスクに対して自己整合でソース
領域又はドレイン領域となる第１の半導体領域と、その
下部に反対導電型の第２の半導体領域とを設けたことに
より、ゲート電極と第２の半導体領域とのマスク合せ余
裕度を必要としなくなるので、ＳＲＡＭの集積度を向上
することができる。
のゲート電極の側部に不純物導入用マスクを自己整合で
設け、該不純物導入用マスクに対して自己整合でソース
領域又はドレイン領域となる第１の半導体領域と、その
下部に反対導電型の第２の半導体領域とを設けたことに
より、ゲート電極と第２の半導体領域とのマスク合せ余
裕度を必要としなくなるので、ＳＲＡＭの集積度を向上
することができる。
（２）前記（１）により、不純物導入用マスクで第２の
半導体領域を形成し、チャネル領域への第２半導体領域
への回り込みを防止することができるので、ＭＩＳＦＥ
Ｔのしきい値電圧の変動及び基板効果の増大を防止する
ことができる。
半導体領域を形成し、チャネル領域への第２半導体領域
への回り込みを防止することができるので、ＭＩＳＦＥ
Ｔのしきい値電圧の変動及び基板効果の増大を防止する
ことができる。
（３）前記（１）及び（２）により、ＳＲＡＭの集積度
の向上及び電気的信頼性を向上することができる。
の向上及び電気的信頼性を向上することができる。
（４）第１半導体領域にそってその下部に、第２の半導
体領域を設けることによって、第１の半導体領域と第２
の半導体領域とのｐｎ接合容量を増大させることができ
るので、情報蓄積用容量の情報となる電荷の蓄積量を増
大させることができる。
体領域を設けることによって、第１の半導体領域と第２
の半導体領域とのｐｎ接合容量を増大させることができ
るので、情報蓄積用容量の情報となる電荷の蓄積量を増
大させることができる。
（５）第１半導体領域にそってその下部に、第２の半導
体領域を設けることによって、第１の半導体領域と第２
の半導体領域と対向面積を増大させることができるので
、バリア効果を高めることができる。
体領域を設けることによって、第１の半導体領域と第２
の半導体領域と対向面積を増大させることができるので
、バリア効果を高めることができる。
（６）前記（４）により、情報蓄積用容量の情報となる
電荷の蓄積量を増大させることができるので、α線によ
り生じるソフトエラーを防止することができる。
電荷の蓄積量を増大させることができるので、α線によ
り生じるソフトエラーを防止することができる。
（７）前記（６）により、メモリセルの占有面積を縮小
することができるので、ＳＲＡＭの集積度を向上するこ
とができる。
することができるので、ＳＲＡＭの集積度を向上するこ
とができる。
（８）第２の半導体領域を、チャネルが形成される領域
に伸びる空乏領域を抑制する部分に設けることによって
、ソース領域及びドレイン領域間の空乏領域の結合を防
止することができるので、パンチスルーを防止すること
ができる。
に伸びる空乏領域を抑制する部分に設けることによって
、ソース領域及びドレイン領域間の空乏領域の結合を防
止することができるので、パンチスルーを防止すること
ができる。
（９）前記（８）により、パンチスルーを防止すること
ができるので、短チヤネル効果を低減することができる
。
ができるので、短チヤネル効果を低減することができる
。
（１０）前記（９）により、短チヤネル効果を低減する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。
ことができるので、ＳＲＡＭの集積度を向上することが
できる。
（１１）メモリセルに接続される基準電圧用配線を、ポ
リサイド、シリサイド、高融点金属等の抵抗値の小さな
感電層で形成したので、メモリセルアレイでの基準電圧
用配線の占有面積を縮小することができる。
リサイド、シリサイド、高融点金属等の抵抗値の小さな
感電層で形成したので、メモリセルアレイでの基準電圧
用配線の占有面積を縮小することができる。
（１２）メモリセルに接続される基準電圧用配線を、メ
モリセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲー
ト電極と同一導電性材料で形成したので、メモリセルア
レイでの基準電圧用配線の占有面積を縮小することがで
きる。
モリセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲー
ト電極と同一導電性材料で形成したので、メモリセルア
レイでの基準電圧用配線の占有面積を縮小することがで
きる。
（１３）前記（１１）及び（１２）により、基準電圧用
配線に接続されるアルミニウム配線を所定毎に走らせる
本数を低減することがでるので、メモリセルアレイでの
アルミニウム配線の占有面積を縮小することができる。
配線に接続されるアルミニウム配線を所定毎に走らせる
本数を低減することがでるので、メモリセルアレイでの
アルミニウム配線の占有面積を縮小することができる。
（１４）前記（１１）乃至（１３）により、メモリセル
アレイでの基準電圧用配線又はアルミニウム配線の占有
面積を縮小することができるので、ＳＲＡＭの集積度を
向上することができる。
アレイでの基準電圧用配線又はアルミニウム配線の占有
面積を縮小することができるので、ＳＲＡＭの集積度を
向上することができる。
（１５）前記（１１）及び（１２）により、基準電圧用
配線の抵抗値を小さくすることができ、その電位の安定
度を良好にすることができるので、情報の書き込み及び
読み出し動作マージンを大きくすることができる。
配線の抵抗値を小さくすることができ、その電位の安定
度を良好にすることができるので、情報の書き込み及び
読み出し動作マージンを大きくすることができる。
（１６）前記（１５）により、情報の書き込み及び読み
出し動作における誤動作を抑制することができるので、
ＳＲＡＭの電気的信頼性を向上することができる。
出し動作における誤動作を抑制することができるので、
ＳＲＡＭの電気的信頼性を向上することができる。
（１７）基準電圧用配線Ｖｓｓと電源電圧用配線ｖｃｃ
とを重ね合わせたので、メモリセルの情報蓄積用容量の
情報となる電荷蓄積量を増大することができる。
とを重ね合わせたので、メモリセルの情報蓄積用容量の
情報となる電荷蓄積量を増大することができる。
（１８）前記（１７）により、情報となる電荷の蓄積量
を増大することができるので、α線により生じるソフト
エラーを防止することができる。
を増大することができるので、α線により生じるソフト
エラーを防止することができる。
（１９）前記（１７）及び（１８）により、情報となる
電荷の蓄積量を増大し、ソフトエラーを防止することが
できるので、メモリセルの占有面積を縮小することがで
きる。
電荷の蓄積量を増大し、ソフトエラーを防止することが
できるので、メモリセルの占有面積を縮小することがで
きる。
（２０）前記（１９）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
（２１）前記（１７）により、情報となる電荷の蓄積量
を増大することができるので、情報の読み出し動作の信
頼性を向上することができる。
を増大することができるので、情報の読み出し動作の信
頼性を向上することができる。
（２２）２つのＭＩＳＦＥＴで構成されたフリップフロ
ップ回路の一方のＭ Ｉ Ｓ ＦＥＴのゲート電極を延
在して交差結合をすることにより、ゲート電極間に交差
結合のための配線を設ける必要がなくなるので、ゲート
電極間ピッチを縮小することができる。
ップ回路の一方のＭ Ｉ Ｓ ＦＥＴのゲート電極を延
在して交差結合をすることにより、ゲート電極間に交差
結合のための配線を設ける必要がなくなるので、ゲート
電極間ピッチを縮小することができる。
（２３）前記（２２）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。
（２４）メモリセルのフリップフロップ回路を構成する
Ｍ Ｉ Ｓ ＦＥＴのゲート電極と抵抗素子とを重ね合
わせることにより、抵抗素子をセルフバイアスすること
ができるので、情報となる電荷を安定に保持することが
できる。
Ｍ Ｉ Ｓ ＦＥＴのゲート電極と抵抗素子とを重ね合
わせることにより、抵抗素子をセルフバイアスすること
ができるので、情報となる電荷を安定に保持することが
できる。
（２５）多結晶シリコンからなる導電層の抵抗値を低減
する不純物を、イオン注入技術で導入することにより、
熱拡散技術に比べて不純物濃度依存性がないので、その
抵抗値の制御性を良好にすることができる。
する不純物を、イオン注入技術で導入することにより、
熱拡散技術に比べて不純物濃度依存性がないので、その
抵抗値の制御性を良好にすることができる。
（２６）多結晶シリコンからなる導電層の抵抗値を低減
する不純物を、イオン注入技術で導入することにより、
抵抗素子を形成する不純物導入用マスク下部への不純物
の回り込みを小さくすることができるので、抵抗素子の
加工寸法の余裕度を低減することができる。
する不純物を、イオン注入技術で導入することにより、
抵抗素子を形成する不純物導入用マスク下部への不純物
の回り込みを小さくすることができるので、抵抗素子の
加工寸法の余裕度を低減することができる。
（２７）前記（２６）により、抵抗素子の加工寸法の余
裕度を低減することができるので、抵抗素子の占有面積
を縮小することができ、ＳＲＡＭの集積度を向上するこ
とができる。
裕度を低減することができるので、抵抗素子の占有面積
を縮小することができ、ＳＲＡＭの集積度を向上するこ
とができる。
（２８）前記（２６）により、抵抗素子の加工寸法の余
裕度を低減することができるので、抵抗素子を充分に長
く構成することができる。
裕度を低減することができるので、抵抗素子を充分に長
く構成することができる。
（２９）前記（２８）により、抵抗素子を充分に長く構
成することができるので、抵抗素子から流れるスタンバ
イ電流を小さくすることができる。
成することができるので、抵抗素子から流れるスタンバ
イ電流を小さくすることができる。
（３０）前記（２８）により、抵抗素子の内部に伸びる
空乏領域間の結合を防止することができるので、抵抗素
子におけるパンチスルーを防止することができる。
空乏領域間の結合を防止することができるので、抵抗素
子におけるパンチスルーを防止することができる。
（３１）メモリセルを構成するＭ Ｉ Ｓ ＦＥＴのゲ
ーＩ−電極、抵抗素子及びメモリセルに接続されるデー
タ線を重ね合せることにより、平面的な面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。
ーＩ−電極、抵抗素子及びメモリセルに接続されるデー
タ線を重ね合せることにより、平面的な面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。
以上、本発明者によってなされた発明を、実施例にもと
すき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。
すき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。
例えば、前記実施例は、２つの抵抗素子と２つのＭＩＳ
ＦＥＴとでメモリセルのフリップフロップ回路を構成し
た例について説明したが、４つのＭＩＳＥＴでフリップ
フロップ回路を構成してもよい。
ＦＥＴとでメモリセルのフリップフロップ回路を構成し
た例について説明したが、４つのＭＩＳＥＴでフリップ
フロップ回路を構成してもよい。
また、前記実施例は、ＳＲＡＭのメモリセルを構成する
ＭＩＳＦＥＴに適用した例について説明したが、入力保
護回路を備えた半導体集積回路装置において、入力保護
回路を構成する（クランプ用）ＭＩＳＦＥＴに適用して
もよい。
ＭＩＳＦＥＴに適用した例について説明したが、入力保
護回路を備えた半導体集積回路装置において、入力保護
回路を構成する（クランプ用）ＭＩＳＦＥＴに適用して
もよい。
また、前ＭＥｒ実施例は、ＳＲＡＭのメモリセルアレイ
におけるＭ Ｉ Ｓ ＦＥＴに適用した例について説明
したが、周辺回路におけるＭＩＳＦＥＴに適用してもよ
い。
におけるＭ Ｉ Ｓ ＦＥＴに適用した例について説明
したが、周辺回路におけるＭＩＳＦＥＴに適用してもよ
い。
また、前記実施例は、プリンプフロップ回路及びスイッ
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭ Ｉ Ｓ Ｆ
ＥＴを構成してもよい。
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭ Ｉ Ｓ Ｆ
ＥＴを構成してもよい。
第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図。 第２図は１本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図、第３図は、第２図のｍ
−ｍ切断線における断面図、 第４図乃至第１０図は１本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、 第４図乃至第６図は、その要部平面図。 第７図乃至第１０図は、その断面図である。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
。 ５．１２．１５・・・絶縁膜、６．１３．１６・・・接
続孔、７Ａ乃至７Ｄ、１４Ａ、１７・・・導電層、８゜
１０．１１・・・半導体領域、９・・・不純物導入用マ
スク、１４Ｂ・・・抵抗素子、ＤＬ、ＤＬ・・・データ
線、ＷＬ・・・ワード線、Ｑｌ 、Ｑｌ、Ｑ ｓ １．
Ｑ Ｓ ２・・・ＭＩＳＦＥＴ、Ｒ工、Ｒ２・・・抵抗
素子、Ｃ・・・情報蓄積用容量、Ｖｓ、ｓ・・・基準電
圧用配線、Ｖｃｃである。 第 １ 図
のメモリセルを示す等価回路図。 第２図は１本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図、第３図は、第２図のｍ
−ｍ切断線における断面図、 第４図乃至第１０図は１本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、 第４図乃至第６図は、その要部平面図。 第７図乃至第１０図は、その断面図である。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
。 ５．１２．１５・・・絶縁膜、６．１３．１６・・・接
続孔、７Ａ乃至７Ｄ、１４Ａ、１７・・・導電層、８゜
１０．１１・・・半導体領域、９・・・不純物導入用マ
スク、１４Ｂ・・・抵抗素子、ＤＬ、ＤＬ・・・データ
線、ＷＬ・・・ワード線、Ｑｌ 、Ｑｌ、Ｑ ｓ １．
Ｑ Ｓ ２・・・ＭＩＳＦＥＴ、Ｒ工、Ｒ２・・・抵抗
素子、Ｃ・・・情報蓄積用容量、Ｖｓ、ｓ・・・基準電
圧用配線、Ｖｃｃである。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１の
半導体領域の主面上部に、絶縁膜を介して導電層を設け
、該導電層の両側部の第１の半導体領域の主面部に、第
２導電型の第２の半導体領域を設け、該第２の半導体領
域とチャネルが形成される領域との間の前記第１の半導
体領域の主面部に、第２導電型で前記第２の半導体領域
よりも低い不純物濃度を有する第３の半導体領域を設け
て構成されるＭＩＳＦＥＴを有する半導体集積回路装置
であって、前記導電層の側部に自己整合で構成される不
純物導入用マスクを設け、少なくとも一方の前記第２の
半導体領域の下部の第１の半導体領域の主面部に、該第
１の半導体領域と同一導電型でそれよりも高い不純物濃
度を有し、かつ、前記不純物導入用マスクに対して自己
整合で構成される第４の半導体領域を設けたことを特徴
とする半導体集積回路装置。 ２、前記第４の半導体領域は、前記第２の半導体領域に
接触して構成されていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路装置。 ３、前記第４の半導体領域は、前記第２の半導体領域と
離隔して構成されていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路装置。 ４、前記不純物導入用マスクは、第４の半導体領域を形
成した後に除去されてなることを特徴とする特許請求の
範囲第１項乃至第３項に記載のそれぞれの半導体集積回
路装置。 ５、前記不純物導入用マスクは、酸化シリコン等の絶縁
膜又は多結晶シリコン等の導電層で構成されていること
を特徴とする特許請求の範囲第１項乃至第４項に記載の
それぞれの半導体集積回路装置。 ６、前記導電層は、多結晶シリコン又は抵抗値の低い高
融点金属、高融点金属とシリコンとの化合物であるシリ
サイド、多結晶シリコン上部にシリサイドが設けられた
ポリサイド等で構成したことを特徴とする特許請求の範
囲第１項乃至第５項に記載のそれぞれの半導体集積回路
装置。 ７、前記ＭＩＳＦＥＴは、スタティックランダムアクセ
スメモリのメモリセルを構成してなることを特徴とする
特許請求の範囲第１項乃至第６項に記載のそれぞれの半
導体集積回路装置。 ８、前記ＭＩＳＦＥＴは、入力保護回路を構成してなる
ことを特徴とする特許請求の範囲第１項乃至第６項に記
載のそれぞれの半導体集積回路装置。 ９、前記特許請求の範囲第１項に記載の半導体集積回路
装置の製造方法。 １０、他の領域と電気的に分離された第１導電型の第１
の半導体領域の主面上部に、絶縁膜を介して導電層を設
け、該導電層の両側部の第１の半導体領域の主面部に、
第２導電型の第２の半導体領域を設け、該第２の半導体
領域とチャネルが形成される領域との間の前記第１の半
導体領域の主面部に、第２導電型で前記第２の半導体領
域よりも低い不純物濃度を有する第３の半導体領域を設
けて構成されるＭＩＳＦＥＴを有する半導体集積回路装
置であって、少なくとも一方の前記第２の半導体領域の
下部の第１の半導体領域の主面部に、第２の半導体領域
にそって、前記第１の半導体領域と同一導電型でそれよ
りも高い不純物濃度を有する第４の半導体領域を設けた
ことを特徴とする半導体集積回路装置。 １１、前記第４の半導体領域は、前記導電層の側部に不
純物導入用マスクを設け、該不純物導入用マスクに対し
て自己整合で構成されてなることを特徴とする特許請求
の範囲第１０項に記載の半導体集積回路装置。 １２、他の領域と電気的に分離された第１導電型の第１
の半導体領域の主面上部に、絶縁膜を介して導電層を設
け、該導電層の両側部の第１の半導体領域の主面部に、
第２導電型の第２の半導体領域を設け、該第２の半導体
領域とチャネルが形成される領域との間の前記第１の半
導体領域の主面部に、第２導電型で前記第２の半導体領
域よりも低い不純物濃度を有する第３の半導体領域を設
けて構成されるＭＩＳＦＥＴを有する半導体集積回路装
置であって、少なくとも一方の前記第２の半導体領域に
接触又は離隔して第１の半導体領域の主面部に、当該第
２の半導体領域から他方の第２の半導体領域に伸びる空
乏領域の伸びを抑制するように、前記第１の半導体領域
と同一導電型でそれよりも高い不純物濃度を有する第４
の半導体領域を設けたことを特徴とする半導体集積回路
装置。 １３、前記第４の半導体領域は、前記導電層の側部に不
純物導入用マスクを設け、該不純物導入用マスクに対し
て自己整合で構成されてなることを特徴とする特許請求
の範囲第１２項に記載の半導体集積回路装置。 １４、前記第４の半導体領域は、第３の半導体領域の下
部に設けられていることを特徴とする特許請求の範囲第
１２項又は第１３項に記載の半導体集積回路装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218470A JPS6197961A (ja) | 1984-10-19 | 1984-10-19 | 半導体集積回路装置の製造方法 |
| KR1019850005816A KR940002772B1 (ko) | 1984-08-31 | 1985-08-13 | 반도체 집적회로 장치 및 그 제조방법 |
| GB8520741A GB2163901B (en) | 1984-08-31 | 1985-08-19 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| DE3530897A DE3530897C2 (de) | 1984-08-31 | 1985-08-29 | Statischer RAM-Speicher und ein Verfahren zu dessen Herstellung |
| GB08720042A GB2195497A (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| GB8720041A GB2195496B (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| US07/218,486 US4890148A (en) | 1984-08-31 | 1988-07-07 | Semiconductor memory cell device with thick insulative layer |
| SG825/90A SG82590G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device |
| SG826/90A SG82690G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK946/90A HK94690A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK947/90A HK94790A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218470A JPS6197961A (ja) | 1984-10-19 | 1984-10-19 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197961A true JPS6197961A (ja) | 1986-05-16 |
| JPH055177B2 JPH055177B2 (ja) | 1993-01-21 |
Family
ID=16720420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218470A Granted JPS6197961A (ja) | 1984-08-31 | 1984-10-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043465A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体スタティックメモリ装置の製造方法 |
| JP2002033403A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP2007248306A (ja) * | 2006-03-16 | 2007-09-27 | Univ Nihon | スタンド兼計量具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS5954260A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
-
1984
- 1984-10-19 JP JP59218470A patent/JPS6197961A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS5954260A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043465A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体スタティックメモリ装置の製造方法 |
| JP2002033403A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP2007248306A (ja) * | 2006-03-16 | 2007-09-27 | Univ Nihon | スタンド兼計量具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH055177B2 (ja) | 1993-01-21 |
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