KR940001121B1 - 반도체집적회로장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체집적회로장치 및 그 제조방법
제1도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 회로도.
제2도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 평면도.
제3도는 제2도의 III-III절단선에 있어서의 단면도.
제4도∼제13도는 제1도∼제3도의 SRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서의 SRAM의 메모리셀을 도시한 도면.
제4도∼제7도는 그의 평면도.
제8도∼제13도는 그의 단면도.
본 발명은 반도체집적회로장치에 관한 것으로, 특히 스테이틱 랜덤액세스 메모리(SRAM)에 적용해서 유효한 기술에 관한 것이다.
SRAM에 있어서, 고집적화에 따라서 메모리셀의 축적노드에 저장되는 전하량이 작게 되는 경향이 있다. 이 때문에, α선등의 방사선에 의해서 메모리셀의 축적정보가 반전되는, 소위 소프트에러가 발생하기 쉽다.
본 발명자들은 미국특허 764,208(1985. 8. 8일 출원, (주)히다찌)에 있어서, 다음의 기술을 제안하고 있다. 메모리셀의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 n+형 소오스 또는 드레인영역 아래의 일분에 p+형 반도체영역이 형성된다.
이 기술에 따르면, 접합용량을 높여서 정보로 되는 전하량을 증가하고, 또한 포텐셜 베리어를 구성해서 α선에 의해 발생하는 소수캐리어의 침입을 방지할 수 있다. p+형 반도체영역은 소오스영역 또는 드레인영역과 마찬가지로 MISFET의 게이트전극을 마스크로서 사용한 이온주입기술에 의해 형성한다. 그러면, p+형 반도체영역을 형성하기 위한 마스크공정을 저감할 수 있어 게이트전극에 대해서 자기정합적으로 형성할 수 있다.
상술한 기술에 따르면, 게이트전극을 마스크로서 사용하고 있으므로 게이트전극 아래에는 p+형 반도체영역은 형성되지 않는다.
SRAM의 메모리셀에 있어서, 크로스 커플링을 위해 게이트 전극이 n+형 반도체영역에 직접 접촉하는 다이렉트 콘택트부가 있다. 이 부분에는 p+형 반도체영역은 형성되지 않는다.
본 발명자들의 검토에 의하면, 상술한 경우 다음과 같은 불합리한 점이 발생할 염려가 있다. 즉, 메모리 셀내에 α선에 의해서 생긴 소수캐리어의 침입을 방지할 수 없는 부분이 남는다. 이 문제는 1Mbit정도의 고집적의 SRAM에 있어서 메모리셀내의 상기 다이렉트 콘택트부의 비율이 크게 되므로 현저하게 된다. 또, 상기 문제는 축적노드에 게이트전극이 직접 접촉하고 있는 경우에 현저하게 된다.
본 발명의 목적은 반도체집적회로장치의 신뢰성을 향상하는 기술을 제공하는 것이다.
본 발명의 목적은 SRAM에 있어서 메모리셀에 라이트된 정보를 안정하게 유지하여 그 신뢰성을 향상하는 기술에 제공하는 것이다.
본 발명의 다른 목적은 SRAM에 있어서 α선에 의한 소프트에러를 방지하여 MISFET의 스레쉬홀드 전압의 변동을 방지하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SRAM에 있어서 α선에 의한 소프트에러를 방지하고 또한 제조공정을 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 다이렉트 콘택트부 형성용의 마스크를 사용해서 α선 대책용의 반도체영역을 형성한다.
이것에 의해, 상기 α선 대책용의 반도체영역의 마스크 형성공정이 불필요하게 되므로, 제조공정을 저감할 수 있다.
또, 다이렉트 콘택트부에 α선 대책용의 반도체영역을 마련한 것에 의해 α선에 의한 소프트에러를 방지할 수 있다.
이하, 2개의 저항소자와 2개의 MISFET로 메모리셀의 플립플롭회로를 구성한 SRAM에 적용한 실시예에 대해서 설명한다. 이 실시예의 모든 도면에 있어서 동일기능을 갖는 것은 동일부호를 붙이고 그 반복 설명은 생략한다.
제1도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 등가회로도이다.
제1도에 있어서, WL은 워드선으로 행방향으로 연장하고, 열방향으로 여러개 마련되어 있다(이하, 워드선이 연장하는 방향을 행방향이라 한다).
DL,
Figure kpo00001
는 상보데이타선으로서 열방향으로 연장하고, 행방향으로 여러개 마련되어 있다(이하, 데이타선이 연장하는 방향을 열방향이라 한다).
SRAM의 메모리셀은 1쌍의 입출력단자를 갖는 플립플롭회로와 상기 입출력단자의 각각에 접속된 스위치용 MISFETQS1, Qs2에 의해서 구성되어 있다. 그리고, 메모리셀은 워드선 WL과 데이타선 DL,
Figure kpo00002
의 소정의 교차부에 여러개 배치되어 마련되어 있으며, 메모리셀 어레이를 구성하고 있다.
스위치용 MISFET의 소오스, 드레인영역의 한쪽이 데이타선 DL,
Figure kpo00003
에 접속되고, 다른쪽이 상기 플립플롭회로의 입출력단자에 접속되어 있다. 메모리셀 선택을 위한 스위치용 MISFETQS1, Qs2의 게이트전극에는 워드선 WL이 접속된다. MISFETQS1, Qs2는 워드선 WL에 의해서 제어되는 스위치이며, 플립플롭회로와 데이타선 DL, DL를 선택적으로 접속하기 위한 것이다.
플립플롭회로는 MISFETQS1, Q2와 저항소자, R1, R2에 의해서 구성되어 있다. 이 플립플롭회로는 상기 데이타선 DL,
Figure kpo00004
에서 전달되는 "1", "0"의 정보를 축적한다. 플립플롭회로는 교차결합된 2개의 인버터회로로 이루어진다고 간주할 수 있다.
각각의 인버터회로는 부하로서의 저항소자, R1및 R2와 구동용 MISFETQ1및 Q2로 이루어진다. 한쪽의 인버터회로의 출력이 각각 다른쪽의 인버터회로의 입력으로서 구동용 MISFET의 게이트전극에 공급된다.
인버터회로에는 저항소자 R1, R2를 통해서 전원전압 Vcc가 공급된다. 이 저항소자 R1, R2는 전원 Vcc로부터 흐르는 전류량을 제어하고, 라이트된 정보를 안정하게 유지한다.
2개의 인버터회로는 공통의 배선에 의해서 고정전위, 예를들면 회로의 접지전위 Vss에 접속된다. 이 때문에, 2개의 구동 MISFET의 소오스는 공통의 접지전위 배선에 접속된다.
메모리셀에 있어서 라이트된 정보는 기생용량 C에 축적된다고 볼 수 있다. 기생용량 C는 주로 MISFETQ,1, Q2의 게이트전극의 용량 및 한쪽의 반도체영역(소오스영역 또는 드레인영역)과 실질적으로 기판이라고 간주되는 영역과의 사이의 접합용량이다. 본 발명에서는 MISFETQ1및 Q2의 스레쉬홀드 전압등에 영향을 미치는 일없이 기생용량 C를 증대하고 또한 소프트에러를 저감하고 있다.
제2도는 본 발명의 SRAM의 메모리셀을 도시한 평면도, 제3도는 제2도의 III-III절단선에 있어서의 단면도이다. 또한, 제2도 및 다음에 기술하는 제4도∼제7도에 도시한 평면도는 본 실시예의 구성을 알기 쉽게 하기 위해 각 도전층사이에 마련되는 필드절연막(3) 이외의 절연막은 도시하지 않는다.
제2도 및 제3도에 있어서, (1)은 n-형 단결정 실리콘으로 이루어지는 반도체기판이다. (2)는 p-형 웰영역으로서, 반도체기판(1)의 소정의 주면부에 마련되어 있다. (3)은 필드절연막으로서, 반도체기판(1)및 웰영역(2)의 주면상부에 마련되어 있다. 이 필드절연막(3)은 반도체소자간을 분리한다. 필드절연막(3)아래의 웰영역(2)에 p형 채널스토퍼영역(4)가 마련되어 있다. 이 채널스토퍼영역(4)는 기생MISFET가 동작하는 것을 방지하고 반도체소자간을 전기적으로 분리한다.
본 실시예의 SRAM에 있어서, 메모리셀은 n채널 MISFETQ1, Q2, Qs1및 Qs2로 이루어진다. n채널 MISFETQ1, Q2, Qs1및 Qs2는 p-형 웰영역(2)내에 형성된다. 또, 메모리셀의 주변회로(센스앰프, 디코더, 타이밍신호 발생회로, 입출력회로등)는 도시하지 않지만, 상보형 MIS회로로 구성된다. 상보형 MIS회로를 구성하는 n채널 및 p채널 MISFET는 각각 p-형 웰영역 및 n-형 반도체기판(1)에 형성된다. 각각의 MISFET는 필드절연막(3)에 의해서 실질적으로 그 주위를 둘러싸고 또한 그 형상이 규정된다. 즉, MISFET는 필드절연막(3)이 형성되어 있지 않은 영역(활성영역)에 형성된다.
스위치용 MISFETS1, Qs2는 게이트 절연막으로서의 절연막(5), 게이트전극으로서의 도전층(7A), 소오스, 드레인영역으로서의 n-형 및 n+형 반도체영역(8), (10)및 (20)으로 이루어진다.
MISFETQ1는 게이트 절연막으로서의 절연막(5), 게이트전극으로서의 도전층(7D), 소오스, 드레인영역으로서의 n-형 및 n+형 반도체영역(8), (10)및 (20)으로 이루어진다. MISFETQ2는 게이트 절연막으로서의 절연막(5), 게이트전극으로서의 도전층(7C), 소오스, 드레인 영역으로서의 n-형 및 n+형 반도체영역(8), (10)및 (20)으로 구성된다.
게이트 절연막(5)는 활성영역인 반도체기판(1)및 웰영역(2)의 주면상에 형성된 이산화 실리콘막으로 이루어진다.
게이트전극(7A), (7C) 및 (7D)는 다결정 실리콘막과 그 위에 형성한 실리콘과 고융점금속(몰리브덴, 탄탈륨, 티탄늄, 텅스텐)과의 화합물인 실리사이드막으로 이루어지는 2층막(폴리사이드구조)로 구성한다. 또, 도전층 (7A), (7C) 및 (7D)는 실리사이드막, 고융점금속막등으로 구성하여도 좋다. 게이트전극(7A)는 필드절연막(3)상에 행방향으로 연장된다. 즉, 도전층(7A)는 워드선 WL로서 사용된다. 게이트전극(7A), (7C) 및 (7D)의 형상은 제6도를 참조하면 좋다.
소오스, 드레인영역은 반도체영역(8)및 (10)에 의해서, 소위 LDD(Lightly Doped Drain)구조로 된다. LDD구조를 형성하기 위해 절연막(9)가 도전층(7A) 내지 (7D)의 양측에 그들에 대해서 자기정합적으로 마련되어 있다. 마스크(9)는 반도체영역(10)및 p+형 반도체영역(11)을 구성한 후에 제거하여도 좋다.
반도체영역(8)은 반도체영역(10)에 비해서 낮은 불순물농도를 갖고 있다. 이것에 의해서, 반도체영역(8)이 웰영역과이 pn접합부에 있어서의 전계강도를 완화할 수 있다. n+형 반도체영역(20)은 게이트전극(7B)∼(7D)와 반도체영역(10)과의 사이를 접속하기 위해 필드절연막(3)위 이외에 형성된 게이트전극(7B)∼(7D)아래에 형성된다.
2개의 인버터의 교차결합을 실행하기 위해 게이트전극(7C) 및(7D)가 배선으로서 사용된다.
MISFETQ2의 게이트전극인 도전층(7C)는 한쪽끝부가 절연막(5)에 형성된 접속구멍(6)을 통해서 MISFETQS1의 반도체영역(소오스, 드레인영역)(20)과 직접 접속하고, 다른쪽 끝부가 접속구멍(6)을 통해서 다른쪽의 MISFETQ1의 반도체영역(소오스, 드레인영역)(20)과 직접 접속한다. 도전층(7C)는 MISFETQ2의 게이트전극과 MISFETQS1및Q1의 소오스, 드레인영역과를 접속하는 배선으로서, MISFETQ1과 Qs1을 접속하는 배선이다. MISFETQ1의 게이트전극인 도전층(7D)는 한쪽 끝부가 접속구멍(6)을 통해서 MISFETQS2의 반도체영역(소오스, 드레인영역)(20)가 접속한다. 도전층(7D)는 MISFETQ1의 게이트전극과 MISFETQS2의 소오스, 드레인영역과를 접속하는 배선이다.
2개의 인버터회로의 교차결합은 집적도를 향상하는 것을 방해하는 일없이 실현된다. 즉, 교차결합을 위한 배선으로서 필드절연막(3)에 의해서 규정되는 반도체영역(10)(및 (8))과 게이트전극(7C)및 (7D)가 사용된다. 교차결합을 위한 전용의 배선 및 그 접속을 위한 면적은 불필요하다.
또한, 게이트전극(7D)를 게이트전극(7C)와 유사한 형상으로 하는 것에 의해서 MISFETQS2및 Q2의 소오스, 드레인영역을 접속하여도 좋다. 도전층(7C(7D))가 저항은 수 Ω/㎠로 작으므로, MISFET사이의 접속을 위한 배선에 사용할 수가 있다.
2개의 구동 MISFETQ1, Q2의 소오스에는 도전층(7B)에 의해서 회로의 접지전위 Vss(=0V)가 공급된다. 도전층(7B)는 도전층(7A), (7C) 및 (7D)와 동일 재료로 동일공정에서 형성되므로, 그 저항값은 수 Ω/㎠로 작다.
도전층(7B)는 접속구멍(6)을 통해서 MISFETQ1, Q2의 소오스 영역(20)과 직접 접속한다. 도전층(7B)는 도전층(7A)와 대략 평행하게 필드절연막(3)상부를 행방향으로 연장해서 마련되어 있다. 도전층(7B)는 행방향으로 배치된 여러개의 메모리셀에 공통인 접지전위선이다. MISFETQ1, Q2의 소오스영역은 도전층(7B)와의 접속을 위한 부분에서만 드레인영역보다 크게 된다.
특히, 소오스영역은 게이트전극(7C), (7D)가 연장하는 방향으로 제6도에 도시한 바와같이 드레인영역보다 길게 된다. 이것에 의해서 도전층(7B)가 집적조를 저하시키는 일없이 도전층(7C), (7D)와 중첩되지 않도록 할수 있고 또한 대략 직선형상으로 할 수 있다.
소프트에러를 방지하고 또한 메모리셀의 축적노드의 기생용량을 증가시키기 위해서 p+형 반도체영역(11)및 (18)이 형성된다.
반도체영역(11)은 반도체영역(10)과 접촉해서 마련되어 있다. 반도체영역(11)은 특히, MISFETQ1, Q2의 2개의 반도체영역(10)의 아래의 MISFETQS1, Qs2의 한쪽의 반도체영역(10)의 아래(제2도에서는 일점쇄선(11)로 둘러싸인 부분)에 마련되어 있다. 즉, 반도체영역(11)은 메모리셀에 있어서의 정보의 축적노드(인버터의 출력노드)의 기생용량 C를 증대시키는데 기여하는 부분에 마련되어 있다. 반도체영역(11)과 반도체영역(10)과의 pn접합은 불순물농도가 높은 것끼리의 pn접합이므로, 접합용량을 증대할 수 있다. 이것에 의해서, α선에 의해 생기는 소프트에러를 방지할 수 있다. 반도체영역(11)은 웰영역(2)에 비해서 높은 불순물농도로 구성되어 있다. 따라서 α선에 의해 웰영역(2)중에 발생하는 소수캐리어의 침입을 억제하는 베리어를 형성할 수 있으므로, 소프트에러를 방지할 수 있다.
반도체영역(11)은 다음에 상세하게 기술하지만, 게이트전극(7C), (7D)및 마스크(9)를 사용하여 이온주입기술에 의해 불순물을 도입해서 형성한다. 따라서, 반도체영역(11)이 채널이 형성되는 영역에 도달하지 않도록 구성되어 MISFETQ1, Q2의 스레쉬홀드 전압에 영향을 미치지 않는다. 반도체영역(11)을 구성하기 위한 마스크맞춤 여유도가 필요하지 않게 되므로, 집적도를 향상할 수 있따.
반도체영역(11)을 구성하는 불순물(예를들면, 붕소이온)은 반도체영역(10)을 구성하는 불순물(예를들면, 비소이온)에 비해서 확산계수가 크다. 상기 2개의 불순물이 동일한 마스크를 사용해서 이온주입되므로, 반도체영역(11)은 반도체영역(10)을 따라서 반도체영역(10)을 둘러싸도록 마련되어 있다. 이것에 의해서 반도체영역(11)과 또는 반도체영역(10)과의 pn접합면적을 증대시킬 수 있다. 반도체영역(11)은 반도체영역(8)아래에도 확산속도의 차에 의해서 형성된다. 이것에 의해서 소오스영역 및 드레인영역사이로 되는 반도체영역(10)사이의 공핍영역의 결합(펀치스루)를 방지할 수 있다. 이것에 의해, 단채널효과를 저감할 수 있다.
반도체영역911)은 단순히 소수캐리어에 대한 베리어의 기능을 높이기 위해 사용하여도 좋다. 그 경우에는 반도체영역(10)과 떨어져서 보다 깊은 부분에 형성할 수 있다.
반도체영역(10)을 도전층(7A)∼(7C)를 마스크로서 사용해서 구성하고, 반도체영역(11)을 도전층(7A)∼(7C) 및 불순물 도입용 마스크(9)를 사용해서 구성하고, 반도체영역(8)을 마련하지 않아도 좋다.
반도체영역(11)은 전극(7C)및 (7D)아래, 즉 전극(7C)및 (7D)가 영역(20)에 직접 접속하고 있는 영역(다이렉트 콘택트부)에는 형성되지 않는다. 이것을 보충하기 위해서 다이렉트 콘택트부에 p+형 반도체영역(18)이 형성된다. 반도체영역(18)은 다음에 상세하게 기술하지만, 접속구멍(6)으로부터 불순물을 기판에 도입하는 것에 의해서 형성된다. 반도체영역(18)은, 예를들면 반도체영역(11)과 대체로 동일한 불순물농도를 가지며, 어떤 부분에서 반도체영역(11)과 연속해서 일체로 형성된다.
반도체영역(18)에 의해서 다이렉트 콘택트부에 있어서도 α선에 의해서 생기는 소프트에러를 방지할 수 있다. 반도체영역(18)은 메모리셀 MISFET의 채널부로 부터 떨어진 위치에 형성되므로, MISFET의 스레쉬홀드 전압에 영향을 미치지 않는다. 다음에 기술하는 바와같이, 특히 반도체영역(18)을 형성하기 위한 새로운 마스크는 필요하지 않다. 또, 마스크맞춤 여유도 필요하지 않다.
또한, 배선(7B)의 다이렉트 콘택트부에도 또 반도체영역(18)이 형성된다. 배선(7B)는 고정 전위선이므로, 접합용량의 증가에 의해서 동작속도가 저하하는 일은 없다. 또, 배선(7B(및 영역(20))은 웰영역(2)와 동일 전위이므로, 영역(20 (및 (10))과 영역(18)과의 사이의 pn접합의 브레이크다운 전압은 고려하지 않아도 좋다.
게이트전극(7C)및 (7D)에 의해 교차결합을 실행하는 것에 의해서 메모리셀 면적을 축소하고 있다. 이것에 부가해서, 게이트전극(7C)및 (7D)를 반도체영역(20)에 직접 접속하는 것에 의해서 메모리셀 면적을 더욱 축소하고 있다. 면적의 축소효과를 손상하지 않도록 영역(11)과 (18)이 형성된다. 즉, 영역(11)은 상술한 바와같이 형성된 게이트전극(7C)및 (7D)를 마스크로 해서 형성된다. 다이렉트 콘택트부에 형성되지 않는 영역(11)을 보충하기 위해 다이렉트 콘택트부에 영역(18)이 형성된다. 영역(18)은 다이렉트 콘택트부를 위한 접속구멍(6)을 이용해서 형성된다. 다이렉트 콘택트부의 일부, 즉 배선(7B)와 영역(20)의 접속을 위한 다이렉트 콘택트부를 제외한 다이렉트 콘택트부는 메모리셀의 축적노드에 형성된다. 영역(18)에 의해서 축적노드의 다이렉트 콘택트부에 있어서도 소수캐리어의 침입을 방지할 수 있다. 1Mbit 이상의 고집적의 SRAM에 있어서 메모리셀 면적의 축소에 따라서 다이렉트 콘택트부의 면적이 축적노드의 면적에 대해서 상대적으로 크게된다. 영역(18)은 접속구멍(6)을 이용해서 형성하므로, 특히 그것의 형성을 위한 특별한 마스크맞춤 여유는 필요하지 않다. 따라서, 메모리셀의 면적의 축소를 방해하지 않는다. 이 영역(11)및 (18)을 형성하는 기술은 메모리셀의 미세화에 적합하다.
MISFETQ1, Q2, Qs1및 Qs2를 덮도록 절연막(12)가 형성된다. 절연막(12)는, 예를들면 산화실리콘막으로 이루어진다.
절연막(12)상에 저항소자 R1, R2및 이들에 전원전압 Vcc를 인가하기 위한 배선이 형성된다. 저항소자 R1, R2및 상기 배선은 절연막(12)상에 형성된 다결정 실리콘층(14)를 이용해서 형성된다. 다결정 실리콘층(14)는 불순물을 도입하는 것에 의해서 그의 저항값을 작게 한 부분(도전층)(14A)와 불순물을 도입하고 있지 않은 고저항의 부분(14B)로 이루어진다.
특히, 비소등과 같은 불순물은 제7도에 도시한 일점쇄선으로 둘러싸인 부분(14B)이외의 부분으로 도입된다.
도전층(14A)는 도전층(7B)(접지전위용 배선)과 중합되고, 또한 절연막(12)상을 행방향으로 연장하고 있다, 도전층(14A)는 행방향으로 배치되는 메모리셀의 각각에 접속되는 전원전압을 인가하기 위한 배선을 구성한다.
불순물이 도입되지 않은 부분(14B)는 저항소자 R1, R2로서 사용된다. 저항소자 R1, R2의 한쪽 끝은 전원전압용 배선(14A)에 접속된다. 저항소자 R1의 다른쪽 끝은 접속구멍(6) 및 절연막(12)에 형성된 접속구멍(13)을 통해서 MISFETQS1의 소오스 또는 드레인영역(10)에 접속된다. 또, 저항소자 R1의 다른쪽 끝은 접속구멍(13)을 통해서 MISFETQ2의 게이트전극(7C)에 접속된다. 저항소자 R1의 다른쪽 끝은 게이트전극(7C)를 통해서 MISFETQ1의 소오스, 드레인영역(10)에 접속된다. 저항소자 R2의 다른쪽 끝은 접속구멍(13)을 통해서 MISFETQ1의 게이트전극(7D)에 접속된다. 또, 저항소자 R2의 다른쪽 끝은 접속구멍(6)및 (13)을 통해서 MISFETQS2및 Q2의 공통 소오스 또는 드레인영역(10)에 접속된다.
게이트전극(7C), (7D)를 상술한 형상으로 한 것에 의해서 저항소자 R1, R2는 실질적으로 게이트전극(7C), (7D)에 접속하는 것만으로 필요한 접속을 모두 완료할 수 있다. 이 점은 제7도에 의해서 보다 명확하게 될 것이다. 또, 게이트전극(7C), (7D)를 상술한 형상으로 한 것에 의해서 다결정 실리콘막(14)를 사용해서 플립플롭회로의 교차결합등의 배선을 구성할 필요가 없다. 따라서, 저항소자(14B)를 도전층(14A)와 접속구멍(13)과의 사이에서 충분하게 길게 구성할 수 있다.
상기 저항소자(14B)를 충분하게 길게 구성하는 것에 의해 그의 저항값을 증대할 수 있다. 따라서, 정보를 유지하기 위해 저항소자(14B)로 부터 흐르는 스탠바이 전류를 작게할 수 있다. 또, 상기 저항소자(14B)를 충분하게 길게 구성하는 것에 의해 저항소자(14B)와 도전층(14A)와의 접합 및 저항소자(14B)와 반도체영역(10), 도전층(7C), (7D)와의 접합으로 부터 저항소자(14B)의 내부에 형성되는 공핍영역의 결합(펀치스루)를 방지할 수 있다.
도전층(14A)및 저항소자(14B)상부에 절연막(15)가 마련된다. 절연막(15)는 도전층(14A)및 저항소자(14B)와 그 상부에 마련되는 도전층을 전기적으로 분리한다.
도전층(17)은 접속구멍(16)을 통해서 소정의 반도체영역(10)과 전기적으로 접속하고, 절연막(15)상부를 도전층(7A), (7B), 저항소자(14B)와 교차하도록 열방향으로 연장하고, 도전층(7C), (7D), 저항소자(14B)와 중합되어 마련되어 있다. 이 도전층(17)은 데이타선 DL,
Figure kpo00005
를 구성하기 위한 것이다.
그리고, 도전층(7C), (17), 저항소자(14B) 또는 도전층(7C), (17), 저항소자(14B)를 중합하는 것에 의해 평면적인 면적을 축소할 수가 있으므로, SRAM의 집적도를 향상할 수 있다.
이 메모리셀의 제2도에 있어서의 좌(우)근방에 선 Xa-Xa(또는 Xb-Xb)에 대해서 선대칭의 메모리셀이 배치된다. 이 2개의 메모리셀을 하나의 단위로 해서 행방향으로 다수의 단위가 배치된다. 또, 이 메모리셀의 제2도에 있어서의 상(하)근방에 점 Ya(또는 Yb)에 대해서 점대칭의 메모리셀이 배치된다. 이 2개의 메모리셀을 하나의 단위로 해서 열방향으로 다수의 단위가 배치된다.
다음에, 본 실시예의 제조방법에 대해서 설명한다.
제4도 내지 제13도는 제2도 및 제3도에 도시한 SRAM의 제조방법을 설명하기 위한 도면이다. 제4도 내지 제7도는 각 제조공정에 있어서의 SRAM의 메모리셀의 평면도이며, 제8도 내지 제13도는 그 단면도이다. 또한, 제8도는 제4도의 VIII-VIII절단선에 있어서의 단면을 도시하고, 제9도는 제5도의 IX-IX절단선에 있어서의 단면을 도시하고, 제12도는 제6도의 VII-VII절단선에 있어서의 단면을 도시하고, 제13도는 제7도의 VIII-VIII절단선에 있어서의 단면을 도시하고 있다.
먼저, 단결정 실리콘으로 이루어지는 n-형의 반도체기판(1)을 준비한다. 제4도 및 제8도에 도시한 바와같이 이 반도체기판(1)의 소정의 주면부에 p-형 웰영역(2)를 형성한다. 이 웰영역(2)는, 예를들면 2×1012atoms/㎠ 정도의 BF2이온을 60KeV 정도의 에너지의 이온주입에 의해서 도입하고, 연장확산을 실시하는 것에 의해 형성한다.
반도체기판(1)및 웰영역(2)의 소정의 부분에 필드절연막(3)을 형성한다. 또, 웰영역(2)의 소정의 부분에 p형 채널 스토퍼영역(4)를 형성한다. 필드절연막(3)은 선택적인 열산화기술에 의해 형성한 산화실리콘막을 사용한다. 채널 스토퍼영역(4)는, 예를들면 3×1013atoms/㎠ 정도의 BF2이온을 60KeV 정도의 에너지의 이온주입에 의해서 도입하고, 필드절연막(3)의 형성 공정에서 어닐을 실시하는 것에 의해 형성된다.
다음에, 제8도에 도시한 바와같이 반도체소자 형성영역으로 되는 반도체기판(1)및 웰영역(2)의 주면상부에 절연막(5)를 형성한다. 절연막(5)는 예를들면 열산화에 의해 형성한 막두께 200∼300Å의 실리콘 산화막이다. 절연막(5)는 MISFET의 게이트 절연막으로서 사용된다.
다음에, 제5도 및 제9도에 도시한 바와같이 다이렉트 콘택트부의 접속구멍(6)을 형성하기 위해 마스크(19)를 형성한다. 마스크(19)는, 예를들면 포토레지스트막을 사용한다. 마스크(19)를 사용하여 절연막(5)를 통한 이온주입에 의해 웰영역(2)에 p형 불순물(18A)를 비교적 깊게 도입한다. p형 불순물, 예를들면 붕소는 1013atoms/㎠ 정도의 100∼125KeV 정도의 에너지의 이온주입 기술로 도입한다. 다이렉트 콘택트용의 마스크(19)를 사용해서 붕소(18A)를 도입하는 것에 의해 제조공정을 저감할 수 있다. 또, 절연막(5)를 통해서 이온주입을 실행하므로, 기판(1)의 주표면이 손상되는 일을 피할 수 있다. 따라서, 도전층(7(7B)∼(7D))와 반도체영역(20)과의 사이의 접속을 양호하게 할 수 있다. 다음에, 마스크(19)를 사용해서 그것으로부터 노출하는 절연막(5)를 제거해서 다이렉트 콘택트부의 접속구멍(6)을 형성한다. 그후, 마스크(19)를 제거한다.
제6도와 제10도에 도시한 바와같이 필드절연막(3)상, 절연막(5)상에 도전층(7A)∼(7D)를 형성한다. 도전층(7A)∼(7D)는 접속구멍(6)을 통해서 소정의 웰영역(2)의 주면과 접속한다. 도전층(7A) 내지 (7D)는 2층막으로 이루어진다. 즉, 예를들면 CVD(Chemical Vapor Deposition)로 형성하고, 저항값을 저감하기 위해 인을 도입한 다결정 실리콘막(71)과 그 상부에 스퍼터로 형성한 몰리브덴 실리사이드막(72)로 형성한다. 다결정 실리콘막(71)의 막두께는, 예를들면 2000Å정도, 몰리브덴 실리사이드막(72)는 예를들면 3000Å정도 이다. 도전층(7A) 내지 (7D)는 몰리브덴 실리사이드막(72)를 포함하고 있으므로, 그 저항값은 수 Ω/㎠정도로 할 수 있다.
접속구멍(6)을 통해서 도전층(7B), (7C) 또는 (7D)와 접속된 웰영역(2)에 다결정 실리콘막(71)에 도입된 인이 확산하여 n+형 반도체영역(20)이 형성된다. 또, 주입된 붕소(18A)가 활성화되어 p+형 반도체영역(18)이 형성된다. 인이 도입과 붕소의 활성화는, 예를들면 다결정 실리콘막(71)의 형성을 위한 CVD의 열(700℃∼1000℃)에 의해서 실행된다.
다이렉트 콘택트에 있어서, 저저항화를 위해 다결정 실리콘막(71)에 도입된 인이 웰영역(2)에 깊게 확산한다. 이 때문에, 반도체영역(18)의 일부가 n형화 된다. 반도체영역(18)은 그 전부가 반도체영역(20)에 의해 n형화 되지 않도록 깊게 구성되어 있다.
확산계수가 작은 비소를 다결정 실리콘막(71)에 도입하는 것에 의해서 반도체영역(18)의 n형화를 억제하여도 좋다. 그러나, 이 경우, 반도체영역(20)의 접합깊이가 얕으므로, 단선을 일으키지 않도록 할 필요가 있다. 이것은 다결정 실리콘막(71)과 반도체기판(1)이 대략 동일한 에칭레이트를 가지므로, 다결정 실리콘막(71)의 패터닝공정에서 기판(1)이 에칭되기 때문이다. 본예와 같이, 다결정 실리콘막(71)에 인을 도입하고, 또한 붕소를 기판(1)에 깊게 주입한 경우 이와 같은 문제는 고려하지 않아도 좋다.
다음에 제11도에 도시한 바와같이 절연막(5)를 거진 도전층(7A), (7C), (7D)의 양측부의 웰영역(2)의 주면에 LDD구조를 구성하기 위해 n-형 반도체영역(8)을 형성한다. 도전층(7A), (7C), (7D)의 필드절연막(3)을 불순물 도입을 위한 마스크로서 사용하여 인을, 예를들면 1×1013atoms/㎠ 정도로 50KeV 정도의 에너지로 이온주입한다. 그후, 어닐하는 것에 의해서 반도체영역(8)을 형성한다. 반도체영역(8)을 형성한 후에 제12도에 도시한 바와같이 도전층(7A) 내지 (7D)의 양측에 불순물 도입용 마스크(9)를 형성한다. 불순물 도입용 마스크(9)는 CVD로 기판상 전면에 산화실리콘막을 형성한 후, 이것을 반응성 이온에칭해서 형성한다. 마스크(9)는 도전층(7A)∼(7D)에 자기정합적으로 형성된 절연막이다.
불순물 도입용 마스크(9)및 도전층(7A) 내지 (7D)를 이온주입의 마스크로서 사용해서 제6도 및 제12도에 도시한 바와같이 웰영역(2)의 소정의 주면부에 n+형의 반도체영역(10)을 형성한다. 반도체영역(10)은 MISFET의 소오스영역 또는 드레인영역을 구성한다. 예를들면, 비소를 1×1016atoms/㎠ 정도로 80KeV 정도의 에너지로 이온주입한 후 어닐한다.
그후, 주로 소프트에러를 방지하기 위한 p+형의 반도체영역(11)을 형성하기 위해서 마스크를 형성한다. 이 마스크는 제6도의 일정쇄선(11)로 둘러싸여진 영역을 제외한 부분을 덮는다. 이 마스크를 형성한 상태에서 마스크(9)및 도전층(7C), (7D)를 마스크로서 사용하는 이온주입을 실행한다. 이것에 의해서, 소정의 반도체영역(10)아래에 제6도 및 제12도에 도시한 바와같이 p+형의 반도체영역(11)을 형성한다. 예를들면, 붕소를 1×1013atoms/㎠ 정도로 50KeV 정도의 에너지의 이온주입한 후 어닐한다. 제6도에 있어서, 반도체영역(11)을 형성하는 불순물은 일점쇄선(11)로 둘러싸인 영역내에 절연막(5)를 통해서 도입된다.
도전층(7A) 내지 (7D), 반도체영역(8), (10)은 주변회로를 구성하는 MISFET의 형성공정과 동일 제조공정에 의해 형성된다. 또, 반도체영역(11)을 소정의 n+형의 반도체영역 아래, 예를들면 입력보호회로를 구성하는 MISFET의 소오스영역 또는 드레인영역 아래에 형성하여도 좋다.
반도체영역(11)을 형성하는 공정후에 제13도에 도시한 바와같이 절연막(12)를 형성한다. 이 절연막(12)는, 예를들면 CVD에 의해서 형성한 막두께 1000∼2000Å정도의 산화실리콘막이다. 그리고, 소정의 도전층(7C), (7D)및 반도체영역(10) 상부의 절연막(12)를 제거해서 접속구멍(13)을 형성한다.
그후, 전원전압용 배선(14A)및 저항소자(14B)를 형성하기 위해서 접속구멍(13)을 통해서 소정의 반도체영역(10)과 접속하는 다결정 실리콘막(14)를 형성한다. 다결정 실리콘막은 예를들어 CVD에 의해서 막두께 1000∼2000Å정도로 형성하면 좋다. 저항소자(14B)의 형성영역 이외, 즉 전원전압용 배선(14A)로 되는 다결정 실리콘막에 저항값을 저감하기 위한 불순물을 도입한다. 불순물으로서는 비소를 사용하고, 이온주입에 의해서 도입한 후 어닐한다. 이온주입에 의해서 불순물을 도입하고 있으므로, 저항값의 제어성이 좋다, 또 이온주입을 사용하고 있으므로, 불순물 도입용 마스크 아래로의 불순물의 돌아들어감이 작다. 따라서, 가공칫수의 여유를 작게 할 수 있어 저항소자(14B)를 충분히 길게 구성할 수가 있다.
그후, 제7도 및 제13도에 도시한 바와같이 상기 다결정 실리콘막을 패터닝해서 전원전압용 배선으로서 사용되는 도전층(14A)및 저항소자 R1, R2로서 사용되는 저항소자(14B)를 형성한다. 도전층(14A)를 형성하기 위해 도입되는 불순물은 제7도의 일점쇄선(14B)로 둘러싸인 영역이외의 다결정 실리콘막으로 도입된다.
도전층(14A)및 저항소자(14B)를 형성하는 공정후에 절연막(15)를 형성한다. 이 절연막(15)는, 예를들어 CVD에 의해서 형성한 막두께 3000∼4000Å의 산화실리콘막이다. 소정의 반도체영역(10)상부의 절연막(5), (12), (15)를 제거하고 접속구멍(16)을 형성한다.
그후, 상기 제2도 및 제3도에 도시한 바와같이 접속구멍(16)을 통해서 소정의 반도체영역(10)과 전기적으로 접속하는 도전층(17)을 형성한다. 도전층(17)은 절연막(15)상을 도전층(7A)와 교차하도록 열방향으로 연장한다. 도전층(17)은 예를들면 스터퍼에 의해서 형성된 알루미늄막이다. 그후에 보호막등의 처리공정을 실시한다. 이들 일련의 제조공정에 의해서 본 실시예의 SRAM이 완성된다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 반도체영역(11)을 생략하여도 좋다. 또, 메모리셀의 플립프롭회로의 부하소자로서 P채널 MISFET를 사용하여도 좋다. 메모리셀의 N채널 MISFET의 레이아웃은 변경가능하다. 반도체영역(18)의 형성을 위한 이온주입은 절연막(5)에 접속구멍(6)을 형성한 후 실행하여도 좋다. 반도체영역(18)의 형성을 위한 불순물은 접속구멍(6)의 형성후에 열확산에 의해서 도입하여도 좋다. 반도체영역(20)은 도전층(7(7A)∼(7D))의 형성전에 선택적인 이온주입 또는 확산에 의해서 형성하여도 좋다. 이 경우, 불순물로서 인 또는 비소를 사용할 수가 있고, 도전층(7)로서 고융점금속(MO, Ta, Ti, W) 또는 이들의 실리사이드층을 사용할 수 있어 반도체영역(18)을 얕은 위치에 형성할 수 있다. 반도체영역(11)의 형상은 여러가지로 변경가능하다.
본 발명은 SRAM에 한정되지 않고 다이렉트 콘택트부를 갖는 여러가지 반도체집적회로장치에 유효하다.

Claims (25)

  1. 플립플롭 메모리셀을 갖는 반도체집적회로장치에 있어서, 반도체기판(1)에 형성된 제1도전형의 제1반도체영역(2), 상기 제1반도체영역상에 제1및 제2구멍(6)을 갖는 제1절연막(5), 상기 제1구멍 아래의 상기 제1반도체영역내에 형성된 제2도전형의 제2반도체영역(20), 제2드레인영역에 전기적으로 접속하고 또한 상기 제1절연막상에 마련된 제1게이트전극(7D)와 제2도전형의 제1소오스영역 및 상기 제2반도체영역에 접속된 제1드레인영역(8, 10)과를 갖는 제1MISFET(Q1), 상기 제1구멍을 통해서 상기 제2반도체영역에 전기적으로 접속한 제2게이트전극(7C)와 제2도전형이 제2소오스 및 드레인영역(8, 10)을 갖는 제2MISFET(Q2), 상기 제1반도체영역보다 높은 불순물농도를 갖고, 상기 제1드레인영역 아래의 일부에 형성된 제1도전형의 제3반도체영역(11), 상기 제1반도체영역 보다 높은 불순물농도를 갖고, 상기 제3반도체영역보다 깊으며, 또한 상기 제2반도체영역 아래에 형성된 제1도전형의 제4반도체영역(18)을 포함하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 제1구멍의 평면도 형상은 상기 제4반도체영역의 평면도 형상과 동일한 반도체집적회로장치.
  3. 제1항에 있어서, 상기 제1도전형의 상기 제3반도체영역은 상기 제1및 제2 MISFET의 상기 제1및 제2게이트전극과 자기정합적으로 형성된 반도체집적회로장치.
  4. 제1항에 있어서, 1쌍의 데이타선중의 하나와 제1드레인영역과의 사이에 배치된 제1스위치용 MISFET(Qs1)및, 상기 1쌍의 데이타선중의 다른 하나와 2드레인영역과의 사이에 배치된 제2스위치용 MISFET(Qs2)를 포함하는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 제1및 제2도전형은 각각 p형 및 n형이고, 상기 반도체기판은 상기 제2도 전형이며, 상기 제1반도체영역은 n형 반도체기판에 형성된 p형 웰영역인 반도체집적회로장치.
  6. 제5항에 있어서, 각각이 상기 제1및 제2드레인영역에 각각 접속되고, 전원전위(Vcc)에 접속되어 상기 메모리셀의 프립플롭회로의 부하소자를 마련하는 2개의 저항소자(R1, R2)를 또 포함하는 반도체집적회로장치.
  7. 제6항에 있어서, 상기 2개의 저항소자는 다결정 실리콘막을 포함하는 반도체집적회로장치.
  8. 제1항에 있어서, 상기 제3반도체영역은 상기 제4반도체영역과 접속하는 반도체집적회로장치.
  9. 제8항에 있어서, 상기 제2반도체영역의 접합깊이는 상기 제1드레인영역보다 깊은 반도체집적회로장치.
  10. 제9항에 있어서, 상기 메모리셀은 스테이틱 랜덤 억세스 메모리(SRAM)의 메모리셀인 반도체집적회로장치.
  11. 제9항에 있어서, 상기 제1및 제2게이트전극은 다결정 실리콘막이 저항값을 저감하기 위해 소정의 도핑농도를 갖는 다결정 실리콘막으로 이루어지는 반도체집적회로장치.
  12. 제10항에 있어서, 상기 제1드레인영역은 LDD구조를 갖는 반도체집적회로장치.
  13. 서로 교차결합한 게이트 및 드레인영역을 갖는 제1및 제2MISFET(Q1, Q2)로 이루어지는 메모리셀을 구비하는 스테이틱 랜덤 액세스 메모리를 제조하는 방법에 있어서, 웰영역인 제1도전형의 제1반도체영역(2)의 표면에 상기 제1및 제2MISFET의 게이트 절연막(5)를 형성하는 스텝, 상기 교차결합을 위해 상기 제1MISFET의 드레인영역에 접속구멍을 형성하기 위한 마스크(19)를 상기 게이트 절연막에 형성하는 스텝, 상기 제1반도체영역보다 높은 불순물농도를 갖는 제2반도체영역(18)을 형성하기 위해, 상기 마스크를 사용해서 상기 제1도전형의 불순물을 상기 제1반도체영역에 도입하는 스텝, 상기 마스크를 사용해서 상기 게이트 절연막에 접속구멍(6)을 형성하는 스텝, 상기 접속구멍을 거쳐서 상기 제1반도체영역의 표면에 접속하도록 상기 제1및 제2MISFET의 게이트(7C, 7D)를 형성하는 스텝, 상기 제1반도체영역의 표면에 대해서 상기 제2반도체영역의 형성된 상기 제1반도체영역이 부분보다 얕은 상기 제1반도체영역의 일부에 형성되는 제2도전형이 제5반도체영역(20)을 상기 제1및 제2MISFET의 게이트의 한쪽끝이 상기 접속구멍을 통해서 상기 제5반도체영역에 접속하도록 상기 게이트로부터의 불순물 확산에 의해 상기 제1반도체영역내에서 형성하는 스텝, 상기 교차결합을 형성하기 위한 상기 드레인영역이 상기 제5반도체영역과 일체로 형성되도록, 상기 게이트를 주된 마스크로 사용해서 상기 제1및 제2MISFET의 상기 제2도전형의 소오스 및 드레인영역(8, 10)을 형성하는 스텝을 포함하는 스테이틱 랜덤 액세스 메모리의 제조방법.
  14. 제13항에 있어서, 상기 제2반도체영역을 위한 상기 제1도전형의 불순물은 상기 게이트 절연막을 통한 이온주입에 의해 도입되는 스테이틱 랜덤 액세스 메모리의 제조방법.
  15. 제13항에 있어서, 상기 불순물의 도입에 의해 형성된 제2반도체영역은 상기 제1반도체영역의 표면과 가장 가까운 면이며 또한 그의 모든 범위에 걸쳐서 상기 제1반도체영역의 표면으로부터 떨어진 상면을 갖는 스테이틱 랜덤 액세스 메모리의 제조방법.
  16. 제13항에 있어서, 상기 게이트는 불순물을 포함하는 다결정 실리콘막을 구비하고, 상기 제5반도체영역은 상기 다결정 실리콘막의 불순물의 상기 제1반도체영역에 확산하는 것에 의해서 형성되는 스테이틱 랜덤 액세스 메모리의 제조방법.
  17. 제16항에 있어서, 상기 게이트 전극을 주된 마스크로서 사용해서 상기 소오스 및 드레인영역 아래의 일부에 상기 제1반도체영역 보다 높은 불순물농도를 갖는 상기 제1도전형의 제3반도체영역(11)을 형성하는 스텝을 또 포함하는 스테이틱 랜덤 액세스 메모리의 제조방법.
  18. 제17항에 있어서, 상기 제2반도체영역은 상기 제3반도체영역보다 깊게 형성되는 스테이틱 랜덤 액세스 메모리의 제조방법.
  19. 제18항에 있어서, 상기 제5반도체영역은 상기 제1MISFET의 상기 영역보다 깊은 접합깊이를 갖도록 형성되는 스테이틱 랜덤 액세스 메모리의 제조방법.
  20. 제19항에 있어서, 상기 게이트전극은 불순물을 포함하는 다결정 실리콘막 및 상기 다결정 실리콘막상의 실리사이드막이 적층막으로 이루어지는 스테이틱 랜덤 액세스 메모리의 제조방법.
  21. 제19항에 있어서, 상기 제3반도체영역은 상기 제2반도체영역과 일체로 형성되는 스테이틱 랜덤 액세스 메모리의 제조방법.
  22. 제21항에 있어서, 상기 제3반도체영역은 상기 게이트 절연막을 통한 상기 제1도전형의 불순물을 도입하는 것에 의해서 형성되는 스테이틱 랜덤 액세스 메모리의 제조방법.
  23. 제22항에 있어서, 상기 제3반도체영역을 형성하기 위해 도입된 불순물은 상기 소오스 및 드레인영역을 형성하기 위해 사용된 불순물보다 큰 확산계수를 갖는 스테이틱 랜덤 액세스 메모리의 제조방법.
  24. 웰영역인 제1도전형의 제1반도체영역(2)의 표면에 절연막(5)를 형성하는 스텝, 상기 절연막에 접속구멍을 형성하기 위한 마스크(19)를 형성하는 스텝, 모든 범위에 걸쳐서 상기 제1반도체영역의 표면으로 부터 떨어진 상면을 갖고, 상기 제1반도체영역보다 높은 불순물농도를 갖는 제2반도체영역(18)을 형성하기 위해 상기 마스크를 사용해서, 상기 제1도전형의 불순물을 상기 제1반도체영역으로 도입하는 스텝, 상기 접속구멍이 상기 제2반도체영역상에 있도록 상기 마스크를 사용해서 상기 절연막에 상기 접속구멍(6)을 형성하는 스텝, 상기 접속수멍을 거쳐서 상기 제1반도체영역의 표면에 접속하는 도전층을 형성하는 스텝, 상기 제1반도체영역의 표면에 대해서 상기 제1반도체영역이 형성된 상기 제1반도체영역의 부분보다 얕은 상기 제1반도체영역의 일부에 형성되는 제2도전형의 제5반도체영역(20)을, 상기 도전층이 상기 접속구멍을 통해서 상기 제5반도체영역과 접속하도록 상기 제1반도체영역내에 형성하는 스텝을 포함하고, 상기 제5반도체영역은 상기 도전층의 불순물이 상기 제1반도체영역에 확산하는 것에 의해서 형성되는 반도체집적 회로장치의 제조방법.
  25. 제24항에 있어서, 상기 제2반도체영역을 위한 상기 제1도전형의 불순물은 상기 게이트 절연막을 통한 이온주입에 의해서 도입되는 반도체집적 회로장치의 제조방법.
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