JPS62173692A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62173692A JPS62173692A JP61016051A JP1605186A JPS62173692A JP S62173692 A JPS62173692 A JP S62173692A JP 61016051 A JP61016051 A JP 61016051A JP 1605186 A JP1605186 A JP 1605186A JP S62173692 A JPS62173692 A JP S62173692A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- delay circuit
- nand gate
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特にアドレスの変化時にパル
スを発生する回路に関する。
スを発生する回路に関する。
半導体記憶装置では、ワード線の放電の促進、ビット線
対の短絡、チャージアップなどに、アドレスの切換わり
時に発生するパルスを利用し、このためか＼るパルスの
発生回路を内蔵したものがある。第４図にか＼るパルス
の発生回路の一例を示す。
対の短絡、チャージアップなどに、アドレスの切換わり
時に発生するパルスを利用し、このためか＼るパルスの
発生回路を内蔵したものがある。第４図にか＼るパルス
の発生回路の一例を示す。
第４図でＣＩ−０３はナンドゲート、Ｄｌ、Ｄ２は遅延
回路、Ａ、Ａはアドレス信号、Ｐは出力パルスである。
回路、Ａ、Ａはアドレス信号、Ｐは出力パルスである。
第５図（ａｌの時点ｔ１のようにアドレス信号ＡがＨ（
ハイ）レベル、ＡがＬ（ロー）レベルであると、ナンド
ゲートＧ２の出力ＣはＨＸＧｌの出力ｄはり、、Ｇｌの
出力ＰはＨである。時刻ｔ２でＡ＝Ｌ、Ａ＝Ｈに切換わ
るとＧＩの出力ｄはＨ，Ｇ２の出力ＣはまだＨであるか
らＧ３の出力ＰはＬとなる。遅延回路Ｄ２による遅延後
にＤ２の出力ＣがＨになるとＧ２の出力ＣはＬとなり、
つれてＧ３の出力ＰはＨになる。こうしてアドレスがＡ
＝Ｈ。
ハイ）レベル、ＡがＬ（ロー）レベルであると、ナンド
ゲートＧ２の出力ＣはＨＸＧｌの出力ｄはり、、Ｇｌの
出力ＰはＨである。時刻ｔ２でＡ＝Ｌ、Ａ＝Ｈに切換わ
るとＧＩの出力ｄはＨ，Ｇ２の出力ＣはまだＨであるか
らＧ３の出力ＰはＬとなる。遅延回路Ｄ２による遅延後
にＤ２の出力ＣがＨになるとＧ２の出力ＣはＬとなり、
つれてＧ３の出力ＰはＨになる。こうしてアドレスがＡ
＝Ｈ。
Ａ＝ＬからＡ＝Ｌ、Ａ＝Ｈに切換ったときは遅延回路Ｄ
２による遅延時間りの間りである出力Ｐが得られる。ア
ドレスがＡ＝Ｌ、Ａ＝ＨからＡ＝Ｈ。
２による遅延時間りの間りである出力Ｐが得られる。ア
ドレスがＡ＝Ｌ、Ａ＝ＨからＡ＝Ｈ。
Ａ＝Ｌに変ったときも同様で、今度は遅延回路Ｄ１によ
る遅延時間の間してある出力が得られ、Ｄ＋。
る遅延時間の間してある出力が得られ、Ｄ＋。
Ｄ２が同じ遅延時間なら出力Ｐのパルス幅は両ケース共
同じになる。
同じになる。
こうして第４図の回路はアドレス変化時に一定パルス幅
のパルスＰを生じるが、これは正常な場合で、第５図（
ｂｌのようにアドレス変化が遅延時間り内に発生すると
出力Ｐのパルス幅は所定幅り以下になる。即ち時点ｔｌ
でＡ＝Ｈ，Ａ＝ＬならＰ＝Ｈ，時点ｔ２でＡ＝Ｌ、Ａ＝
ＨならＰ＝Ｌは前述の通りであるが、遅延回路Ｄ２のＨ
出力ｆの０２への入力以前にＡ＝Ｈ，Ａ＝Ｌに戻ると（
時点ｔ３）遅延回路Ｄ＋の出力ｅはまだＨなので０１の
出力は直ちにＬになり、出力ＰはＨになってしまう。
のパルスＰを生じるが、これは正常な場合で、第５図（
ｂｌのようにアドレス変化が遅延時間り内に発生すると
出力Ｐのパルス幅は所定幅り以下になる。即ち時点ｔｌ
でＡ＝Ｈ，Ａ＝ＬならＰ＝Ｈ，時点ｔ２でＡ＝Ｌ、Ａ＝
ＨならＰ＝Ｌは前述の通りであるが、遅延回路Ｄ２のＨ
出力ｆの０２への入力以前にＡ＝Ｈ，Ａ＝Ｌに戻ると（
時点ｔ３）遅延回路Ｄ＋の出力ｅはまだＨなので０１の
出力は直ちにＬになり、出力ＰはＨになってしまう。
アドレス変化が遅延時間りより短い時間で生じることは
通常はなく、第５図（ｂｌのような事態はノイズ混入な
どの異常事態であるが、か＼る場合でも出力Ｐのパルス
幅は所定値（Ｄ）以上あることが必要で、それより短い
とメモリ動作の正常性が保証されない。
通常はなく、第５図（ｂｌのような事態はノイズ混入な
どの異常事態であるが、か＼る場合でも出力Ｐのパルス
幅は所定値（Ｄ）以上あることが必要で、それより短い
とメモリ動作の正常性が保証されない。
本発明はか−る点を改善し、アドレス変化時には所定値
以上のパルス幅を持つパルスを発生する回路を提供しよ
うとするものである。
以上のパルス幅を持つパルスを発生する回路を提供しよ
うとするものである。
本発明は、アドレス信号が一方の入力端に加えられる第
１のナンドゲートと、該アドレス信号の反転信号が一方
の入力端に加えられる第２のナンドゲートと、これらの
ゲートの出力を加えられる第３のナンドゲートを備え、
第１．第２の遅延回路を介して第１．第２のナンドゲー
トの出力を第２、第１のナンドゲートの他方の入力端に
加えて該第３のナンドゲートより、アドレス変化時にパ
ルス発生するようにした回路を有する半導体集積回路に
おいて、第１．第２のナンドゲートの他方の入力を与え
る第１．第２の遅延回路は、当該ナンドゲートの一方の
入力端に与えられるアドレス信号がＬレベルのときリセ
ットされてＬレベル出力を生じるようにしてなることを
特徴とするものである。
１のナンドゲートと、該アドレス信号の反転信号が一方
の入力端に加えられる第２のナンドゲートと、これらの
ゲートの出力を加えられる第３のナンドゲートを備え、
第１．第２の遅延回路を介して第１．第２のナンドゲー
トの出力を第２、第１のナンドゲートの他方の入力端に
加えて該第３のナンドゲートより、アドレス変化時にパ
ルス発生するようにした回路を有する半導体集積回路に
おいて、第１．第２のナンドゲートの他方の入力を与え
る第１．第２の遅延回路は、当該ナンドゲートの一方の
入力端に与えられるアドレス信号がＬレベルのときリセ
ットされてＬレベル出力を生じるようにしてなることを
特徴とするものである。
この回路によれば、アドレス異常変化が生じてモ所定の
パルス幅以上のパルス幅を持つパルスを発生することが
でき、メモリ誤動作を防ぐことができる。
パルス幅以上のパルス幅を持つパルスを発生することが
でき、メモリ誤動作を防ぐことができる。
第１図は本発明の実施例を示し、第４図と同じ部分には
同じ符号が付しである。第４図と比較すれば明らかなよ
うに第１図では遅延回路Ｄ１の代りにナンドゲートＧ４
、リセット可能遅延回路Ｄａ、およびインバータ１１が
、また遅延回路Ｄ２の代りにナンドゲートＧ５、リセッ
ト可能遅延回路Ｄｂ、およびインバータ■２が用いられ
ている。
同じ符号が付しである。第４図と比較すれば明らかなよ
うに第１図では遅延回路Ｄ１の代りにナンドゲートＧ４
、リセット可能遅延回路Ｄａ、およびインバータ１１が
、また遅延回路Ｄ２の代りにナンドゲートＧ５、リセッ
ト可能遅延回路Ｄｂ、およびインバータ■２が用いられ
ている。
この鎖線枠内の回路の具体例は第２図に示す如くで、ナ
ンドゲートＧ４はｐチャネルＭＯ３Ｉ−ランジスタＱｌ
、Ｑ２、ｎチャネルＭＯ３Ｉ−ランジスタＱ４．Ｑ５で
、遅延回路ＤａはコンデンサＣと抵抗Ｒで、インバータ
１１はｐチャネルＭＯ３）ランジスタＱ３とｎチャネル
ＭＯ３）ランジスタＱ６で構成される。Ｇ５．Ｄｂ、Ｉ
２側も同様である。
ンドゲートＧ４はｐチャネルＭＯ３Ｉ−ランジスタＱｌ
、Ｑ２、ｎチャネルＭＯ３Ｉ−ランジスタＱ４．Ｑ５で
、遅延回路ＤａはコンデンサＣと抵抗Ｒで、インバータ
１１はｐチャネルＭＯ３）ランジスタＱ３とｎチャネル
ＭＯ３）ランジスタＱ６で構成される。Ｇ５．Ｄｂ、Ｉ
２側も同様である。
このようにすると第３図に示すように出力パルスＰは短
時間にアドレス変化があっても、そのアドレス変化開始
から始まり、最後のアドレス変化から遅延時間り後に終
るパルス幅を持つようになり、短いパルス幅の出力Ｐは
発生しない。
時間にアドレス変化があっても、そのアドレス変化開始
から始まり、最後のアドレス変化から遅延時間り後に終
るパルス幅を持つようになり、短いパルス幅の出力Ｐは
発生しない。
即ち時点ｔ１でＡ＝Ｈ，Ａ＝ＬならＧ２の出力がＨ，Ｇ
４の出力はり、Ｉ＋の出力はＨ，Ｇ＋の出力はＬＳＧ３
の出力ＰはＨであり、これが時点ｔ２でＡ＝Ｌ、Ａ＝Ｈ
になると０１の出力はＨ２Ｏ２の出力はＬになる。Ｇ１
の出力がＨであるとＧ５の出力り、Ｉ２の出力はＨにな
って０２の出力はり、Ｇ３の出力はＨになるが、これは
遅延回路Ｄｂの遅延時間経過後である。この遅延時間経
過前に（時点ｔ３で＞Ａ＝Ｈ，Ａ＝Ｌに戻ると０２出力
はＨｌそして第４図ならＤｌの出力がＨでＧ１の出力が
し、従ってＧ３の出力はＨになるが、第１図の回路では
ＡがＬであったときＧ４の出力Ｈにより遅延回路Ｄａは
リセットされ、Ｈ出力となっているのでインバータ■１
の出力はＬ１従ってＧｌの出力はＨ１従ってＧ３の出力
ＰはＬを維持する。続いて時点ｔ４でまたＡ＝Ｌ、Ａ＝
Ｈになっても、Ｇ１の出力はＨｌそしてＡ＝Ｌのときの
Ｇ５のＨ出力で遅延回路Ｄｂはリセットされ該遅延回路
の出力はＨ１インバータ■２の出力はＬなのでＧ２出力
はＨ１従ってＧ３の出力ＰはＬを維持している。こ＼で
アドレス変化がとまり、Ａ＝Ｌ、Ａ＝Ｈにとどまると、
通常の動作が行なわれる。即ち、この状態ではＧｌの出
力はＨであるからＧ５の出力はＬになり、遅延回路Ｄｂ
は計時を開始し、所定の遅延時間りが経過するとＤｂの
出力はり、Ｉ２の出力はＨ，Ｇ２の出力はＬ１従ってＧ
３の出力ＰはＨとなり、こうして第３図のＰが得られる
。
４の出力はり、Ｉ＋の出力はＨ，Ｇ＋の出力はＬＳＧ３
の出力ＰはＨであり、これが時点ｔ２でＡ＝Ｌ、Ａ＝Ｈ
になると０１の出力はＨ２Ｏ２の出力はＬになる。Ｇ１
の出力がＨであるとＧ５の出力り、Ｉ２の出力はＨにな
って０２の出力はり、Ｇ３の出力はＨになるが、これは
遅延回路Ｄｂの遅延時間経過後である。この遅延時間経
過前に（時点ｔ３で＞Ａ＝Ｈ，Ａ＝Ｌに戻ると０２出力
はＨｌそして第４図ならＤｌの出力がＨでＧ１の出力が
し、従ってＧ３の出力はＨになるが、第１図の回路では
ＡがＬであったときＧ４の出力Ｈにより遅延回路Ｄａは
リセットされ、Ｈ出力となっているのでインバータ■１
の出力はＬ１従ってＧｌの出力はＨ１従ってＧ３の出力
ＰはＬを維持する。続いて時点ｔ４でまたＡ＝Ｌ、Ａ＝
Ｈになっても、Ｇ１の出力はＨｌそしてＡ＝Ｌのときの
Ｇ５のＨ出力で遅延回路Ｄｂはリセットされ該遅延回路
の出力はＨ１インバータ■２の出力はＬなのでＧ２出力
はＨ１従ってＧ３の出力ＰはＬを維持している。こ＼で
アドレス変化がとまり、Ａ＝Ｌ、Ａ＝Ｈにとどまると、
通常の動作が行なわれる。即ち、この状態ではＧｌの出
力はＨであるからＧ５の出力はＬになり、遅延回路Ｄｂ
は計時を開始し、所定の遅延時間りが経過するとＤｂの
出力はり、Ｉ２の出力はＨ，Ｇ２の出力はＬ１従ってＧ
３の出力ＰはＨとなり、こうして第３図のＰが得られる
。
第４図で遅延回路Ｄ２が有効で、出力Ｐのパルス幅を決
定するとき、遅延回路Ｄ１は格別用をなさず、しかもこ
のＤＩはＨレベル出力を生じていてＡ＝Ｈになったとき
Ｇ１出力をり、Ｇ：Ｉ出力をＨにする（狭い幅の出力Ｐ
を生じる）不都合を生じる。即ち第４図（ａｌに点線で
示すように、遅延時間り内でアドレス変化が生じてＡ＝
Ｈ，Ａ＝Ｌになると、このときＤｌの出力ｅはまだＨな
のでナンドゲー）Ｇｌの出力ｄがＬになり、Ｇ３の出力
ＰをＨにする。Ｄｌの出力ｅはこのとき（Ａ＝Ｌ）出力
Ｐのパルス幅決定には関与しないからＡ＝Ｌでｅ＝［、
にしておいても格別支障はなく、このようにしておけば
Ａ＝Ｈでｄ＝Ｌになることはない。
定するとき、遅延回路Ｄ１は格別用をなさず、しかもこ
のＤＩはＨレベル出力を生じていてＡ＝Ｈになったとき
Ｇ１出力をり、Ｇ：Ｉ出力をＨにする（狭い幅の出力Ｐ
を生じる）不都合を生じる。即ち第４図（ａｌに点線で
示すように、遅延時間り内でアドレス変化が生じてＡ＝
Ｈ，Ａ＝Ｌになると、このときＤｌの出力ｅはまだＨな
のでナンドゲー）Ｇｌの出力ｄがＬになり、Ｇ３の出力
ＰをＨにする。Ｄｌの出力ｅはこのとき（Ａ＝Ｌ）出力
Ｐのパルス幅決定には関与しないからＡ＝Ｌでｅ＝［、
にしておいても格別支障はなく、このようにしておけば
Ａ＝Ｈでｄ＝Ｌになることはない。
そこで本発明ではＡ＝Ｌでは遅延回路Ｄａをリセットし
てＨレベル出力を生じさせ、インバータＩ！で反転して
Ｌレベル出力にしておく （遅延回路ＤｂはＡ＝Ｌでリ
セットし、ｆ＝Ｌにしておく）。
てＨレベル出力を生じさせ、インバータＩ！で反転して
Ｌレベル出力にしておく （遅延回路ＤｂはＡ＝Ｌでリ
セットし、ｆ＝Ｌにしておく）。
このようにすればＡ＝ＨになってもゲートＧ１の出力は
Ｈであり、狭幅パルス出力Ｐの発生を阻止できる。
Ｈであり、狭幅パルス出力Ｐの発生を阻止できる。
以上説明したように本発明によればアドレス異常変化が
生じても所定のパルス幅以上のパルス幅を持つパルスを
発生するパルス発生回路を提供でき、半導体記憶装置に
用いて甚だ有効である。
生じても所定のパルス幅以上のパルス幅を持つパルスを
発生するパルス発生回路を提供でき、半導体記憶装置に
用いて甚だ有効である。
第１図は本発明の実施例を示す回路図、第２図は第１図
の鎖線枠内の遅延回路の具体例を示す図、第３図は動作
説明用の波形図、第４図は従来例を示す回路図、第５図
は動作説明用波形図である。 図面でＡ、Ａはアドレス信号とその反転信号、Ｇｌ、Ｇ
２．Ｇｓは第１．第２．第３のナンドゲート、Ｇ４．Ｄ
ａ、Ｉ＋およびＧ５．Ｄｂ、Ｉ２は遅延回路である。
の鎖線枠内の遅延回路の具体例を示す図、第３図は動作
説明用の波形図、第４図は従来例を示す回路図、第５図
は動作説明用波形図である。 図面でＡ、Ａはアドレス信号とその反転信号、Ｇｌ、Ｇ
２．Ｇｓは第１．第２．第３のナンドゲート、Ｇ４．Ｄ
ａ、Ｉ＋およびＧ５．Ｄｂ、Ｉ２は遅延回路である。
Claims (1)
- アドレス信号が一方の入力端に加えられる第１のナンド
ゲートと、該アドレス信号の反転信号が一方の入力端に
加えられる第２のナンドゲートと、これらのゲートの出
力を加えられる第３のナンドゲートを備え、第１、第２
の遅延回路を介して第１、第２のナンドゲートの出力を
第２、第１のナンドゲートの他方の入力端に加えて該第
３のナンドゲートより、アドレス変化時にパルス発生す
るようにした回路を有する半導体集積回路において、第
１、第２のナンドゲートの他方の入力を与える第１、第
２の遅延回路は、当該ナンドゲートの一方の入力端に与
えられるアドレス信号がＬレベルのときリセットされて
Ｌレベル出力を生じるようにしてなることを特徴とする
半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016051A JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
| US07/003,898 US4717835A (en) | 1986-01-28 | 1987-01-16 | Semiconductor integrated circuit with detection circuit for address signal change |
| KR1019870000311A KR910008941B1 (ko) | 1986-01-28 | 1987-01-16 | 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 |
| DE8787300412T DE3765259D1 (de) | 1986-01-28 | 1987-01-19 | Integrierte halbleiterschaltung mit erkennungsschaltung fuer adressensignal-wechsel. |
| EP87300412A EP0232038B1 (en) | 1986-01-28 | 1987-01-19 | Semiconductor integrated circuit with detection circuit for address signal change |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016051A JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62173692A true JPS62173692A (ja) | 1987-07-30 |
| JPH038037B2 JPH038037B2 (ja) | 1991-02-05 |
Family
ID=11905778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61016051A Granted JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4717835A (ja) |
| EP (1) | EP0232038B1 (ja) |
| JP (1) | JPS62173692A (ja) |
| KR (1) | KR910008941B1 (ja) |
| DE (1) | DE3765259D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973865A (en) * | 1989-12-20 | 1990-11-27 | Vlsi Technology, Inc. | Auto-delay gain circuit |
| US5019724A (en) * | 1989-12-20 | 1991-05-28 | Sgs-Thomson Microelectronics, Inc. | Noise tolerant input buffer |
| EP0463243B1 (en) * | 1990-06-29 | 1997-04-23 | Koninklijke Philips Electronics N.V. | Semiconductor integrated circuit including a detection circuit |
| JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Ｉｃメモリ回路 |
| US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
| KR940005785B1 (ko) * | 1991-12-31 | 1994-06-23 | 현대전자산업 주식회사 | 어드레스 전이 검출회로 |
| US5264745A (en) * | 1992-08-28 | 1993-11-23 | Advanced Micro Devices, Inc. | Recovering phase and data from distorted duty cycles caused by ECL-to-CMOS translator |
| US5289060A (en) * | 1992-09-16 | 1994-02-22 | Texas Instruments Incorporated | Programmable glitch filter |
| US5294848A (en) * | 1992-10-26 | 1994-03-15 | Eastman Kodak Company | Wide variation timed delayed digital signal producing circuit |
| US5418479A (en) * | 1993-12-27 | 1995-05-23 | Intel Corporation | Method and circuitry for generating a safe address transition pulse in a memory device |
| EP0762649A3 (en) * | 1995-09-05 | 1998-04-01 | Texas Instruments Incorporated | A pulse detection circuit |
| JP3087653B2 (ja) * | 1996-05-24 | 2000-09-11 | 日本電気株式会社 | 半導体記憶装置 |
| KR19980082928A (ko) * | 1997-05-09 | 1998-12-05 | 윤종용 | 모드 선택을 위한 펄스 발생 회로를 갖는 반도체 장치 |
| KR100286099B1 (ko) * | 1998-05-29 | 2001-04-16 | 윤종용 | 클럭모니터회로및이를이용한동기식반도체메모리장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286174A (en) * | 1979-10-01 | 1981-08-25 | Rca Corporation | Transition detector circuit |
| US4524291A (en) * | 1983-01-06 | 1985-06-18 | Motorola, Inc. | Transition detector circuit |
| US4614883A (en) * | 1983-12-01 | 1986-09-30 | Motorola, Inc. | Address transition pulse circuit |
| JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
| US4633102A (en) * | 1984-07-09 | 1986-12-30 | Texas Instruments Incorporated | High speed address transition detector circuit for dynamic read/write memory |
-
1986
- 1986-01-28 JP JP61016051A patent/JPS62173692A/ja active Granted
-
1987
- 1987-01-16 US US07/003,898 patent/US4717835A/en not_active Expired - Lifetime
- 1987-01-16 KR KR1019870000311A patent/KR910008941B1/ko not_active IP Right Cessation
- 1987-01-19 EP EP87300412A patent/EP0232038B1/en not_active Expired - Lifetime
- 1987-01-19 DE DE8787300412T patent/DE3765259D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3765259D1 (de) | 1990-11-08 |
| KR910008941B1 (ko) | 1991-10-26 |
| EP0232038B1 (en) | 1990-10-03 |
| US4717835A (en) | 1988-01-05 |
| KR870007512A (ko) | 1987-08-19 |
| JPH038037B2 (ja) | 1991-02-05 |
| EP0232038A2 (en) | 1987-08-12 |
| EP0232038A3 (en) | 1988-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008718B1 (ko) | 직류 전류를 제거한 데이타 출력버퍼 | |
| KR920001324B1 (ko) | 지연 회로를 갖는 반도체 메모리 회로 | |
| JPS62173692A (ja) | 半導体集積回路 | |
| JP2743878B2 (ja) | 入力バッファ回路 | |
| US4672372A (en) | Semiconductor device having matched-timing dynamic circuit and static circuit | |
| US5006725A (en) | Pulse generator for use in an integrated circuit | |
| KR930009150B1 (ko) | 반도체 회로장치 | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| JPS60103589A (ja) | タイミング信号発生回路 | |
| KR0167680B1 (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
| EP0772301A2 (en) | Circuit for stabilizing the output of a tri-state circuit | |
| KR100273218B1 (ko) | 어드레스천이검출회로 | |
| KR960008137B1 (ko) | 반도체 소자의 노이즈 특성 강화회로 | |
| JPH05101673A (ja) | プログラム回路 | |
| KR0179776B1 (ko) | 워드라인 구동장치 | |
| JPH0554660A (ja) | 半導体記憶装置 | |
| JPH0795018A (ja) | パルス幅延長回路 | |
| KR0182949B1 (ko) | 파워-업 구동회로의 안정적인 파워-업 구동방법 | |
| JP2878032B2 (ja) | 半導体装置 | |
| KR100710643B1 (ko) | 반도체 메모리의 전류 감소 회로 | |
| JPS63222397A (ja) | 半導体記憶装置 | |
| KR100272526B1 (ko) | 에이티디 펄스 발생장치 | |
| KR940009248B1 (ko) | 라이트 퍼 비트 기능이 내장된 데이타 입력 버퍼 | |
| KR0119247Y1 (ko) | 디코더 회로 | |
| JPH0347609B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |