KR920010909A - 터널구조의 디램셀 및 그의 제조방법 - Google Patents

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Abstract

내용 없음

Description

터널구조의 디램셀 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 디램 셀의 Lay-out 및 수직단면도를 나타낸 도면.

Claims (20)

  1. 제1도전형의 반도체 기판(30)과, 상기 반도체 기판(30) 상에 형성된 필드 산화막(1)과, 액티브 영역(32)내에 형성된 제2도전형의 제1 및 제2반도체 영역(3)과, 절연막(2)과 워드라인(4) 및 워드라인 캐핑용 산화막(5)을구비하여 이루어진 디램 셀에 있어서, 상기 워드라인(4) 및 워드라인 캐핑용 산화막(5)의 측벽에 형성된 제1스페이서(6)와, 상기 워드라인 캐핑용 산화막(5)의 상부와 내측의제1스페이서(6)를감싸고,콘택(17)을 통해 제1반도체 영역(3a)과 접촉된 국부 연결층(7)과, 상기 국부 연결층(7)상에 형성된 평탄화용 절연막(8)과, 상기 평탄화용 절연막(8)과 국부연결층(7)의 측면과 외측의 상기 제1스페이서(6)을 감싸도록 형성된 제2스페이서(9)와, 상기 평탄화용 절연막(8)상에 형성된 비트라인(10) 및 비트라인캐핑용산화막(11)과, 비트라인(10) 및 비트라인 캐핑용 산화막(11)의 측벽에 형성된 제3스페이서(12)와, 상기 비트라인 캐핑용 산화막(11)의 상부에 형성된 축적폴리(13)와, 상기 축적 폴리(13)을 감싸는 동시에 국부연결층(7)의 측면을 감싸는 캐패시터 유전체막(14) 및 상기 축적폴리(13)와, 상기 캐패시터 유전체막(14)을 감싸는 플레이트 전극(15)을 구비하여 이루어지는 것을 특징으로 하는 터널구조의 디램 셀.
  2. 제1항에 있어서, 상기 국부 연결층(7)과 축적폴리(13)가 접촉되어 형성된 터널을 상기 비트라인(10)이 관통하는 것을 특징으로 하는 터널 구조의 디램 셀.
  3. 제1항에 있어서, 상기 축적 폴리(13) 및 국부 연결층(7)과 비트라인(8) 사이가 상기 평탄화용 절연막(8), 비트라인 캐핑용 산화막(11) 및 제3스페이서(12)에 의해 채워지는 것을 특징으로 하는 터널 구조의 디램 셀.
  4. 제1항에 있어서, 상기 축적 폴리(13)가 상기 국부 연결층(7)을 통하여 콘택(17)을 통해 제1반도체 영역(3a)과 접촉되어지는 것을 특징으로 하는 터널 구조의 디램 셀.
  5. 제1항에 있어서, 상기 비트라인(10)이 콘택(18)을 통하여 제2반도체 영역(3b)과 접촉되어지는 것을 특징으로 하는 터널 구조의 디램 셀.
  6. 제1항에 있어서, 상기 비트라인(10), 액티브 영역(32) 및 워드라인 (4)의 모양이 적선화되어지는 것을 특징으로 하는 터널 구조의 디램 셀.
  7. 제1도전형의 반도체 기판(1)위에 필드 산화막(1)을 형성하고, 절연막(2)과 비트라인(4) 및 비트라인 캐핑용 산화막(5)을 형성하며, 제2도전형의 제1 및 제2반도체 영역(3a, 3b)을 형성하는 공정을 포함하는 디램 셀의 제조방법에 있어서, 기판전면에 산화막을 형성한 다음 에치백을 하여 제1스페이서(6)를 형성하는 제1공정과, 상기 제1스페이서(5)를 형성한 후에 박막의 국부절연층(7)을 형성하는 제2공정과, 상기국부연결층(7)상에 절연막(8)을 도포한 다음 리프로우시켜서 평탄화시키고, 국부연결층(7)과 상기 2절연막(8)의 패턴을 형성하는 제3공정과, 평탄화된 패턴 위에 산화막을 형성한 후 에치백하여 제2스페이서(9)를 형성하는 제4공정과, 비트라인 (10)과 비트라인 캐핑용 산화막(11)을 적층한 후 패턴을 형성하는 제5공정고, 비트라인(10)과 비트라인 캐핑용 산화막(11) 패턴상에 산화막을 적층한 다음 이를 에치백하여 제3스페이서(12)를 형성함과 동시에 국부 연결층(7)을 노출시키는 제6공정과, 폴리실리콘을 적층하여 축적 폴리(13)를 형성한 후 패턴을 형성하는 제7공정과, 상기 축적 폴리(13)상에 캐패시터 유전체막(14)을 형성하는 제8공정과, 상기 캐패시터 유전체막(14)위에 폴리실리콘막을 적층하여 플레이트 전극(15)을 형성하는 제9공정으로 이루어지는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  8. 제7항에 있어서, 제2공정에서, 평탄화용 절연막(8)으로 BPSG로 사용하는 것을 특징으로 하는 터널구조의 디램 셀의 제조방법.
  9. 제7항에 있어서, 제3공정에서 국부 연결층(7)으로 폴리실리콘막을 사용하는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  10. 제7항에 있어서, 제8공정에서, 캐패시터 유전체막(14)으로 상기 축적 폴리(13) 및 국부 연결층(7)을 산화시켜 형성한 박막의 산화막을 사용하는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  11. 제7항에 있어서, 제8공정에서, 캐패시터 유전체막(14)으로 상기 축적 폴리(13)를 산화시켜 형성하고, 그위에 질화막과 산화막을 형성한 ONO절연막을 사용하는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  12. 제1도전형의 반도체 기판(30)과, 상기 반도체 기판(30)상에 형성된 필드 산화막(1), 액티브 영역(32)내에 형성된 제2도전형의 제1 및 제2반도체 영역(3), 절연막(2)과 워드라인(4) 및 워드라인 캐핑용 산화막(5)을 구비하여 이루어진 디램 셀에 있어서, 상기 워드라인(4) 및 워드라인 캐핑용 산화막(5)의 측벽에 형성된 제1스페이서(6)와, 상기 워드라인 캐핑용 산화막(5)의 상부와 내측의 제1스페이서(6)를 감싸고, 콘택(17)을 통해 제1반도체영역(3a)과 접촉된 국부 연결층(7)과, 상기 국부 연결층(7)상에 형성된 평탄화용 절연막(8)과, 상기 평탄화용 절연막(7)과 국부연결층(7)의 측면과 외측의 상기 제1스페이서(6)을 감싸도록 형성된 제2스페이서(9)과 상기 평탄화용 절연막(8)상에 형성된 비트라인(10) 및 비트라인 캐핑용 산화막(11)과, 상기 비트라인(10) 및 비트라인 캐핑용 산화막(11)과 하부 플레이트 전극(15a) 및 캐패시터유전체막(14)의 측벽에 형성된 제3스페이서(12)와, 비트라인 캐핑용 산화막(11)상에 형성된 축적폴리(13)와, 상기 축적 폴리(13)를 전면 둘러싸고, 상기 국부 연결층(7)의 측면을 감싸는 캐패시터 유전체막(14) 및 상기 캐패시터 유전체막914)을 전면 둘러싸고 축적 폴리(13)의 상하에 각각 형성된 플레이트 전극(15a, 15b)을 구비하여 이루어지는 것을 특징으로 하는 터널구조의 디램 셀.
  13. 제12항에 있어서, 상기 축적폴리(13)와 국부연결층(7)이 접촉되어 형성된 터널을 상기 비트라인(10)과 하부 플레이트 폴리(15a)가 관동하는 것을 특징으로 하는 터널구조의 디램 셀.
  14. 제12항에 있어서, 축적폴리(13)와 국부연결층(7) 및 비트라인(10)사이가 평탄화용 절연막(8), 비트라인 캐핑용 산화막(11), 제3스페이서(12) 및 유전체막(14)에 의하여 채워지는 것을 특징으로 하는 터널구조의 디램 셀.
  15. 제1도전형의 반도체 기판(1)위에 필드 산화막(1)을 형성하고, 절연막(2)과 비트라인(4) 및 비트라인 캐핑용 산화막(5)을 형성하고, 제2도전형의 제1 및 제2반도체 영역(3a, 3b)을 형성하는 공정을 포함하는 디램 셀의 제조방법에 있어서, 기판전면에 산화막을 형성한 다음 에치백을 하여 제1스페이서(6)를 형성하는 제1공정과, 상기 제1스페이서(6)를 형성한 후 박막의 국부연결층(7)을 형성하는 제2공정과,상기국부연결층(7)상에 절연막(8)을 도포한 다음 리프로우시켜서 평탄화시키고, 국부연결층(7)과 상기 절연막(8)의 패턴을 형성하는 제3공정과, 평탄화된 패턴 위에 산화막을 형성한 후 에치백하여 제2스페이서(9)를 형성하는 제4공정과, 비트라인(10)과 비트라인 캐핑용 산화막(11) 및 이형물질(16)을 적층한 후 패턴을 형성하는 제5공정과, 비트라인(10)과 비트라인 캐핑용 산화막(11) 및 이형물질(16)의 패턴상에 산화막을 적층한 다음 이를 에치백하여 제3스페이서(12)를 형성함과 동시에 국부 연결층(7)을 노출시키는 제6공정과, 폴리실리콘막을 적층하여 축적 폴리(13)를 형성한 후 축적 폴리(13)와 국부 연결층(7)을 패턴하는 제7공정과, 언더에칭하여 상기 축적 폴리(13)와 비트라인 캐핑용산화막(11) 사이에 형성되어 있던 이형물질(16)을 제거하는 제8공정과, 캐패시터 유전체막(14)을 형성하는 제9공정과, 폴리실리콘막을 적층하여 축적 폴리(13)의 상하에 플레이트 전극(15a,15b)을 형성하는 제10공정으로 이루어지는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  16. 제15항에 있어서, 제2공정에서, 평탄화용 절연막(8)으로 BPSG로 사용하는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  17. 제15항에 있어서, 제3공정에서 국부 연결층(7)으로 폴리실리콘막을 사용하는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  18. 제15항에 있어서, 제5공정에서, 이형물질(16)로 질화막이 사용되어지는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  19. 제15항에 있어서, 제9공정에서, 캐패시터 유전체막(14)으로 상기 축적 폴리(13) 및 국부 연결층(7)을 산화시켜 형성한 박막의 산화막을 형성하는 것을 특징으로 하는 터널 구조의 디램 셀의 제조방법.
  20. 제15항에 있어서, 제9공정에서, 캐패시터 유전체막(14)으로 상기 축적 폴리(13)를 산화시켜 형성하고, 그위에 질화막과 산화막을 형성한 ONO절연막을 사용하는 것을 특징으로 하는 터널구조의 디램 셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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