JP4711063B2

JP4711063B2 - 半導体装置

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Publication number: JP4711063B2
Application number: JP2005274033A
Authority: JP
Inventors: 健二山田; 直也佐次田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2011-06-29
Anticipated expiration: 2025-09-21
Also published as: US20070063239A1; JP2007088153A

Description

本発明は、第１電極、強誘電体層、および第２電極を含む半導体装置に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。

強誘電体メモリ装置において、キャパシタとトランジスタとを電気的に接続する場合、例えば、トランジスタの不純物層上に、タングステンプラグ層を有するコンタクト部を設け、このコンタクト部上にキャパシタを配置する（例えば、特開２００３−２４３６２１号公報参照）。

タングステンプラグ層は、例えばスパッタリング法により、絶縁層に設けられたコンタクトホールにタングステンを埋め込むことにより形成することができる。このため、タングステンプラグ層は通常、一定の結晶配向性を有していない。このため、タングステンプラグ層上にキャパシタを形成すると、タングステンの結晶配向性の低さに起因して、強誘電体メモリ装置を構成する各層（第１電極、強誘電体層、および第２電極）の結晶配向性が低くなる結果、強誘電体メモリ装置のヒステリシス特性が低くなることがある。
特開２００３−２４３６２１号公報

本発明の目的は、強誘電体キャパシタを構成する各層の結晶配向が良好に制御された半導体装置を提供することである。

本発明の半導体装置は、
基板と、
前記基板上に設けられた第１絶縁層と、
前記第１絶縁層に設けられた溝と、
少なくとも前記溝の側面および底面に設けられたバリア層と、
前記バリア層上に設けられた第２絶縁層と、
少なくとも前記バリア層および前記第２絶縁層の上に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、
を含む。

本発明の半導体装置によれば、第１電極が少なくともバリア層および第２絶縁層の上に設けられていることにより、タングステンなどのプラグ導電層上に第１電極が設けられた一般的な半導体装置と比較して、下層の結晶配向性の影響を受けていない第１電極を設けることができる。さらに、この第１電極の上方に強誘電体層を設けることにより、ヒステリシス特性に優れた半導体装置を得ることができる。

上記本発明の半導体装置において、前記バリア層と前記第１電極との接続部は、前記第１電極と前記第２電極との重複領域外に設けられていることができる。この場合、前記重複領域は、前記第１絶縁層の直上に配置されていることができる。

上記本発明の半導体装置において、前記バリア層はさらに、前記第１絶縁層上に設けられた引き出し部を含むことができる。この場合、前記引き出し部は、前記第１電極と前記第２電極との重複領域外に設けられていることができる。

上記本発明の半導体装置において、コンタクト部をさらに含み、前記溝は前記コンタクト部の上に設けられ、前記バリア層は、前記溝の底面にて前記コンタクト部と接続されていることができる。

以下、本発明に好適な実施形態について、図面を参照しながら説明する。

１．半導体装置
図１は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）１００を模式的に示す断面図である。図２は、図１に示される第１および第２電極３２，３６、ならびに第２絶縁層２２の平面パターンを模式的に示す図である。より具体的には、第１電極３２の外周は、第１電極３２の下面（第１電極３２と、第２絶縁層２２およびバリア層１２との接続面）の外周を示し、第２電極３６の外周は、第２電極３６の上面３６ａの外周を示し、第２絶縁層２２の外周は、第２絶縁層２２の上面２２ａの外周を示す。

図１に示すように、半導体装置１００は、強誘電体キャパシタ３０と、強誘電体キャパシタ３０のスイッチングトランジスタ１８とを含む。なお、本実施形態においては、１Ｔ／１Ｃ型のメモリセルについて説明するが、本発明が適用されるのは１Ｔ／１Ｃ型のメモリセルに限定されない。

トランジスタ１８は、半導体基板１０上に設けられたゲート絶縁層１１と、ゲート絶縁層１１上に設けられたゲート導電層１３と、ソース／ドレイン領域である第１および第２不純物領域１７，１９とを含む。また、トランジスタ１８は、半導体基板１０上に設けられた第１絶縁層２６によって埋め込まれている。第１絶縁層２６のうち第２不純物領域１９上に位置する領域には溝２４が設けられ、この溝２４の底面および側面にバリア層１２が設けられている。すなわち、このバリア層１２は、スイッチングトランジスタ１８および強誘電体キャパシタ３０と電気的に接続されており、スイッチングトランジスタ１８と強誘電体キャパシタ３０とのコンタクト導電層としての機能を有する。また、このバリア層１２上には第２絶縁層２２が設けられている。

第１および第２絶縁層２６，２２はそれぞれ、公知の絶縁性材料からなることができ、公知の絶縁性材料としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層や、Ｌｏｗ−ｋ膜として使用されている公知の絶縁性材料などが挙げられる。

強誘電体キャパシタ３０は、第１電極３２と、第１電極３２の上方に設けられた強誘電体層３４と、強誘電体層３４の上方に設けられた第２電極３６とを含む。この強誘電体キャパシタ３０は、バリア層１２および第２絶縁層２２の上に設けられている。すなわち、第１電極３２は、少なくともバリア層１２および第２絶縁層２２の上に設けられている。

図１に示すように、バリア層１２は引き出し部１４を含む。この引き出し部１４は、バリア層１２のうち第１絶縁層２６上に設けられている部分である。すなわち、バリア層１２は、溝２４の底面および側面、ならびに第１絶縁層２６上にわたって設けられている。バリア層１２の引き出し部１４が第１絶縁層２６上に設けられていることにより、第１電極３２とバリア層１２との接触面積を増加させることができる。

バリア層１２の材質は、導電性を有するものであれば特に限定されない。バリア層１２は好ましくは、酸素バリア性を有する材料からなる。これにより、例えば、図９に示す半導体装置４００のように、強誘電体キャパシタ３０を形成する際に、強誘電体キャパシタ３０とバリア層１２との間に位置合わせずれが生じた場合、露出部１４１においてバリア層１２が外部に露出したとしても、バリア層１２が酸素バリア性を有することにより、バリア層１２が酸化されないうえに、接続部１４０にてバリア層１２と第１電極３２との接続を確保することができる。なお、図９は、本実施の形態の半導体装置１００の一変形例である半導体装置４００を示す断面図である。

バリア層１２の材質としては、例えば、ＴｉＡｌＮ，ＴｉＡｌ，ＴｉＳｉＮ，ＴｉＮ，ＴａＮ，ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む層（ＴｉＡｌＮ）であることがより好ましい。

バリア層１２がＴｉＡｌＮからなる場合、バリア層１２におけるチタン，アルミニウム，窒素の組成（原子比）は、バリア層１２の組成を化学式Ｔｉ_{（１−ｘ）}Ａｌ_ｘＮ_ｙで表すとき、０＜ｘ≦０．４であり、かつ、０＜ｙであるのがより好ましい。

第１電極３２は白金、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムから選ばれる少なくとも１種の金属からなることができ、好ましくは白金またはイリジウムからなり、より好ましくはイリジウムからなる。また、第１電極３２は、単層膜でもよいし、または積層した多層膜でもよい。

強誘電体層３４は、強誘電体物質を含む。この強誘電体物質は、ペロブスカイト型の結晶構造を有し、ＡＢ_１−ａＸ_ａＯ_３の一般式で示すことができる。ここで、ＡはＰｂ、Ｃａ、Ｓｒ、Ｌａ等の元素、ＢはＴｉ、Ｚｒ、Ｎｂ、Ｍｇ等の元素から構成される。Ｘは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃａ、Ｓｒ、およびＭｇのうちの少なくとも１つからなる。強誘電体層３４に含まれる強誘電体物質としては、例えば、ＰｂＴｉ_１−ａＺｒ_ａＯ_３（ＰＺＴ）が代表的な材料であり、この基本構成にさらに微量の添加元素を加えても良い。また、ペロブスカイト型から派生した結晶構造を有するＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（ＢＬＴ）も上記強誘電体物質として用いることができる。

中でも、強誘電体層３４の材質としてはＰＺＴが好ましく、この場合、素子の信頼性の観点から、第１電極３２はイリジウムであるのがより好ましい。

第２電極３６は、第１電極３２に使用可能な材料として例示した上記材料またはその酸化物からなることができ、あるいは、アルミニウム，銀，ニッケルなどからなることができる。また、第２電極３６は、単層膜でもよいし、または積層した多層膜でもよい。好ましくは、第２電極３６は、白金、あるいはイリジウムオキサイドとイリジウムとの積層膜からなる。

図１および図２において、第１電極３２と第２電極３６との重複領域３０Ａ（以下、単に「領域３０Ａ」ともいう）とは、第１電極３２および第２電極３６の全膜厚にわたって、第１電極３２と第２電極３６とが重なっている領域ならびにその鉛直下方の領域をいう。

例えば、図１に示す強誘電体キャパシタ３０のように、四角錐台形状を有し、第２電極３６の上面３６ａよりも第１電極３２の上面３２ａのほうが大きい場合、領域３０Ａは、第２電極３６の上面３６ａから鉛直下方に位置する領域である（図２参照）。

図１において、領域３０Ａは、２つの点線より内側の領域であり、領域３０Ｂは、２つの点線より外側の領域である。また、図２において、領域３０Ａはドットで示された領域であり、領域３０Ｂは斜線で示された領域である。

いいかえれば、第１電極３２と第２電極３６との重複領域３０Ａは、強誘電体キャパシタ３０においてキャパシタとして実質的に機能する領域（キャパシタ領域）である。

また、図１および図２に示すように、バリア層１２と第１電極３２とは、接続部４０にて接続されている。ここで、接続部４０は、バリア層１２と第１電極３２とが接続している領域であり、より具体的には、図１において点線の枠で囲まれた領域である。

本実施の形態の半導体装置１００においては、バリア層１２と第１電極３２との接続部４０は、第１電極３２と第２電極３６との重複領域３０Ａ以外の領域（領域３０Ｂ）に設けられている。このように、領域３０Ｂに、バリア層１２と第１電極３２との接続部４０が設けられていることにより、領域３０Ａにおいて、第１電極３２を第２絶縁層２２上にのみ形成させることができる。これにより、キャパシタ領域において、同じ下層（第２絶縁層２２）を有する第１電極３２を形成することができるため、均質な第１電極３２を設けることができる。その結果、均質な強誘電体層３４を形成することができるため、ヒステリシス特性に優れたキャパシタとして機能させることができる。

本実施の形態の半導体装置１００によれば、第１電極３２が少なくともバリア層１２および第２絶縁層２２の上に設けられていることにより、タングステンなどのプラグ導電層上に第１電極が設けられた一般的な半導体装置と比較して、下層の結晶配向性の影響を受けていない第１電極３２を設けることができる。さらに、この第１電極３２の上方に強誘電体層３４を設けることにより、ヒステリシス特性に優れた半導体装置を得ることができる。

また、本実施の形態の強誘電体メモリ装置１００においては、図１および図２に示すように、第１電極３２と第２電極３６との重複領域３０Ａを第２絶縁層２２の直上に配置させることができる。さらに、バリア層１２の引き出し部１４を、重複領域３０Ａ以外の領域３０Ｂに設けることができる。この構成によれば、キャパシタ領域において、同じ下層（第２絶縁層２２）を有する第１電極３２を形成することができるため、均質な第１電極３２を設けることができる。その結果、均質な強誘電体層３４を形成することができるため、ヒステリシス特性に優れたキャパシタとして機能させることができる。

さらに、本実施の形態の半導体装置１００によれば、上述したような位置合わせずれが生じた場合においても（図９参照）、バリア層１２と第１電極３２とが接続されていれば、バリア層１２がトランジスタ１８と強誘電体キャパシタ３０とのコンタクト導電層としての機能を発揮することができる点で有用である。

２．半導体装置の製造方法
次に、図１に示す半導体装置１００の製造方法の一例について、図面を参照して説明する。図３〜図６はそれぞれ、図１の半導体装置１００の一製造工程を模式的に示す断面図である。なお、図３〜図６においては、図１の半導体装置１００のうち、バリア層１２および強誘電体キャパシタ３０が形成される領域の近傍のみを示している。

まず、半導体基板１０にトランジスタ１８を形成する（図１参照）。より具体的には、半導体基板１０にトランジスタ１８を形成し、次いでトランジスタ１８上に第１絶縁層２６を積層する。

次に、例えばドライエッチング法により、第１絶縁層２６に溝２４を形成する（図３参照）。溝２４の大きさは、形成する強誘電体キャパシタ３０の大きさに応じて適宜決定される。次いで、バリア層１２ａを成膜する（図４参照）。バリア層１２ａは、溝２４の側面２４ａおよび底面２４ｂならびに第１絶縁層２６の上面２６ａに設けられる。このバリア層１２ａの成膜は例えば、ＣＶＤ法またはスパッタリング法を用いて行なうことができる。さらに、このバリア層１２ａの上に第２絶縁層２２を形成する（図５参照）。この第２絶縁層２２は例えば、ＣＶＤ法によりバリア層１２ａの上に絶縁層（図示せず）を積層した後、この絶縁層のうち第１絶縁層２６上に形成された部分を化学的機械的研磨により除去することにより形成することができる。この場合、図５に示すように、第２絶縁層２２の上面がバリア層１２の上面とほぼ同じ高さになるように、絶縁層を研磨することが好ましい。

次いで、強誘電体キャパシタ３０を形成する（図６参照）。

まず、バリア層１２ａおよび第２絶縁層２２上に第１電極３２ａを形成する。第１電極３２ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スパッタリング法やＣＶＤ法が挙げられる。

次に、第１電極３２ａ上に強誘電体層３４ａを形成する。強誘電体層３４ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スピンオン法，スパッタリング法，ＭＯＣＶＤ法が挙げられる。

次いで、強誘電体層３４ａ上に第２電極３６ａを形成する。第２電極３６ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スパッタリング法やＣＶＤ法が挙げられる。

その後、所定のパターンのレジスト層Ｒ１を第２電極３６ａ上に形成し、このレジスト層Ｒ１をマスクとして、フォトリソグラフィ法により、バリア層１２ａ，第１電極３２ａ，強誘電体層３４ａ，および第２電極３６ａのパターニングを行なう。このレジストＲ１は、パターニングした後に、バリア層１２の引き出し部１４が第１絶縁層２６上に形成されるようなパターンを有する。これにより、スタック型の強誘電体キャパシタ３０を含む半導体装置１００が得られる（図１参照）。この半導体装置１００に含まれる強誘電体キャパシタ３０は、バリア層１２および第２絶縁層２２上に設けられた第１電極３２と、第１電極３２上に設けられた強誘電体層３４と、強誘電体層３４上に設けられた第２電極３６とを有する。

３．変形例
図７および図８はそれぞれ、図１に示す半導体装置１００の一変形例を模式的に示す断面図である。図７および図８に示す半導体装置２００，３００によれば、図１に示す半導体装置１００と同様の作用効果を有する。

３．１．変形例１
図７に示す半導体装置２００は、バリア層１２の下にコンタクト部２０が設けられ、このコンタクト部２０を介して第２不純物領域１９とバリア層１２とが電気的に接続されている点で、図１に示す半導体装置１００と異なる構成を有する。図７に示す半導体装置２００において、上記の点以外の構成要素は、図１に示す半導体装置１００と同様であるため、詳しい説明は省略する。

溝２４はコンタクト部２０の上に設けられている。さらに、バリア層１２は、溝２４の底面にてコンタクト部２０と接続している。

コンタクト部２０は、第３絶縁層２８に設けられた開口部１２４と、開口部１２４の側面および底面に設けられたコンタクトバリア層１２２と、コンタクトバリア層１２２上に設けられたプラグ導電層１２６とを含む。コンタクトバリア層１２２は例えば、バリア層１２として使用可能な上記に例示した材料からなることができ、プラグ導電層１２６は例えば、タングステン，モリブデン，タンタル，チタン，ニッケルなどの高融点金属からなる。第３絶縁層２８は第１絶縁層２６と同様の材料からなることができる。

３．２．変形例２
図８に示す半導体装置３００は、バリア層１２が引き出し部１４を有していない点で、図１に示す半導体装置１００と異なる構成を有する。図８に示す半導体装置３００において、上記の点以外の構成要素は、図１に示す半導体装置１００と同様であるため、詳しい説明は省略する。なお、図示しないが、図８に示す半導体装置３００について、図７に示す半導体装置２００と同様に、コンタクト部２０を介してバリア層１２と第２不純物層１９とが電気的に接続されている構成にしてもよい。

上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。

例えば、本実施の形態の強誘電体キャパシタおよびその製造方法は例えば、圧電素子等に含まれるキャパシタに応用することができる。

本発明の一実施の形態の半導体装置を模式的に示す断面図。図１に示される第１電極、第２電極、ならびに第２絶縁層の平面パターンを模式的に示す図。図１に示される半導体装置の一製造工程を模式的に示す断面図。図１に示される半導体装置の一製造工程を模式的に示す断面図。図１に示される半導体装置の一製造工程を模式的に示す断面図。図１に示される半導体装置の一製造工程を模式的に示す断面図。本発明の一実施の形態の半導体装置の一変形例を模式的に示す断面図。本発明の一実施の形態の半導体装置の一変形例を模式的に示す断面図。本発明の一実施の形態の半導体装置の一変形例を模式的に示す断面図。

符号の説明

１０半導体基板、１１ゲート絶縁層、１２，１２ａ，１１２ａバリア層、１３ゲート導電層、１４引き出し部、１５サイドウォール絶縁層、１６素子分離領域、１７第１不純物領域、１８トランジスタ、１９第２不純物領域、２０コンタクト部、２２第２絶縁層、２２ａ絶縁層の上面、２４，１２４溝、２４ａ溝の側面、２４ｂ溝の底面、２６第１絶縁層、２６ａ第１絶縁層の上面、２８第３絶縁層、３０強誘電体キャパシタ、３０Ａキャパシタ領域（第１電極３２と第２電極３４との重複領域）、３０Ｂキャパシタ領域外領域、３２，３２ａ第１電極、３４，３４ａ強誘電体層、３６，３６ａ第２電極、４０，１４０バリア層と第１電極との接続部、１４１露出部、１００，２００，３００，４００半導体装置（強誘電体メモリ装置）、１２２コンタクトバリア層、１２６プラグ層、Ｒ１レジスト層

Claims

基板と、
前記基板上に設けられた第１絶縁層と、
前記第１絶縁層に設けられた溝と、
前記溝の底面および側面、ならびに前記第１絶縁層上にわたって設けられたバリア層と、
前記バリア層上であって、前記溝に埋め込まれた第２絶縁層と、
少なくとも前記バリア層および前記第２絶縁層の上に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、
を含み、
前記第２絶縁層の上面と、前記第１絶縁層上に設けられた前記バリア層の上面とは、同じ高さであり、
前記第１電極、前記強誘電体層、および前記第２電極は、強誘電体キャパシタを構成し、
前記強誘電体キャパシタは、前記第２電極の上面よりも前記第１電極の上面のほうが大きい四角錐台形状を有し、
前記第１電極は、前記第２電極の上面から鉛直下方に位置する領域において、前記第２絶縁層上にのみ形成され、
前記第１電極と前記バリア層の接続部は、前記領域以外の領域に設けられている、半導体装置。
請求項１において、
コンタクト部をさらに含み、
前記溝は前記コンタクト部の上に設けられ、
前記バリア層は、前記溝の底面にて前記コンタクト部と接続されている、半導体装置。