JPH01302852A - 半導体メモリのメモリセル構造 - Google Patents
半導体メモリのメモリセル構造Info
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- JPH01302852A JPH01302852A JP63133653A JP13365388A JPH01302852A JP H01302852 A JPH01302852 A JP H01302852A JP 63133653 A JP63133653 A JP 63133653A JP 13365388 A JP13365388 A JP 13365388A JP H01302852 A JPH01302852 A JP H01302852A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 abstract description 10
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- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000926 separation method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
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- 230000010354 integration Effects 0.000 description 2
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- 229920000742 Cotton Polymers 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
特に、メモリキャパシタを有するＤＲＡＭ等の半導体メ
モリのメモリセル構造に関し、ビットラインの形状や配
置に制限されることなく、容易な製造工程で充分なセル
容量を確保できる半導体メモリのメモリセル構造を提供
することを目的とし、 アクセストランジスタが作り込まれた半導体基板上に敷
設され、一部がアクセストランジスタのソース領域に接
続されるとともに、所定部分に開孔部が形成されたビッ
トラインと、該ビットラインよりも基板面上層側に形成
されるとともに、所定部分が該ビットラインの開孔部内
に内在し、内在先端部が前記アクセストランジスタのド
レイン領域に接続されたメモリキャパシタと、を備えて
構成している。
モリのメモリセル構造に関し、ビットラインの形状や配
置に制限されることなく、容易な製造工程で充分なセル
容量を確保できる半導体メモリのメモリセル構造を提供
することを目的とし、 アクセストランジスタが作り込まれた半導体基板上に敷
設され、一部がアクセストランジスタのソース領域に接
続されるとともに、所定部分に開孔部が形成されたビッ
トラインと、該ビットラインよりも基板面上層側に形成
されるとともに、所定部分が該ビットラインの開孔部内
に内在し、内在先端部が前記アクセストランジスタのド
レイン領域に接続されたメモリキャパシタと、を備えて
構成している。
本発明は、半導体メモリのメモリセル構造に関し、特に
、メモリキャパシタを存するＤＲＡＭ等の半導体メモリ
のメモリセル構造に関する。
、メモリキャパシタを存するＤＲＡＭ等の半導体メモリ
のメモリセル構造に関する。
近時、微細加工技術をはじめ、回路技術やセル構造の開
発、改良などさまざまな技術開発がなされた結果、半導
体メモリ、特に、ＤＲＡＭはその集積度を著しく向上さ
せてきた。一般に、集積度の向上は、セル面積の縮小化
を招き、蓄積容量の減少やソフトエラーに対する脆弱性
などを誘引するので、８１基板表面に平坦なキャパシタ
を形成するいわゆるプレーナ形のセル構造では、大容量
化に限界があった。
発、改良などさまざまな技術開発がなされた結果、半導
体メモリ、特に、ＤＲＡＭはその集積度を著しく向上さ
せてきた。一般に、集積度の向上は、セル面積の縮小化
を招き、蓄積容量の減少やソフトエラーに対する脆弱性
などを誘引するので、８１基板表面に平坦なキャパシタ
を形成するいわゆるプレーナ形のセル構造では、大容量
化に限界があった。
そこで、小さなセル面積で比較的大きなセル容量が得ら
れる各種セル構造が実用化され、大容量半導体メモリの
実現に寄与している。
れる各種セル構造が実用化され、大容量半導体メモリの
実現に寄与している。
従来のこの種のセル構造としては、第４図に示すような
トレンチキャパシタ形セル構造が知られている。
トレンチキャパシタ形セル構造が知られている。
第４図において、１は基板、２はドレイン領域、３はソ
ース領域、４はゲート電極として機能するワード線、５
は第１の絶縁膜、６は分離層、７はビットコンタクトパ
ッド、８はキャパシタコンタクトパッド、９は誘電体膜
、ｌＯはセルプレート、１１は第２の絶縁膜、１２はビ
ット線である。トレンチキャパシタ形セル構造は、基板
１内部にトレンチを掘ってそのトレンチ内に、キャパシ
タコンタクトパッド８、誘電体膜９およびセルプレート
１０からなるキャパシタを形成するもので、トレンチを
深くすることにより、セル容量を大きくすることができ
る反面、セル容量の増加に伴って空乏層面積も増加し、
その結果、吸収電荷量が増えてソフトエラーが起き易く
なるといった欠点を持つ。
ース領域、４はゲート電極として機能するワード線、５
は第１の絶縁膜、６は分離層、７はビットコンタクトパ
ッド、８はキャパシタコンタクトパッド、９は誘電体膜
、ｌＯはセルプレート、１１は第２の絶縁膜、１２はビ
ット線である。トレンチキャパシタ形セル構造は、基板
１内部にトレンチを掘ってそのトレンチ内に、キャパシ
タコンタクトパッド８、誘電体膜９およびセルプレート
１０からなるキャパシタを形成するもので、トレンチを
深くすることにより、セル容量を大きくすることができ
る反面、セル容量の増加に伴って空乏層面積も増加し、
その結果、吸収電荷量が増えてソフトエラーが起き易く
なるといった欠点を持つ。
一方、他のセル構造として、第５図に示すようなスタッ
クドキャパシタ形セル構造も知られている。
クドキャパシタ形セル構造も知られている。
第５図において、２１は基板、２２はドレイン領域、２
３はソース領域、２４はゲート電極として機能するワー
ド線、２５は第１の絶縁膜、２６は分離層、２７はビッ
トコンタクトパッド、２８はキャパシタコンタクトパッ
ド、２９は誘電体膜、３０はセルプレート、３１は第２
の絶縁膜、３２はビット線である。スタックドキャパシ
タ形セル構造は、セル自身のアクセストランジスタや配
線領域の上部に、キャパシタコンタクトバット２８、誘
電体膜２９およびセルプレート３０からなるキャパシタ
を形成するもので、ドレイン２Ｍ 域２２とキャパシタ
コンタクトパッド２８の接触面積が少ないことから拡散
層領域が小さく、ソフトエラー耐性に優れている。しか
し、キャパシタ頭載が限られるため、充分なセル容量を
得ることが困難である。
３はソース領域、２４はゲート電極として機能するワー
ド線、２５は第１の絶縁膜、２６は分離層、２７はビッ
トコンタクトパッド、２８はキャパシタコンタクトパッ
ド、２９は誘電体膜、３０はセルプレート、３１は第２
の絶縁膜、３２はビット線である。スタックドキャパシ
タ形セル構造は、セル自身のアクセストランジスタや配
線領域の上部に、キャパシタコンタクトバット２８、誘
電体膜２９およびセルプレート３０からなるキャパシタ
を形成するもので、ドレイン２Ｍ 域２２とキャパシタ
コンタクトパッド２８の接触面積が少ないことから拡散
層領域が小さく、ソフトエラー耐性に優れている。しか
し、キャパシタ頭載が限られるため、充分なセル容量を
得ることが困難である。
〔発明が解決しようとする課題］
従来のスタックドキャパシタ形セル構造にあっては、拡
散層領域が小さく、ソフトエラー耐性に優れているもの
の、キャパシター上部にビット綿３２が位置する構成と
なっていたため、キャパシタ形状の設計にあたっては、
基板２１とビット線３２間の極めて狭あいなスペース内
で、複雑な形状設計がしいられ、製造上の信頼性が低下
するといった問題点があった。
散層領域が小さく、ソフトエラー耐性に優れているもの
の、キャパシター上部にビット綿３２が位置する構成と
なっていたため、キャパシタ形状の設計にあたっては、
基板２１とビット線３２間の極めて狭あいなスペース内
で、複雑な形状設計がしいられ、製造上の信頼性が低下
するといった問題点があった。
また、近時のＤＲＡＭでは、−段とセル面積が縮小化さ
れる傾向にあるが、狭あいなスペース内で充分なセル容
量を得るためのキャパシタ形状設計には限界があり、近
時の傾向に応え難い。なお、基板２１とビット線３２間
のスペースを拡大すれば充分なセル容量を得られるが、
この場合、ビット線３２が長くなり、線路抵抗や浮遊容
量の増大を招くので好ましくない。
れる傾向にあるが、狭あいなスペース内で充分なセル容
量を得るためのキャパシタ形状設計には限界があり、近
時の傾向に応え難い。なお、基板２１とビット線３２間
のスペースを拡大すれば充分なセル容量を得られるが、
この場合、ビット線３２が長くなり、線路抵抗や浮遊容
量の増大を招くので好ましくない。
本発明は、このような問題点に鑑みてなされたもので、
ビットラインの形状や配置に制限されることなく、容易
な製造工程で、充分なセル容量を確保できる半導体メモ
リのメモリセル構造を提供することを目的としている。
ビットラインの形状や配置に制限されることなく、容易
な製造工程で、充分なセル容量を確保できる半導体メモ
リのメモリセル構造を提供することを目的としている。
本発明では、上記目的を達成するために、アクセストラ
ンジスタが作り込まれた半導体基板上に敷設され、一部
がアクセストランジスタのソース領域に接続されるとと
もに、所定部分に開孔部が形成されたビットラインと、
該ビットラインよりも基板面上層側に形成されるととも
に、所定部分が該ビットラインの開孔部内に内在し、内
在先端部が前記アクセストランジスタのドレイン領域に
接続されたメモリキャパシタと、を備えて構成している
。
ンジスタが作り込まれた半導体基板上に敷設され、一部
がアクセストランジスタのソース領域に接続されるとと
もに、所定部分に開孔部が形成されたビットラインと、
該ビットラインよりも基板面上層側に形成されるととも
に、所定部分が該ビットラインの開孔部内に内在し、内
在先端部が前記アクセストランジスタのドレイン領域に
接続されたメモリキャパシタと、を備えて構成している
。
本発明では、ビットラインの上層側にメモリキャパシタ
の主要部が形成される。
の主要部が形成される。
したがって、ビットラインと競合することなく、メモリ
キャパシタの主要部の形状を決定することができ、充分
なセル容量を確保しつつ、製造工程を容易にすることが
できる。
キャパシタの主要部の形状を決定することができ、充分
なセル容量を確保しつつ、製造工程を容易にすることが
できる。
〔実施例］
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体メモリのメモリセル構
造の一実施例を示す図であり、ＤＲＡＭに適用した例で
ある。
造の一実施例を示す図であり、ＤＲＡＭに適用した例で
ある。
まず、第１図を参照しながら本実施例のパターンレイア
ウトを説明する。第１図において、４０はワードライン
、４１はビットラインであり、これらのワードライン４
０およびビットライン４１は、相互に交差するように基
板（半導体基板）４２上に多数本配設されている。基板
４２にはソース領域Ｓおよびドレイン領域りを有するア
クセストランジスタＴＲが多数作り込まれており、アク
セストランジスタＴＲは、ビットライン４１の裏側（紙
面を突き抜ける方向）に位置している。
ウトを説明する。第１図において、４０はワードライン
、４１はビットラインであり、これらのワードライン４
０およびビットライン４１は、相互に交差するように基
板（半導体基板）４２上に多数本配設されている。基板
４２にはソース領域Ｓおよびドレイン領域りを有するア
クセストランジスタＴＲが多数作り込まれており、アク
セストランジスタＴＲは、ビットライン４１の裏側（紙
面を突き抜ける方向）に位置している。
なお、４３はビットコンタクトホール、４４はビットラ
イン４１に形成された開孔部であり、これらのビットコ
ンタクトホールおよび開花部が位置する部分のビットラ
イン４１の幅は、強度保持のため若干拡幅されている。
イン４１に形成された開孔部であり、これらのビットコ
ンタクトホールおよび開花部が位置する部分のビットラ
イン４１の幅は、強度保持のため若干拡幅されている。
第２図は、第１図におけるＩ−１’矢矢視面を示す図で
ある。第２図において、４２は基板、ＴＲは基板４２に
作り込まれたアクセストランジスタであり、アクセスト
ランジスタＴＲは上述のソース領域Ｓおよびドレイン領
域りを有している。なお、４５は分離層、４０はワード
ライン、４６は酸化膜、４７はソース領域Ｓ上に形成さ
れたビットコンタクトパッド、４８はドレイン領域り上
に形成されたキャパシタコンタクトパッド、４９は第１
の絶縁膜、４１は開花部４４を有するビットライン、５
０は第２の絶縁膜、５１はサイドウオール層、５２はキ
ャパシター引き出し電極、５３は誘電体層、５４はセル
プレート、であり、キャパシター引き出し電極５２、誘
電体層５３およびセルプレート５４はメモリキャパシタ
５５を構成している。メモリキャパシタ５５はビットラ
イン４１の開孔部４４に対応する所定部分Ａで、開孔部
４４内部に内在しており、その内在先端部５６がキャパ
シタコンタクトパッド４８を介してアクセストランジス
タＴＲのドレイン領域りに接続している。
ある。第２図において、４２は基板、ＴＲは基板４２に
作り込まれたアクセストランジスタであり、アクセスト
ランジスタＴＲは上述のソース領域Ｓおよびドレイン領
域りを有している。なお、４５は分離層、４０はワード
ライン、４６は酸化膜、４７はソース領域Ｓ上に形成さ
れたビットコンタクトパッド、４８はドレイン領域り上
に形成されたキャパシタコンタクトパッド、４９は第１
の絶縁膜、４１は開花部４４を有するビットライン、５
０は第２の絶縁膜、５１はサイドウオール層、５２はキ
ャパシター引き出し電極、５３は誘電体層、５４はセル
プレート、であり、キャパシター引き出し電極５２、誘
電体層５３およびセルプレート５４はメモリキャパシタ
５５を構成している。メモリキャパシタ５５はビットラ
イン４１の開孔部４４に対応する所定部分Ａで、開孔部
４４内部に内在しており、その内在先端部５６がキャパ
シタコンタクトパッド４８を介してアクセストランジス
タＴＲのドレイン領域りに接続している。
次に、第３図を参照しながら、本実施例の製造工程を説
明する。
明する。
７３゛ａの
アクセストランジスタＴＲおよび分離層４５を作り込ん
だ基板４２上に、酸化膜４６に包まれたワードライン４
０を形成し、ビットコンタクトパッド４７およびキャパ
シタコンタクトパッド４８ヲ形成した後、第１（７）絶
縁膜４９をＣＶＤ ５ｉｎ２等により形成する。
だ基板４２上に、酸化膜４６に包まれたワードライン４
０を形成し、ビットコンタクトパッド４７およびキャパ
シタコンタクトパッド４８ヲ形成した後、第１（７）絶
縁膜４９をＣＶＤ ５ｉｎ２等により形成する。
・、３゛′ ｂ の工１
ビットコンタクトパッド４７の位置に合わせて第°１の
絶縁膜４９にビットコンタクトホール（第３図（ａ）中
破線で示す）を形成後、ビットライン４１および第２の
絶縁膜５０を形成する。
絶縁膜４９にビットコンタクトホール（第３図（ａ）中
破線で示す）を形成後、ビットライン４１および第２の
絶縁膜５０を形成する。
星１区工且と互工丘
第２の絶縁膜５０、ビットライン４１、第１の絶縁膜４
９を貫通してキャパシタコンタクトパッド４８に達する
コンタクトホール（第３図（ｂ）中破線で示す）を形成
する。
９を貫通してキャパシタコンタクトパッド４８に達する
コンタクトホール（第３図（ｂ）中破線で示す）を形成
する。
なお、このとき、ビットライン４１に開孔部４４が形成
される。そして、第２の絶縁膜５０全面にＣＶ Ｄ
Ｓ ｉ Ｏｚを形成した後、ＲＩＥ等を用いてサイドウ
オール層５１を形成する。
される。そして、第２の絶縁膜５０全面にＣＶ Ｄ
Ｓ ｉ Ｏｚを形成した後、ＲＩＥ等を用いてサイドウ
オール層５１を形成する。
策１国」工し■工程
キャパシター引き出し電極５２、誘電体［５３、セルプ
レート５４を順次積層してメモリキャパシタ５５を作り
、 第１０Ｄづλ１程 必要に応じて第４の絶縁層５８およびＡ１配線５９を形
成して完成する。
レート５４を順次積層してメモリキャパシタ５５を作り
、 第１０Ｄづλ１程 必要に応じて第４の絶縁層５８およびＡ１配線５９を形
成して完成する。
このように本実施例では、ビットライン４１を形成する
工程（第３図（ｂ）の工程）の後に、メモリキャパシタ
５５を作る工程（第３図（ｄ）の工程）が行われる。そ
して、セル容量の調節は、第２の絶縁膜５０の層厚を変
化させることにより行われる。したがって、ビットライ
ン４１の形状や配置に制限されることなく、セル容量を
調節することができ、充分なセル容量が容易な製造工程
で得られる。
工程（第３図（ｂ）の工程）の後に、メモリキャパシタ
５５を作る工程（第３図（ｄ）の工程）が行われる。そ
して、セル容量の調節は、第２の絶縁膜５０の層厚を変
化させることにより行われる。したがって、ビットライ
ン４１の形状や配置に制限されることなく、セル容量を
調節することができ、充分なセル容量が容易な製造工程
で得られる。
本発明によれば、ビットラインの形状や配置に制限され
ることなく、容易な製造工程で、充分なセル容量を確保
することができる半導体メモリのメモリセル構造が実現
できる。
ることなく、容易な製造工程で、充分なセル容量を確保
することができる半導体メモリのメモリセル構造が実現
できる。
第１〜３図は本発明に係る半導体メモリのメモリセル構
造の一実施例を示す図であり、第１図はそのパターンレ
イアウトを示す図、第２図は第１図におけるＩ−１’矢
矢視面を示す図、 第３図はその製造工程を説明するための図である。 第４．５図は従来例を示す図であり、 第４図はそのトレンチキャパシタ形セル構造を示す図、 第５図はそのスタックドキャパシタ形セル構造を示す図
である。 ４１・・・・・・ビットライン、 ４２・・・・・・基板（半導体基板）、４４・・・・・
・開孔部、 ５５・・・・・・メモリキャパシタ、 ５６・・・・・・内在先端部、 Ｓ・・・・・・ソース領域、 Ｄ・・・・・・ドレインｊＩ Ｍ、 ＴＲ・・・・・・アクセストランジスタ。
造の一実施例を示す図であり、第１図はそのパターンレ
イアウトを示す図、第２図は第１図におけるＩ−１’矢
矢視面を示す図、 第３図はその製造工程を説明するための図である。 第４．５図は従来例を示す図であり、 第４図はそのトレンチキャパシタ形セル構造を示す図、 第５図はそのスタックドキャパシタ形セル構造を示す図
である。 ４１・・・・・・ビットライン、 ４２・・・・・・基板（半導体基板）、４４・・・・・
・開孔部、 ５５・・・・・・メモリキャパシタ、 ５６・・・・・・内在先端部、 Ｓ・・・・・・ソース領域、 Ｄ・・・・・・ドレインｊＩ Ｍ、 ＴＲ・・・・・・アクセストランジスタ。
Claims (1)
- 【特許請求の範囲】 アクセストランジスタが作り込まれた半導体基板上に敷
設され、一部がアクセストランジスタのソース領域に接
続されるとともに、所定部分に開孔部が形成されたビッ
トラインと、 該ビットラインよりも基板面上層側に形成されるととも
に、所定部分が該ビットラインの開孔部内に内在し、内
在先端部が前記アクセストランジスタのドレイン領域に
接続されたメモリキャパシタと、を備えたことを特徴と
する半導体メモリのメモリセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133653A JPH01302852A (ja) | 1988-05-31 | 1988-05-31 | 半導体メモリのメモリセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133653A JPH01302852A (ja) | 1988-05-31 | 1988-05-31 | 半導体メモリのメモリセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302852A true JPH01302852A (ja) | 1989-12-06 |
Family
ID=15109809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133653A Pending JPH01302852A (ja) | 1988-05-31 | 1988-05-31 | 半導体メモリのメモリセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0401686A2 (en) * | 1989-05-31 | 1990-12-12 | Nec Corporation | Semiconductor memory cell having high density structure |
| FR2668856A1 (fr) * | 1990-11-01 | 1992-05-07 | Samsung Electronics Co Ltd | Cellule de memoire dram possedant une structure en forme de tunnel et procede pour fabriquer une telle cellule. |
| EP0600850A1 (de) * | 1990-02-23 | 1994-06-08 | INSTITUT FÜR HALBLEITERPHYSIK FRANKFURT (ODER) GmbH | DRAM-Zellenstruktur mit Kondensator über Bitleitung und Verfahren zu deren Herstellung |
-
1988
- 1988-05-31 JP JP63133653A patent/JPH01302852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0401686A2 (en) * | 1989-05-31 | 1990-12-12 | Nec Corporation | Semiconductor memory cell having high density structure |
| EP0600850A1 (de) * | 1990-02-23 | 1994-06-08 | INSTITUT FÜR HALBLEITERPHYSIK FRANKFURT (ODER) GmbH | DRAM-Zellenstruktur mit Kondensator über Bitleitung und Verfahren zu deren Herstellung |
| FR2668856A1 (fr) * | 1990-11-01 | 1992-05-07 | Samsung Electronics Co Ltd | Cellule de memoire dram possedant une structure en forme de tunnel et procede pour fabriquer une telle cellule. |
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