JP2586182B2 - 半導体メモリセルおよびその製造方法 - Google Patents

半導体メモリセルおよびその製造方法

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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリセルおよびその製造方法に関
し、特に1トランジスタおよびスタックド型の1容量か
らなるDRAMの半導体メモリセルおよびその製造方法に関
する。
〔従来の技術〕
1970年、容量に電荷を貯蔵する方式の3トランジスタ
メモリセル(以下、3Tセルと呼ぶ)を用いた1KビットDR
AMが開発された。このときから大容量,低価格の半導体
メモリとしてのDRAMの歴史が始まる。従来、半導体メモ
リには、フリップフロップ型のSRAMが使われていた。SR
AMのメモリセルは、例えばMOSFETで構成された場合、6
トランジスタのみ,あるいは4トランジスタ並びに2抵
抗を必要とする。これに比べるとDRAMの3Tセルはトラン
ジスタが3個と構成要素が少ないため、小面積で大容量
の半導体メモリに適したものであった。4Kビットメモリ
では、3Tセルに代わって、1つのトランジスタと1つの
容量とで構成される1トランジスタメモリセル(以下、
1Tセルと呼ぶ)が使われるようになった。その後、回路
設定,デバイス設計,微細加工,製造プロセスなどの技
術の進歩により、DRAMは1Tセルを用いて約3年で4倍の
大容量化がなされてきた。
1974年に提案せれたスケーリング則により、技術の進
歩は加速された。
1978年、α粒子が半導体内に入射した場合に生じる誤
動作であるソフトエラーが発見され、1Tセルの設計方法
に変更が生じた。それまで、微細加工技術の進歩やセン
スアンプの回路設計技術の発達により、1Tセルを構成す
る容量(以下、セル容量と呼ぶ)は安定な読み出し動作
を保証できる値まで減らすことが出来ると考えられてい
た。しかし、ソフトエラー耐性を保証するためには、セ
ル容量をそれほど減らすことが出来ないことが解った。
すなわち、セル容量には従来からあった安定読み出しを
保証するための必要最小値に加えて、ソフトエラー耐性
のための必要最小値が設けられた。そして64Kビット以
上のDRAMにおいては、ソフトエラー耐性のための必要最
小値の方がセル容量の必要最小値を決めるより重要な要
因になった。つまり、セル容量にはスケーリング則が適
用できなくなってきた。その結果、メモリセルの面積を
十分に減らすことができず、DRAMの大容量化に伴ないメ
モリチップの面積は徐々に増大してきている。
1982年、溝(トレンチ)容量技術が開発された。これ
は、溝(トレンチ)の中に容量を作ることによりセル容
量の電極面積を増大させる。これにより、セル容量を一
定にしたまま1Tセルのトランジスタの部分面積を減らす
ことが可能となった。この技術は、セル容量を3次元的
に設計するという技術思想の発端ともなった。
しかしこの技術により、さらにDRAMの大容量化を進め
るには、トレンチ容量の開口部の寸法を小さくし、トレ
ンチの深さを深くすることが必要となるが、加工技術の
限界から極めて困難となることが予想される。
近年、上述のトレンチ容量技術の限界に対処して、ス
タックド型セル容量が脚光を浴びるようになってきた。
スタックド型セル容量を有する1TセルのDRAMの構造
は、トランジスタ,ワード線,ビット線に関しては従来
の1Tセルの構造と同じである。P型シリコン基板,ある
いはシリコン基板上に形成されたPウエルの表面は、例
えばLOCOS酸化膜等による素子分離領域,および活性化
領域とに分割される。ワード線は活性化領域の長手方向
と直角に配置され、ビット線は活性化領域の長手方向と
平行に配置される。トランジスタは活性化領域に形成さ
れる。トランジスタは、ゲート電極を兼ねるワード線,
並びにゲート電極に対して自己整合的にが分離形成され
たN型拡散領域からなる第1の電極,および第2の電極
から構成される。ビット線は第1のコンタクトホールを
介して第1の電極に接続される。スタックド型セル容量
を有する1TセルのDRAMでは、スタックド型セル容量の下
部電極は第2のコンタクトホールを介して第2の電極に
接続される。
当初のスタックド型セル容量を有する1TセルのDRAMで
は、ビット線が最上層に位置し、セル容量がビット線と
ワード線との中間層に位置していた。セル容量の厚さ
は、ビット線,ワード線等の配線層の厚さに比べて十分
大きい。このため、第1のコンタクトホールの開口部の
寸法は小さく、かつ、深さは非常に深くなる。その結
果、これの形成は、トレンチの形成と同じ問題に遭遇す
ることになった。
最近、上記の問題点を解決する方法として、スタック
ド型セル容量を有する新たな構造の1TセルのDRAMが提案
された。これらは、アイ・イー・ディー・エム テクニ
カル ダイジェスト,1988年592−595ページ(IEDM Tech
nicol Digest pp592−595,1988),およびアイ・イー・
ディー・エム テクニカル ダイジェスト,1988年596−
599ページ(IEDM Technical Digest pp596−599,1988に
示されている。これらの構造では、セル容量が最上層に
位置し、ビット線がセル容量とワード線との中間層に位
置している。これらの構造では、ビット線およびワード
線は第2の電極上を避けて配置され、かつ、ビット線お
よびワード線は第2の電極を囲むように配置されてい
る。
第8図および第9図(a)〜(c)を用いて、従来の
半導体メモリセルの構造およびその製造方法を説明す
る。この半導体メモリセルは、スタックド型のセル容量
を有し、セル容量が最上層に位置し、ビット線がセル容
量とワード線との中間層に位置する構造を有する1Tセル
のDRAMの半導体メモリセルである。また、この半導体メ
モリセルの構造は、アイ・イー・ディー・エム テクニ
カル ダイジェスト,1988年592−595ページに提案され
た構造である。この半導体メモリセルの製造方法等は細
部が不明解であるため、本発明の第1の実施例に提示す
る内容に準じて構成した場合どのようになるかを記載す
る。パターン設計,プロセス等は0.6μmルールを採用
する。
まず、第8図を用いて、トランジスタ,セル容量,お
よび各配線の間の接続関係を説明する。第8図は2ビッ
ト分のメモルセルを示す模式的平面図である。P型シリ
コン基板の表面に、例えばLOCOS法により形成されたフ
ィールド酸化膜は素子分離領域,活性化領域を規定す
る。素子分離領域と活性化領域との境界である活性化領
域境界403a,403bの内部にトランジスタが形成されてい
る。活性化領域の長手方向に概略直交して、ワード線40
4a,404b,404cが配置されている。ワード線404a,404b,40
4cはトランジスタのゲート電極を兼ねる。トランジスタ
はこれらのゲート電極と、N型拡散層からなる第1電極
406a,406bおよび第2電極416a,416b,416cとから構成さ
れる。第1電極406a,および第1電極406b上には第1コ
ンタクトホール418a,418bが設けられている。活性化領
域の長手方向に平行に、かつ、フィールド酸化膜上に、
ビット線414a,414bが配置されている。ビット線414aは
第1コンタクトホール418aを介して第1電極406aに接続
され、ビット線414bは第1コンタクトホール418bを介し
て第1電極406bに接続されている。第2電極416a,416b
上に第2コンタクトホール428a,428bが設けられてい
る。ビット線の間に配置されたセル容量410aは、第2コ
ンタクトホール428aを介して第2電極416aに接続され、
同様にビット線の間に配置されたセル容量410bは、第2
コンタクトホール428bを介して第2電極416bに接続され
ている。ビット線と活性化領域境界との間は、第2コン
タクトホールの部分を除き、隔てられている。
次に、第8図および第9図(a)〜(c)を用いて、
従来の半導体メモリセルの製造方法等の説明を行なう。
第9図(a),(b),(c)は、第8図における一点
鎖線AA′,BB′,CC′における模式的断面図である。
まず、例えばP型シリコン基板401上に、例えばLOCOS
法によるフィールド酸化膜402が形成される。これの膜
厚は300nm程度である。シリコン酸化膜に換算して膜厚1
0nm程度のゲート絶縁膜を形成した後、N型多結晶シリ
コン膜を堆積する。これの膜厚は250nm程度である。高
温化学気相成長によるシリコン酸化膜(以後、HTO膜と
呼ぶ)405が堆積される。これの膜厚は200nm程度であ
る。フォトリソグラフィ工程によりHTO膜405,N型多結晶
シリコン膜が加工され、ワード線404a,404b,404cが形成
される。これらの幅(すなわち、ゲート長)は0.6μm
である。ワード線404a,404b,404cをマスクに用いたイオ
ン注入によりN-型拡散層が形成される。ワード線404a,4
04b,404cの側面にHTO膜415からなるサイドウォールが形
成される。これの膜厚は100nm程度である。再びイオン
注入を行ない、N+型拡散層が形成される。これにより、
LDD構造の第1電極406a,406bおよび第2電極416a,416b,
416cが形成される。
次に、第1電極406a,406bおよび第2電極416a,416b,4
16cの表面に熱酸化による膜厚数十nmのシリコン酸化膜
が形成された後、ワード線およびビット線の間の層間絶
縁膜となるBPSG膜427が堆積される。これの膜厚は約250
nmである。第1電極406a,406b上のBPSG膜427および熱酸
化膜をエッチング開口することにより、第1コンタクト
ホール408a,408bが設けられる。ポリサイド膜が堆積さ
れる。これの膜厚は250nm程度である。ポリサイド膜が
エッチング加工されて、ビット線414a,414bが形成され
る。
続いて、ビット線およびセル容量の間の層間絶縁膜と
なるBPSG膜437が堆積される。これの膜厚は約250nmであ
る。第2電極416a,416b上のBPSG膜437およびBPSG膜427
および熱酸化膜をエッチング開口することにより、第2
コンタクトホール418a,418bが設けられる。第2コンタ
クトホール上に、N型多結晶シリコンからなるスタック
ド形セル容量の下部電極409a,409c等が形成される。こ
れらの高さは、約1.8μmである。これらの構造はフィ
ン構造であるが、簡略化して図示してある。シリコン酸
化膜に換算して膜厚5nm程度の容量絶縁膜(図示せず)
が形成される。N型多結晶シリコンからなるスタックド
形セル容量の上部電極であるところのプレート電極419
か形成される。これの膜厚は100nm程度である。プレー
ト電極,容量絶縁膜,および下部電極とからスタックド
型セル容量410a,410b等が形成される。セル容量410a,41
0bの下部電極は第2コンタクトホール418a,418bを介し
て第2電極416a,416bに接続される。以降の工程は省略
する。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリセルでは、以下に示す問
題点がある。
まず、第9図(c)に示すように、ビット線414a,414
bの間隔の最も狭い部分は第1コンタクトホール406aが
設けられた部分である。第1コンタクトホール406aとビ
ット線414bとの間隔は、単なるエッチングの加工精度に
より決定されるのではない。ここに図示した部分でのビ
ット線414b下のBPSG膜427には高さが約300nmの段差が存
在する。この段差はワード線404aおよびワード線404bを
覆う部分でのBPSG膜427の影響である。この段差の存在
により、第1コンタクトホール406aとビット線414bとの
間隔は、エッチングと加工精度により決定する値より大
きめに設定することになる。
次に、第2コンタクトホール416aは、第9図(b)に
示すように、更に厳しい状況のもとに形成される。第2
コンタクトホール416aは、段差が約700nmある窪みの底
に形成される。この段差は、ワード線404bによるBPSG膜
427の段差およびビット線414a,414bによるBPSG膜437に
よる段差の和となる。ビット線414a,414bを近接させれ
ば窪みの段差は緩和されるが、開口部のBPSG膜437,427
の膜厚が1μm以上に増加する。このため、このような
構造を取る限り、フォトリソグラフィ工程においてフォ
トレジスト膜の現像工程あるいはエッチング工程の制御
性が悪くなる。ビット線の間隔は、第1コンタクトホー
ルよりも第2コンタクトホールとの関連により強く支配
される。
上述の問題点を整理すると、以下のようになる。
まず、これらの構造では、セル容量が最上層に位置
し、ビット線がセル容量とワード線との中間層に位置し
ている。これらの構造では、ビット線およびワード線は
第2の電極上を避けて配置され、かつ、ビット線および
ワード線は第2の電極を囲むように配置されている。そ
のため、第2コンタクトホールが形成される部分の近傍
において、ビット線,ワード線,および第2の電極を覆
う絶縁膜の形状は、深い窪みを形成することになる。こ
の深い窪みの底に第2コンタクトホールが形成される。
ビット線はワード線より上層に形成されるため、窪みの
深さはビット線に大きく依存することになる。
次に、スタックド型セル容量を有する新たな構造の1T
セルでは、特にビット線と第2コンタクトホールとの間
隔が重要になる。そのため、ビット線と隣接ビット線と
の間隔は十分に取ることが必要になり、セルサイズはビ
ット線と隣接ビット線との間隔により制約されることに
なる。
また、セル容量の配置は第2コンタクトホールの位置
により規定され、セル容量の配置の自由度はこれにより
制約される。
更に、第2コンタクトホールを開口する部分の絶縁膜
の厚さ自体には問題はないが、この開口部分の周辺の絶
縁膜の厚さが厚いため、エッチング工程を含めたフォト
リソグラフィ工程の制御性が好ましくなくなる。
これらの難点があるため、このままの構造でよりセル
サイズを小さくすることは困難となる。
〔課題を解決するための手段〕
本発明の半導体メモリセルは、スタックド型のセル容
量を有し、セル容量が最上層に位置し、ビット線がセル
容量とワード線との中間層に位置する構造を有する1Tセ
ルのDRAMの半導体メモリセルにおいて、トランジスタの
第2電極に局所コンタクトホールを設け、局所コンタク
トホールを介して第2電極と接続する局所配線を設け
る。局所配線の一端は局所コンタクトホールに位置し、
他端は素子分離領域上に位置する。第1コンタクトホー
ルを介してトランジスタの第1電極と接続されるビット
線は、ワード線からなるゲート電極の上部,および局所
コンタクト上の局所配線の上部に配置される。局所配線
の他端上に第2コンタクトホールが設けられ、これを介
してセル容量の下部電極が局所配線に接続される。これ
により、セル容量の下部電極は、第2コンタクトホー
ル,局所配線,および局所コンタクトホールを介して、
第2電極に接続されることになる。
局所配線の多端の位置はワード線と隣接ワード線との
間の絶縁膜上、あるいは隣接ワード線上、あるいは隣接
ワード線を乗り越えた位置での絶縁膜上にある。
本発明の半導体メモリセルの製造方法の第1の態様
は、以下の工程を有している。シリコン基板表面に素子
分離領域および活性化領域が同時に形成される。露出表
面が絶縁膜で覆われたゲート電極を兼ねるワード線が形
成され、活性化領域内に第1,第2電極が形成される。ワ
ード線と局所配線との間の層間絶縁膜となる第1層間絶
縁膜が形成される。第2電極上のこの層間絶縁膜に局所
コンタクトが形成され、局所配線が形成される。局所配
線とビット線との間の層間絶縁膜となる第2層間絶縁膜
が形成される。第1電極上の第1および第2層間絶縁膜
上に第1コンタクトホールが形成され、ビット線が形成
される。ビット線とセル容量との間の層間絶縁膜となる
第3層間絶縁膜が形成される。局所配線の他端上の第2
および第3層間絶縁膜上に第2コンタクトホールが形成
され、セル容量の下部電極が形成される。ワード線の露
出表面に形成される絶縁膜は、好ましくは高温化学気相
成長によるシリコン酸化膜である。また、ワード線の露
出表面に形成される絶縁膜における側面部分は、シリコ
ン窒化膜である。第1,第2,および第3層間絶縁膜は、好
ましくはBPSG膜である。
本発明の半導体メモリセルの製造方法の第2の態様は
製造方法の第1の態様における第1層間絶縁膜を形成す
る工程の代わりに、以下の工程を有している。ワード線
間に埋め込み絶縁膜が形成され、表面が平坦化される。
埋め込み絶縁膜は、シリコン窒化膜あるいは低温化学気
相成長によるシリコン酸化膜である。ただし、シリコン
窒化膜を用いる場合には、ワード線の露出表面に形成さ
れる絶縁膜における側面部分は高温化学気相成長による
シリコン酸化膜であることが好ましい。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図および第2図(a)〜(f)を用いて、本発明
の第1の実施例の半導体メモリセルの構造およびその製
造方法を説明する。この半導体メモリセルは、スタック
ド型のセル容量を有し、セル容量が最上層に位置し、ビ
ット線がセル容量とワード線との中間層に位置する構造
を有する1TセルのDRAMの半導体メモリセルである。パタ
ーン設計,プロセス等は0.6μmルールを採用する。
まず、第1図を用いて、トランジスタ,セル容量,お
よび各配線の間の接続関係を説明する。第1図は2ビッ
ト分のメモリセルを示す模式的平面図である。P型シリ
コン基板の表面に、例えばLOCOS法により形成されたフ
ィールド酸化膜は素子分離領域,活性化領域を規定す
る。素子分離領域と活性化領域との境界である活性化領
域境界103a,103bの内部にトランジスタが形成されてい
る。活性化領域の長手方向に概略直交して、ワード線10
4a,104b,104cが配置されている。ワード線104a,104b,10
4cはトランジスタのゲート電極を兼ねる。トランジスタ
はこれらのゲート電極と、N型拡散層からなる第1電極
106a,106bおよび第2電極116a,116b,116cとから構成さ
れる。第1電極106a,106b上には第1コンタクトホール1
18aおよび第1コンタクトホール118bが設けられてい
る。活性化領域の長手方向に平行に、かつ、それらの上
に、ビット線114a,114bが配置されている。ビット線114
aは第1コンタクトホール118aを介して第1電極106aに
接続され、ビット線114bは第1コンタクトホール118bを
介して第1電極106bに接続されている。第2電極116a,1
16b上に局所コンタクトホール108a,108bが設けられてい
る。局所配線141a,141bが配置される。局所配線141a,14
1bの一端は局所コンタクトホール108a,108bを介して第
2電極116a,116bに接続され、これらの他端は素子分離
領域のフィールド酸化膜上に存在する。局所配線141a,1
41bの他端上に、第2コンタクトホール128a,128bが設け
られる。ビット線の間に配置されたセル容量110aは、第
2コンタクトホール128a,局所配線141a,局所コンタクト
ホール108aを介して第2電極116aに接続され、同様にビ
ット線の間に配置されたセル容量110bは、第2コンタク
トホール128b,局所配線141b,局所コンタクトホール108b
を介して第2電極116bに接続されている。
次に、第1図および第2図(a)〜(f)を用いて、
第1の実施例の半導体メモリセルの製造方法の説明を行
なう。第2図(a),(c),(e)および第2図
(b),(d),(f)は第1図における一点鎖線AA′
およびBB′における模式的断面図である。
まず、第1図および第2図(a),(b)に示すよう
に、例えばP型シリコン基板101上に、例えばLOCOS法に
よるフィールド酸化膜102が形成される。これの膜厚は3
00nm程度である。シリコン酸化膜に換算して膜厚10nm程
度のゲート絶縁膜を形成した後、N型多結晶シリコン膜
を堆積する。これの膜厚は250nm程度である。HTO膜105
が堆積される。これの膜厚は200nm程度である。フォト
リソグラフィ工程によりHTO膜105,N型多結晶シリコン膜
が加工され、ワード線104a,104b,104cが形成される。こ
れらの幅(すなわち、ゲート長)は0.6μmである。ワ
ード線104a,104b,104cをマスクに用いたイオン注入によ
りN-型拡散層が形成される。ワード線104a,104b,104cの
側面にHTO膜115からなるサイドウォールが形成される。
これの膜厚は100nm程度である。再びイオン注入を行な
い、N+型拡散層が形成される。これにより、LDD構造の
第1電極106a,106bおよび第2電極116a,116b,216cが形
成される。
次に、第1電極106a,106bおよび第2電極116a,116b,1
16cの表面に熱酸化による膜厚数十nmのシリコン酸化膜
が形成された後、ワード線および局所配線の間の第1の
層間絶縁膜となるBPSG膜117が堆積され、850℃程度の熱
処理によりリフローされる。これの膜厚は約250nmであ
る。第2電極116a並びに第2電極116b上のBPSG膜117,熱
酸化膜をエッチング開口して、局所コンタクトホール10
8a,108bが設けられる。これらの開口部におけるBPSG膜1
17および熱酸化膜膜厚は250nm程度であり、段差もフォ
トリソグラフィ工程を阻害するほど無く、局所コンタク
トホールの形成は容易である。これらの開口部は第2電
極をはみだしても良い。この場合、コンタクトイオン注
入を行なうこともある。膜厚250nm程度のN型多結晶シ
リコン膜を堆積する。この場合の多結晶シリコン膜の堆
積方法は、選択成長と通常の成長方法とを組み合わせた
ものでも良い。この膜をエッチング加工することによ
り、局所配線141a,141bが設置される。局所配線141a,14
1bの一端は局所コンタクトホール108a,108bを介して第
2電極116a,116bに接続され、これらの他端は素子分離
領域のフィールド酸化膜102上のBPSG膜117上に存在す
る。
次に、第1図および第2図(c),(d)に示すよう
に、ワード線および局所配線の間の第2の層間絶縁膜と
なるBPSG膜127が堆積され、850℃程度の熱処理によりリ
フローされる。これの膜厚は約250nmである。第1電極1
06a並びに第1電極106b上のBPSG膜127,117,および熱酸
化膜をエッチング開口して、第1コンタクトホール118
a,118bが設けられる。これらの開口部におけるBPSG膜12
7,117,および熱酸化膜からなる絶縁膜の膜厚は、500〜7
50nm程度である。また、これらの開口部の周辺の絶縁膜
との段差は、概略200nmである。従って、第1コンタク
トホールの形成に際して、なんら支障は生じない。ポリ
サイド膜が堆積される。これの膜厚は250nm程度であ
る。ポリサイド膜がエッチング加工されて、ビット線11
4a,114bが形成される。なお、第1コンタクトホール内
にタングステン,もしくは多結晶シリコンを選択成長さ
せてから、ポリサイド膜を堆積する方法もある。ビット
線が形成される部分の下地のBPSG膜127の表面におい
て、第1コンタクトホールおよび局所コンタクトホール
上には窪みが存在する。しかし、それ以外の部分におい
て、窪みあるいは段差による傾斜面に沿ってビット線が
存在することは無い。このため、ビット線に対する加工
精度は有利になる。
続いて、第1図および第2図(e),(f)に示すよ
うに、ビット線およびセル容量の間の第3の層間絶縁膜
となるBPSG膜137が堆積され、850℃程度の熱処理により
リフローされる。これの膜厚は約250nmである。局所配
線141a,141bの他端上のBPSG膜137,127をエッチング開口
して、局所配線141a,141bの他端上に、第2コンタクト
ホール128a,128bが設けられる。これらの開口部におけ
るBPSG膜137,127からなる絶縁膜の膜厚は、500nm程度で
ある。また、これらの開口部の周辺の絶縁膜との段差
は、概略200nmである。従って、第1コンタクトホール
の形成と同様に、第2コンタクトホールの形成に際し
て、なんら支障は生じない。第2コンタクトホール上
に、N型多結晶シリコンからなるスタックド形セル容量
の下部電極109a,109b等が形成される。これらの高さ
は、約1.8μmである。これらの構造はフィン構造であ
るが、簡略化して図示してある。シリコン酸化膜に換算
して膜厚5nm程度の容量絶縁膜(図示せず)が形成され
る。N型多結晶シリコンからなるスタックド形セル容量
の上部電極であるところのプレート電極119が形成され
る。これの膜厚は100nm程度である。プレート電極,容
量絶縁膜,および下部電極とからスタックド形セル容量
110a,110b等が形成される。セル容量110a,110bの下部電
極は第2コンタクトホール118a,118bおよび局所配線141
a,141bおよび局所コンタクトホール108a,108bを介して
第2電極116a,116bに接続される。以降の工程は省略す
る。
第1の実施例では、ワード線の配線ピッチは従来と同
じであるが、ビット線の配線ピッチ(1.5μm)は従来
(2.5μm程度)より1.0μm程度縮小されている。この
ため、セルサイズは、従来の60%程度となる。
なお、第1の実施例においてはP型シリコン基板を用
いたが、シリコン基板に形成されたPウエル上に上述の
半導体メモリセルを形成してもよい。
また、ワード線,ビット線,および局所配線の構成材
料には多結晶シリコン,ポリサイド,および多結晶シリ
コンが用いられたが、上述の材料に限定されるものでは
ない。
また、ワード線の上面および側面を覆う絶縁膜はHTO
膜が用いられたが、BPSG膜よりエッチングレイトの遅い
他の絶縁膜が用いられても支障は無い。
第3図および第4図(a)〜(f)を用いて、本発明
の第2の実施例の半導体メモリセルの構造およびその製
造方法を説明する。この半導体メモリセルは、スタック
ド型のセル容量を有し、セル容量が最上層に位置し、ビ
ット線がセル容量とワード線との中間層に位置する構造
を有する1TセルのDRAMの半導体メモリセルである。パタ
ーン設計,プロセス等は0.6μmルールを採用する。
まず、第3図を用いて、トランジスタ,セル容量,お
よび各配線の間の接続関係を説明する。第3図は2ビッ
ト分のメモリセルを示す模式的平面図である。P型シリ
コン基板の表面に、例えばLOCOS法により形成されたフ
ィールド酸化膜は素子分離領域,活性化領域を規定す
る。素子分離領域と活性化領域との境界である活性化領
域境界203a,203bの内部にトランジスタが形成されてい
る。活性化領域の長手方向に概略直交して、ワード線20
4a,204b,204cが配置されている。ワード線204a,204b,20
4cはトランジスタのゲート電極を兼ねる。トランジスタ
はこれらのゲート電極と、N型拡散層からなる第1電極
206a,206bおよび第2電極216a,216b,216cとから構成さ
れる。第1電極206a,および第1電極206b上には第1コ
ンタクトホール218aおよび第1コンタクトホール218bが
設けられている。活性化領域の長手方向に平行に、か
つ、それらの上に、ビット線214a,214bが配置されてい
る。ビット線214aは第1コンタクトホール218aを介して
第1電極206aに接続され、ビット線214bは第1コンタク
トホール218bを介して第1電極206bに接続されている。
第2電極216aおよび第2電極216b上に局所コンタクトホ
ール208a,208bが設けられている。局所配線241a,241bが
配置される。局所配線241a,241bの一端は局所コンタク
トホール208a,208bを介して第2電極216a,216bに接続さ
れ、これらの他端は素子分離領域上にある隣接ワード線
204b,204a上に存在する。局所配線241a,241bの他端上
に、第2コンタクトホール228a,228bが設けられる。ビ
ット線の間に配置されたセル容量210aは、第2コンタク
トホール228a,局所配線241a,局所コンタクトホール208a
を介して第2電極216aに接続され、同様にビット線の間
に配置されたセル容量210bは、第2コンタクトホール22
8b,局所配線241b,局所コンタクトホール208bを介して第
2電極216bに接続されている。
次に、第3図および第4図(a)〜(f)を用いて、
第2の実施例の半導体メモリセルの製造方法等の説明を
行なう。第4図(a),(c),(e)および(b),
(d),(f)は第3図における一点鎖線AA′およびB
B′における模式的断面図である。
まず、第3図および第4図(a),(b)に示すよう
に、例えばP型シリコン基板201上に、例えばLOCOS法に
よるフィールド酸化膜202が形成される。これの膜厚は3
00nm程度である。シリコン酸化膜に換算して膜厚10nm程
度のゲート絶縁膜を形成した後、N型多結晶シリコン膜
を堆積する。これの膜厚は250nm程度である。HTO膜205
が堆積される。これの膜厚は200nm程度である。フォト
リソグラフィ工程によりHTO膜205,N型多結晶シリコン膜
が加工され、ワード線204a,204b,204cが形成される。こ
れらの幅(すなわち、ゲート長)は0.6μmである。ワ
ード線204a,204b,204cをマスクに用いたイオン注入によ
りN-型拡散層が形成される。ワード線204a,204b,204cの
側面にHTO膜215からなるサイドウォールが形成される。
これの膜厚は100nm程度である。再びイオン注入を行な
い、N+型拡散層が形成される。これにより、LDD構造の
第1電極206a,206bおよび第2電極216a,216b,216cが形
成される。
次に、ワード線の間に埋め込み絶縁膜が形成される。
本実施例では、低温化学気相成長によるシリコン酸化膜
(以後、LTO膜と呼ぶ)207が堆積され、例えばスチレン
系の塗布膜を塗布し、エッチバックすることによりワー
ド線の間が平坦化される。このとき、LTO膜207の膜厚は
400nm程度である。ここで、第1,第2電極上に熱酸化膜
は形成しない。しかし、LTO膜の代わりに例えばプラズ
マ成長による絶縁膜などを堆積する場合には、熱酸化膜
を形成しておいたほうが良い。また、埋め込み絶縁膜と
しては、HTO膜205,215に比べてエッチングレイトが速
く、BPSG膜に比べてエッチングレイトが十分遅い必要が
ある。第2電極216a並びに第2電極216b上のLTO膜207を
エッチング開口して、局所コンタクトホール208a,208b
が設けられる。これらの開口部におけるLTO膜207の表面
はほぼ平坦であることから、局所コンタクトホールの形
成は極めて容易である。これらの開口部は第2電極をは
みだしても良い。この場合、コンタクトイオン注入を行
なうこともある。膜厚250nm程度のN型多結晶シリコン
膜を堆積する。この場合の多結晶シリコン膜の堆積方法
は、選択成長と通常の成長方法とを組み合わせたもので
も良い。この膜をエッチング加工することにより、局所
配線241a,241bが設置される。局所配線241a,241bの一端
は局所コンタクトホール208a,208bを介して第2電極216
a,216bに接続され、これらの他端は素子分離領域上にあ
る隣接ワード線204b,204a上に存在する。
次に、第3図および第4図(c),(d)に示すよう
に、ビット線および局所配線の間の第2の層間絶縁膜と
なるBPSG膜227が堆積され、850℃程度の熱処理によりリ
フローされる。これの膜厚は約250nmである。第1電極2
06a並びに第1電極206b上のBPSG膜227,およびLTO膜207
をエッチング開口して、第1コンタクトホール218a,218
bが設けられる。これらの開口部におけるBPSG膜227,お
よびLTO膜207からなる絶縁膜の膜厚は、650nm程度であ
る。また、これらの開口部の周辺の絶縁膜との段差は、
100nm以下である。従って、第1コンタクトホールの形
成に際して、なんら支障は生じない。ポリサイド膜が堆
積される。これの膜厚は250nm程度である。ポリサイド
膜がエッチング加工されて、ビット線214a,214bが形成
される。なお、第1コンタクトホール内にタングステ
ン,もしくは多結晶シリコンを選択成長させてから、ポ
リサイド膜を堆積する方法もある。ビット線が形成され
る部分の下地のBPSG膜227の表面において、局所コンタ
クトホール上部およびその近傍においてのみ緩やかな凹
凸が存在する。それ以外の部分では、ほぼ平坦である。
このため、ビット線に対する加工精度は極めて有利にな
る。
続いて、第3図および第4図(e),(f)に示すよ
うに、ビット線およびセル容量の間の第3の層間絶縁膜
となるBPSG膜237が堆積され、850℃程度の熱処理により
リフローされる。これの膜厚は約250nmである。局所配
線214a,214bの他端上のBPSG膜237,227をエッチング開口
して、局所配線241a,241bの他端上に、第2コンタクト
ホール228a,228bが設けられる。これらの開口部におけ
るBPSG膜237,227からなる絶縁膜の膜厚は、500nm程度で
ある。また、これらの開口部の周辺の絶縁膜との段差
は、概略200nmである。従って、第1コンタクトホール
の形成と同様に、第2コンタクトホールの形成に際し
て、なんら支障は生じない。第2コンタクトホール上
に、N型多結晶シリコンからなるスタックド形セル容量
の下部電極209a,209c等が形成される。これらの高さ
は、約1.8μmである。これらの構造はフィン構造であ
るが、簡略化して図示してある。シリコン酸化膜に換算
して膜厚5nm程度の容量絶縁膜(図示せず)が形成され
る。N型多結晶シリコンからなるスタックド形セル容量
の上部電極であるところのプレート電極219か形成され
る。これの膜厚は100nm程度である。プレート電極,容
量絶縁膜,および下部電極とからスタックド形セル容量
210a,210b等が形成される。セル容量210a,210bの下部電
極は第2コンタクトホール218a,218bおよび局所配線241
a,241bおよび局所コンタクトホール208a,208bを介して
第2電極216a,216bに接続される。以降の工程は省略す
る。
第2の実施例では、ワード線の間を埋め込み絶縁膜で
平坦化することにより、局所コンタクトホール,第1コ
ンタクトホール,および第2コンタクトホール形成が、
第1の実施例より更に容易になる。
なお、第2の実施例においてはP型シリコン基板を用
いたが、シリコン基板に形成されたPウエル上に上述の
半導体メモリセルを形成してもよい。
また、ワード線,ビット線,および局所配線の構成材
料には多結晶シリコン,ポリサイド,および多結晶シリ
コンが用いられたが、上述の材料に限定されるものでは
ない。
また、ワード線の上面および側面を覆う絶縁膜はHTO
膜が用いられたが、BPSG膜よりエッチングレイトの遅い
他の絶縁膜が用いられても支障は無い。
第5図(a),(b)および第6図(a)〜(f)お
よび第7図(a)〜(e)を用いて、本発明の第3の実
施例の半導体メモリセルの構造およびその製造方法を説
明する。この半導体メモリセルは、スタックド型のセル
容量を有し、セル容量が最上層に位置し、ビット線がセ
ル容量とワード線との中間層に位置する構造を有する1T
セルのDRAMの半導体メモリセルである。パターン設計,
プロセス等は0.4μmルールを採用する。本実施例にお
けるセルサイズは、1.8μm×1.0μm=1.8μm2とな
る。,1988アイ・イー・ディー・エム テクニカル ダ
イジェスト,1988年596−599ページに示された報告で
は、0.5μmルールを採用して3.6μm2のセルサイズを実
現している。本実施例の結果を0.5μmルールに換算す
ると、セルサイズは2.8μm2となる。上記の報告結果の7
8%程度に縮小されることになる。
まず、第5図(a),(b)を用いて、トランジス
タ,セル容量,および各配線の間の接続関係を説明す
る。第5図(a)は1ビット分のメモリセルを示す模式
的斜視図であり、第5図(b)は模式的平面図である。
P型シリコン基板の表面に、例えばLOCOS法により形成
されたフィールド酸化膜は素子分離領域,活性化領域を
規定する。素子分離領域と活性化領域との境界である活
性化領域境界303a,303bの内部にトランジスタが形成さ
れている。活性化領域の長手方向に概略直交して、ワー
ド線304a,304bが配置されている。ワード線304a,304bは
トランジスタのゲート電極を兼ねる。トランジスタはこ
れらのゲート電極と、N型拡散層からなる第1電極306
a,306bおよび第2電極316a,316bとから構成される。第
1電極306a,および第1電極306b上には第1コンタクト
ホール318aおよび第1コンタクトホール318bが設けられ
ている。活性化領域の長手方向に平行に、かつ、それら
の上に、ビット線314a,314bが配置されている。ビット
線314aは第1コンタクトホール318を介して第1電極306
aに接続され、ビット線314bは第1コンタクトホール318
bを介して第1電極306bに接続されている。第2電極316
a上に局所コンタクトホール308が設けられている。局所
配線341が配置される。局所配線341の一端は局所コンタ
クトホール308を介して第2電極316aに接続される。ま
た、局所線341は隣接ワード線304bを横断し、これの他
端は素子分離領域上に存在する。局所配線341の他端上
に、第2コンタクトホール328が設けられる。ビット線
の間に配置されたセル容量310は、第2コンタクトホー
ル328,局所配線341局所コンタクトホール308を介して第
2電極316aに接続される。
次に、第6図(a)〜(f)および第7図(a)〜
(e)を用いて、第3の実施例の半導体メモリセルの製
造方法を説明する。第6図(a)〜(f)は2ビット×
2ビット分の平面配置図であり、主要工程における平面
配置図である。第7図(a),(b),(c),
(d),および(e)は第6図(f)での一点鎖線A
A′,BB′,CC′,DD′,およびEE′における模式的断面図
である。
まず、第6図(a),第7図(a)〜(e)に示すよ
うに、例えばP型シリコン基板301上に、例えばLOCOS法
によるフィールド酸化膜302が形成される。これの膜厚
は300nm程度である。フィールド酸化膜302は素子分離領
域,活性化領域を規定する。素子分離領域と活性化領域
との境界である活性化領域境界303a,303b,303cの内部に
トランジスタが2個,1個,1個形成されている。
次に、第6図(b),第7図(a)〜(e)に示すよ
うに、シリコン酸化膜に換算して膜厚10nm程度のゲート
絶縁膜を形成した後、N型多結晶シリコン膜を堆積す
る。これの膜厚は250nm程度である。HTO膜305が堆積さ
れる。これの膜厚は250nm程度である。フォトリソグラ
フィ工程によりHTO膜305,N型多結晶シリコン膜が加工さ
れ、ワード線304c,304d,304e,304fが形成される。これ
らの幅(すなわち、ゲート長)は0.4μmである。ワー
ド線304c,304d,304e,304fをマスクに用いたイオン注入
によりN-型拡散層が形成される。ワード線304a,304b,30
4cの側面にHTO膜315からなるサイドウォールが形成され
る。これの膜厚は100nm程度である。再びイオン注入を
行ない、N+型拡散層が形成される。これにより、LDD構
造の第1電極306cd,306dc,306dfおよび第2電極316cd,3
16ce,316dd,316dfが形成される。
次に、第6図(c),第7図(a)〜(e)に示すよ
うに、ワード線の間に埋め込み絶縁膜が形成される。本
実施例では、LTO膜307が堆積され、例えばスチレン系の
塗布膜を塗布し、エッチバックすることによりワード線
の間が平坦化される。このとき、LTO膜307の膜厚は450n
m程度である。ここで、第1,第2電極上に熱酸化膜は形
成しない。
しかし、LTO膜の代わりに例えばプラズマ成長による
絶縁膜などを堆積する場合には、熱酸化膜を形成してお
いたほうが良い。また、埋め込み絶縁膜としては、HTO
膜305,315に比べてエッチングレイトが速く、BPSG膜に
比べてエッチングレイトが十分遅い必要がある。
第2電極316cd,316ce,316dd,316df上のLTO膜307をエ
ッチング開口して、局所コンタクトホール308cd,308ce,
308dd,308dfが設けられる。これらの開口部におけるLTO
膜307の表面はほぼ平坦であることから、局所コンタク
トホールの形成は極めて容易である。膜厚250nm程度の
N型多結晶シリコン膜を堆積する。この場合の多結晶シ
リコン膜の堆積方法は、選択成長と通常の成長方法とを
組み合わせたものでも良い。この膜をエッチング加工す
ることにより、局所配線341cd,341ce,341dd,341dfが設
置される。局所配線341cd,341ce,341dd,341dfの一端は
局所コンタクトホール308cd,308ce,308dd,308dfを介し
て第2電極316cd,316ce,316dd,316dfに接続される。ま
た、局所配線341cd,341ce,341dd,341dfは隣接ワード線3
04c,304f,304d,304eを横断し、これらの他端は素子分離
領域上に存在する。これらの他端の下には、ワード線は
存在しない。
続いて、第6図(d),第7図(a)〜(e)に示す
ように、ビット線および局所配線の間の第2の層間絶縁
膜となるBPSG膜327が堆積され、850℃程度の熱処理によ
りリフローされる。これの膜厚は約250nmである。第1
電極306cd,306dc,306df上のBPSG膜327,およびLTO膜307
をエッチング開口して、第1コンタクトホール318cd,31
8dc,318dfが設けられる。これらの開口部におけるBPSG
膜327,およびLTO膜307からなる絶縁膜の膜厚は、650nm
程度である。また、これらの開口部の周辺の絶縁膜との
段差は、100nm以下である。従って、第1コンタクトホ
ールの形成に際して、なんら支障は生じない。第1電極
306cd,306dc,306dfの内部に、選択成長による埋め込み
多結晶シリコン膜324が形成される。なお、これの代わ
りに選択成長によるタングステン膜を用いても良い。ポ
リサイド膜が堆積される。これの膜厚は250nm程度であ
る。ポリサイド膜がエッチング加工されて、ビット線31
4c,314dが形成される。ビット線が形成される部分の下
地のBPSG膜327の表面において、局所コンタクトホール
上部およびその近傍においてのみ緩やかな凹凸が存在す
る。それ以外の部分では、ほぼ平坦である。このため、
ビット線に対する加工精度は極めて有利になる。
引続いて、第6図(e),第7図(a)〜(e)に示
すように、ビット線およびセル容量の間の第3の層間絶
縁膜となるBPSG膜337が堆積され、850℃程度の熱処理に
よりリフローされる。これの膜厚は約250nmである。局
所配線341cd,341ce,341dd,341dfの他端上のBPSG膜337,3
27をエッチング開口して、局所配線341cd,341ce,341dd,
341dfの他端上に、第2コンタクトホール328cd,328ce,3
28dd,328dfが設けられる。これらの開口部におけるBPSG
膜337,327からなる絶縁膜の膜厚は、500nm程度である。
また、これらの開口部の周辺の絶縁膜との段差は、概略
100nmである。従って、第1コンタクトホールの形成と
同様に、第2コンタクトホールの形成に際して、なんら
支障は生じない。第2コンタクトホール上に、N型多結
晶シリコンからなるスタックド形セル容量の下部電極30
9cd,309ce,309dd,309df等が形成される。これらの高さ
は、約1.8μmである。これらの構造はフィン構造であ
るが、簡略化して図示してある。セル容量の下部電極30
9cd,309ce,309dd,309dfは第2コンタクトホール328cd,3
28ce,328dd,328dfおよび局所配線および局所コンタクト
ホール308cd,308ce,308dd,308dfを介して第2電極316c
d,316ce,316dd,316dfに接続される。
最後に、第6図(f),第7図(a)〜(e)に示す
ように、シリコン酸化膜に換算して膜厚5nm程度の容量
絶縁膜(図示せず)が形成される。N型多結晶シリコン
からなるスタックド形セル容量の上部電極であるところ
のプレート電極319か形成される。これの膜厚は100nm程
度である。プレート電極,容量絶縁膜,および下部電極
とからスタックド形セル容量が形成される。セル容量間
の溝に第2の埋め込み絶縁膜であるところのLTO膜307a
が形成される。セル容量とアルミニウム配線との間の第
4層間絶縁膜であるところのSOG膜347が形成される。ア
ルミニウム配線342が形成される。以降の工程は省略す
る。
第3の実施例では、ワード線の間を埋め込み絶縁膜で
平坦化することにより、局所コンタクトホール,第1コ
ンタクトホール,および第2コンタクトホール形成が、
第1の実施例より更に容易になる。
なお、第3の実施例においてはP型シリコン基板を用
いたが、シリコン基板に形成されたPウエル上に上述の
半導体メモリセルを形成してもよい。
また、ワード線,ビット線,および局所配線の構成材
料には多結晶シリコン,ポリサイド,および多結晶シリ
コンが用いられたが、上述の材料に限定されるものでは
ない。
〔発明の効果〕
以上説明したように本発明では、スタックド型のセル
容量を有するDRAMの半導体メモリセルにおいて、本発明
の半導体メモリセルは、局所コンタクト並びに局所配線
を設け、ビット線を活性化領域上に形成している。ま
た、本発明の半導体メモリセルは、素子分離領域上の局
所配線上に第2コンタクトホールを設けている。すなわ
ち、第2コンタクトホールが設けられる位置が、従来の
第2電極上から素子分離領域上の局所配線上に変更され
ている。
このため、本発明における第2コンタクトホールを形
成する部分の絶縁膜の膜厚は従来とほぼ同程度である
が、第2コンタクトホールを形成する部分の周辺の絶縁
膜の窪みの勾配は従来より緩和される。
その結果、ビット線間の間隔を狭めることが可能とな
り、セルサイズを小さくすることが可能となる。
また、局所配線の他端の位置の配置に対する制約が無
いことから、セル容量の配置の自由度が確保される。
更に、第2コンタクトホールを形成する部分の周辺の
絶縁膜の窪みの勾配が従来より緩和されることから、第
2コンタクトホールの形成工程であるエッチング工程を
含めたフォトリソグラフィ工程の制御性が良好になる。
そのため、セル容量の下部電極とトランジスタの第2電
極との接続が容易になる。
【図面の簡単な説明】
第1図は本発明の第1の実施例の半導体メモリセルを説
明するための模式的平面図であり、第2図(a)〜
(f)は、第1の実施例の半導体メモリセルの製造方法
を説明するための主要工程における模式的断面図であ
る。 第3図は本発明の第2の実施例の半導体メモリセルを説
明するための模式的平面図であり、第4図(a)〜
(f)は第2の実施例の半導体メモリセルの製造方法を
説明するための主要工程における模式的断面図である。 第5図(a),(b)は本発明の第3の実施例の半導体
メモリセルを説明するための模式的斜視図,模式的平面
図であり、第6図(a)〜(f)は第2の実施例の半導
体メモリセルの製造方法を説明するための主要工程にお
ける平面配置図であり、第7図(a),(b),
(c),(d),(e)は第6図(e)における一点鎖
線AA′,BB′,CC′,DD′,EE′での模式的断面図である。 第8図は従来の半導体メモリセルを説明するための模式
的平面図であり、第9図(a),(b),(c)は第8
図における一点鎖線AA′,BB′,CC′における模式的断面
図である。 101,201,301,401……P型シリコン基板、 102,202,302,402……フィールド酸化膜、 103a,103b,203a,203b,303a,303b,303c203a,203b,……活
性化領域境界、 104a,104b,104c,204a,204b,204c,304a,304b,304c,304d,
304e,304f,404a,404b,404c……ワード線、 105,115,205,215,305,315,405,415……HTO膜、 106a,106b,206a,206b,306a,306b,306cd,306dc,306df,40
6a,406b……第1電極、 108a,108b,208a,208b,308,308cd,308ce,308dd,308df…
…局所コンタクトホール、 109a,109b,209a,309cd,309ce,309dd,309df,409a,409c…
…(セル容量)下部電極、 110a,110b,210a,210b,310,410a,410b……セル容量、 114a,114b,214a,214b,314a,314b,314c,314d,414a,414b
……ビット線、 116a,116b,116c,216a,216b,216c,316a,316b,316cd,316c
e,316dd,316df,416a,416b,416c……第2電極、 117,127,137,227,237,327,337,427,437……BPSG膜、 118a,118b,218a,218b,318a,318b,318cd,318dc,318df,41
8a,418b……第1コンタクトホール、 119,219,319,419……プレート電極、 128a,128b,228a,228b,328,328cd,328ce,328dd,328df,42
8a,428b……第2コンタクトホール、 141a,141b,241a,241b,341,341cd,341ce,341dd,341df…
…局所配線、 207,307,307a……LTO膜、 324……埋め込み多結晶シリコン膜、 342……アルミニウム膜、 347……SOG膜。

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】シリコン基板表面に設けられた絶縁膜から
    なる素子分離領域に囲まれて前記シリコン基板表面に形
    成された活性化領域に拡散層からなる第1電極および拡
    散層からなる第2電極並びにゲート電極を有して形成さ
    れたトランジスタと、前記ゲート電極を兼ねるワード線
    と、前記第1電極に接続するビット線と、前記ワード線
    および前記ビット線の上部に形成されかつ前記第2電極
    に下部電極が接続するスタックド型セル容量とからなる
    半導体メモリセルにおいて、 一端が前記第2電極と接続し、他端が素子分離領域上に
    おいて前記下部電極と接続する局所配線と、 前記活性化領域上において、前記ゲート電極並びに前記
    局所配線上を横断するビット線とを有することを特徴と
    する半導体メモリセル。
  2. 【請求項2】請求項1記載の半導体メモリセルにおい
    て、 前記局所配線の他端が、前記素子領域上において、隣接
    ワード線上に存在することを特徴とする半導体メモリセ
    ル。
  3. 【請求項3】請求項1記載の半導体メモリセルにおい
    て、 前記局所配線が隣接ワード線上を横断し、前記局所配線
    の他端が絶縁膜上に存在することを特徴とする半導体メ
    モリセル。
  4. 【請求項4】シリコン基板の所定部分に絶縁膜を形成
    し、素子分離領域を形成するとともに活性化領域を形成
    する工程と、 前記活性化領域方面にゲート絶縁膜を形成し、ゲート電
    極を兼ねるワード線を形成し、前記ワード線をマスクに
    して拡散層を形成することによりトランジスタの第1電
    極および第2電極を形成する工程と、 第1の層間絶縁膜を形成し、前記第2電極上の前記第1
    の層間絶縁膜を開口して局所コンタクトホールを形成す
    る工程と、 前記局所コンタクトホールにおいて、一端が前記第2電
    極と接続する局所配線を形成する工程と、 第2の層間絶縁膜を形成し、前記第1電極上の前記第2
    の層間絶縁膜および前記第1の層間絶縁膜を開口して第
    1コンタクトホールを形成する工程と、 前記第1コンタクトホールにおいて前記第1電極と接続
    するビット線を形成する工程と、 第3の層間絶縁膜を形成し、前記局所配線の他端上の前
    記第3の層間絶縁膜および前記第2の層間絶縁膜を開口
    して第2コンタクトホールを形成する工程と、 前記第2コンタクトホールにおいて、下部電極が前記局
    所配線の前記他端と接続するスタックド型セル容量を形
    成する工程とを有することを特徴とする半導体メモリセ
    ルの製造方法。
  5. 【請求項5】請求項4記載の半導体メモリセルの製造方
    法において、 第1の層間絶縁膜,第2の層間絶縁膜,および第3の層
    間絶縁膜がBPSG膜であることを特徴とする半導体メモリ
    セルの製造方法。
  6. 【請求項6】請求項4記載の半導体メモリセルの製造方
    法において、 第1の層間絶縁膜を形成する代わりに、ワード線の間を
    平坦化する埋め込み絶縁膜を形成することを特徴とする
    半導体メモリセルの製造方法。
  7. 【請求項7】請求項6記載の半導体メモリセルの製造方
    法において、 埋め込み絶縁膜が、低温化学気相成長によるシリコン酸
    化膜であることを特徴とする半導体メモリセルの製造方
    法。
  8. 【請求項8】請求項6記載の半導体メモリセルの製造方
    法において、 第2の層間絶縁膜,および第3の層間絶縁膜がBPSG膜で
    あることを特徴とする半導体メモリセルの製造方法。
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KR930005741B1 (ko) * 1990-11-01 1993-06-24 삼성전자 주식회사 터널구조의 디램 셀 및 그의 제조방법
JP2830496B2 (ja) * 1991-04-05 1998-12-02 日本電気株式会社 半導体メモリー
US5100826A (en) * 1991-05-03 1992-03-31 Micron Technology, Inc. Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
KR0135803B1 (ko) * 1994-05-13 1998-04-24 김광호 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2577338B1 (fr) * 1985-02-12 1987-03-06 Eurotechnique Sa Procede de fabrication d'une memoire dynamique en circuit integre et memoire obtenue par ce procede
JPH01302851A (ja) * 1988-05-31 1989-12-06 Fujitsu Ltd 半導体メモリのメモリセル構造
JPH01302852A (ja) * 1988-05-31 1989-12-06 Fujitsu Ltd 半導体メモリのメモリセル構造
KR940005729B1 (ko) * 1989-06-13 1994-06-23 삼성전자 주식회사 디램셀의 제조방법 및 구조

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