DE4101940A1 - Dram-zelle mit tunnelfoermigem aufbau und verfahren zu ihrer bildung - Google Patents

Description

Die Erfindung betrifft eine dynamische RAM-Zelle oder DRAM-Zelle mit tunnelförmigem Aufbau sowie ein Verfahren zum Bilden derselben, und insbesondere eine derartige DRAM-Zelle und ein derartiges Verfahren, bei der bzw. dem die Bit-Line so gebildet ist bzw. wird, daß sie zwischen einer lokalen Verbindungsschicht und einem Speicher-Poly mit tunnelförmigem Aufbau hindurchgeht.

Es besteht der Bedarf, daß die Speicherkapazität konstant bleibt, während bei zunehmender Dichte der DRAM-Zellen die Fläche jeder Zelle abnimmt. Als Verfahren, die Speicherkapazität konstant zu halten, wurde bereits eine Stapel-Kapazität oder ein Stapel-Kondensator (stacked type capacitor) vorge­ schlagen.

Die Fig. 1 zeigt einen senkrechten Schnitt einer herkömmlichen DRAM-Zelle, die derart hergestellt wird, daß eine Feldoxidschicht 102, Halbleiterzonen 105a, 105b, eine erste Isolierschicht 103 und eine Wort-Line oder -Leitung 104 auf einem Substrat 1, wodurch ein Transistor gebildet wird, dann aufeinanderfolgend eine zweite Isolierschicht 106, die Speicher-Polys 107-110, eine die Speicher-Polys 107-110 ein- oder umwickelnde dielektrische Kondensatorschicht 112 sowie Platten-Polys 113 als entgegengesetzt weisende Elektrode, wodurch ein finnenförmiger Stapel-Kondensator gebildet wird, und dann aufeinanderfolgend eine dritte Isolierschicht 117 und eine Bit-Line 116 gebildet werden.

Die vorstehend beschriebene DRAM-Zelle weist vier finnenförmig ausgestaltete Abschnitte auf, wobei das letzte Speicher-Poly 110 über einen Anschluß oder Kontakt 111 an der zweiten Halbleiterzone 105b und die Bit-Line 110 über einen Anschluß oder Kontakt 115 an der ersten Halbleiterzone 105 liegt.

Bei dieser herkömmlichen DRAM-Zelle, bei der die Bit-Line 116 an der ersten auf dem Substrat 101 gebildeten Halbleiterzone 105 liegt, werden der Anschluß 115 und die Bit-Line 116 nach dem Bilden des Platten-Polys 113 des Kondensators und der dritten Isolierschicht 117 gebildet, so daß die Höhendifferenz von der ersten Halbleiterzone 105a zur Bit-Line 116 groß ist. Deshalb ist es schwierig, die Bit-Line 116 mit der ersten Halbleiterzone 105a zu verbinden, und dabei vergrößert sich die Fläche der Zelle, weil der Rand von Anschluß 115 hinreichend gesichert werden muß, um einen Anschluß zwischen der Bit-Line 116 und der ersten Halb­ leiterzone 105 durchzuführen.

Darüber hinaus wird der Anschluß oder Kontakt 111 gebildet, um eine Verengung zwischen dem Speicher-Poly und der Halbleiterzone 105b vor dem Bilden von Speicher-Poly 110 zu bilden, und deshalb sind die Flächen der jeweiligen Speicher-Polys 105 bis 108 gemäß der Größenzunahme des Anschlusses verkleinert, wodurch schließlich die Speicherkapazität verringert wird.

Um für das o. a. Problem eine Lösung anzugeben, wird in der Fig. 2 eine andere Ausführungsart dargestellt, bei der die Bit-Line vor dem Bilden der Kapazität oder des Kondensators gebildet wird.

Die Fig. 2A zeigt die Bauanordnung der DRAM-Zelle und die Fig. 2B einen Schnitt längs der Linie A-A′ der Fig. 2A. Die DRAM-Zelle der Fig. 2 wird hergestellt, indem eine Feldoxidschicht 202, eine erste Isolierschicht 203, eine Word-Line 204 und eine erste und eine zweite Halbleiterzone 205a bzw. 205b auf dem Halbleitersubstrat 201, wodurch ein Transistor gebildet wird, und eine Bit-Line 206, eine zweite Isolierschicht 207, Speicher-Polys 208 bis 210, eine dielektrische Kondensatorschicht 213 und eine Plattenelektrode 214 aufeinanderfolgend gebildet werden, wodurch ein Kondensator geschaffen wird.

Nicht wie bei der DRAM-Zelle der Fig. 1 bildet die letztgenannte DRAM-Zelle vor der Bildung des Kondensators eine Bit-Line und weist eine überdeckte Bit-Struktur auf, bei der die Bit-Line 208 unter den Speicher-Polys 208 bis 210 hindurchgeht. Des weiteren führt nach Fig. 2A (Bauplan) die Bit-Line 206 um die aktive Zone 220 herum. Auch bildet die DRAM-Zelle der Fig. 2 wie die DRAM-Zelle der Fig. 1 den Anschluß 211 zum Kontaktieren der Speicher-Polys und der zweiten Halbleiterzone 205b vor dem Ausbilden der endgültigen Speicher-Poly 210. Somit zeigt sich anhand der vorstehend beschriebenen Probleme, daß die Flächen der jeweiligen Speicher-Polys gemäß der Größenzunahme des Anschlusses verringert werden, was schließlich zur Senkung der Speicherkapazität führt.

Es ist Aufgabe der Erfindung, die vorgenannten Nachteile herkömmlicher DRAM-Zellen auszuräumen.

Demgemäß besteht der Gegenstand der Erfindung darin, eine DRAM-Zelle mit tunnelförmigem Aufbau sowie ein Verfahren zur Bildung derselben zu schaffen, wobei eine Bit-Line zwischen dem tunnelförmigen Speicher-Poly und einer lokalen Verbindungsschicht hindurchgeführt wird und die auf der herkömmlichen aktiven Zone gebildeten hervortretenden Abschnitte zum Verbinden der Bit-Line mit der aktiven Zone eliminiert werden, wodurch die Zelle eingeschränkt und die Konturen der Bit-Line, der aktiven Zone und der Word-Line gerade gemacht werden.

Zur Lösung der vorgenannten Aufgabe beinhaltet die erfindungsgemäße DRAM-Zelle: ein Halbleitersubstrat einer ersten leitenden Ausführung, eine Feldoxidschicht, die auf dem Halbleitersubstrat gebildet ist, um die aktive Zone zu bestimmen, eine erste und eine zweite Halbleiterzone einer zweiten leitenden Ausführung, die innerhalb der aktiven Zone gebildet ist, eine auf der Kanalfläche zwischen der ersten und der zweiten Halbleiterzone gebildeten Isolierschicht, eine Word-Line auf der Isolierschicht, eine die Word-Line abdeckende Oxidschicht, ein erstes auf der Seitenwand der Word-Line und der diese abdeckenden Oxidschicht gebildetes Zwischenstück, eine lokale Verbindungsschicht, die die obere Oberfläche der die Word-Line abdeckenden Oxidschicht sowie das innere erste Zwischenstück umgibt und durch einen Anschluß mit der ersten Halbleiterzone kontaktiert wird, eine auf der lokalen Verbindungs­ schicht gebildete flachmachende Isolierschicht, ein zweites Zwischenstück, das so ausgebildet ist, daß es die flachmachende Isolierschicht, eine Seite der lokalen Verbindungsschicht sowie das äußere erste Zwischenstück umgibt, eine Bit-Line und eine die Bit-Line abdeckende Oxidschicht, die auf der flachmachenden Isolierschicht gebildet ist, ein drittes Zwischenstück, das auf den Seitenwänden der Bit-Line und der die Bit-Line abdeckenden Oxidschicht gebildet ist, Speicher-Polys, die auf der die Bit-Line abdeckenden Oxidschicht gebildet sind, eine dielektrische Kondensatorschicht, die die Speicher-Polys und die Seitenwand der lokalen Verbindungsschicht umgibt, und eine die Speicher-Polys und die dielektrische Kondensatorschicht umgebende Platten-Elektrode.

Zur Lösung der o. a. Aufgabe beinhaltet das Verfahren zum Bilden der DRAM-Zelle nach der Erfindung die folgenden Verfahrungsschritte: Bilden einer Feldoxidschicht auf einem Halbleitersub­ strat, Bilden einer Isolierschicht, einer Bit-Line und einer die Bit-Line abdeckenden Oxidschicht, Bilden einer ersten leitenden Ausführung und von zweiten Halbleiterzonen, Bilden eines ersten Zwischenstücks durch Durchführung eines Rückätzvorgangs nach dem Bilden einer Oxidschicht auf der gesamten Oberfläche des Substrats, Bilden einer dünnen lokalen Verbindungs­ schicht nach dem Bilden des ersten Zwischenstücks, Auftragen einer Isolierschicht auf der lokalen Verbindungsschicht mit darauffolgendem Rückfließen oder Aufschmelzen zur Flachmachung und Musterung der lokalen Verbindungsschicht sowie der Isolierschicht, Bilden eines zweiten Zwischenstücks, indem nach dem Bilden einer Oxidschicht auf dem flachgemachten Muster ein Rückätzvorgang durchgeführt wird, Musterung der Bit-Line und der die Bit-Line abdeckenden Oxidschicht nach dem Stapeln, Bilden eines dritten Zwischenstücks und gleichzeitigem Freilegen der lokalen Verbindungsschicht, indem eine Rückätzung nach dem Stapeln einer Oxidschicht auf den Mustern der Bit-Line und der die Bit-Line abdeckenden Oxidschicht durchgeführt wird, Bilden des Speicher-Polys durch Stapeln einer Polysiliconschicht und deren Musterung, Bilden einer dielektrischen Kondensatorschicht auf den Speicher-Polys und Bilden einer Plattenelektrode durch Stapeln einer Polysilicon­ schicht auf der dielektrischen Kondensatorschicht.

Zur Lösung des vorgenannten Zieles umfaßt die DRAM-Zelle nach der Erfindung: ein Halbleitersubstrat einer ersten leitenden Ausführung, eine auf dem Halbleitersubstrat gebildeten Feldoxidschicht zum Bestimmen einer aktiven Zone, eine erste und eine zweite Halbleiterzone auf einer zweiten, auf der aktiven Zone gebildeten leitenden Ausführung, eine auf einer Kanalfläche zwischen der ersten und der zweiten Halbleiterzone gebildeten Isolierschicht, eine auf der Isolierschicht gebildete Word-Line und eine die Word-Line abdeckende Oxidschicht, ein erstes auf den Seitenwänden der Word-Linie und der diese abdeckende Oxidschicht gebildetes Zwischenstück, eine lokale Verbindungsschicht, die die Oberfläche der die Word-Line abdeckenden Oxidschicht und das innere erste Zwischenstück umgibt und durch einen Anschluß mit der ersten Halbleiterzone kontaktiert wird, ein flachmachen­ de Isolierschicht, die auf der lokalen Verbindungs­ schicht gebildet ist, ein zweites Zwischenstück, das das äußere erste Zwischenstück, die flachmachende Isolier­ schicht sowie die Seitenwände der lokalen Verbindungs­ schicht umgibt, eine Bit-Line und eine die Bit-Line abdeckende, auf der flachmachenden Isolierschicht gebildeten Oxidschicht, ein drittes Zwischenstück, das auf den Seitenwänden der Bit-Line, der die Bit-Line abdeckenden Oxidschicht, der Plattenelektrode und der dielektrischen Kondensatorschicht gebildet ist, Speicher-Poly, das auf der die Bit-Line abdeckenden Oxidschicht gebildet ist, eine dielektrische Kondensatorschicht, die die gesamte Oberfläche der Speicher-Polys und darüber hinaus die Seitenwand der lokalen Verbindungsschicht umgibt, und Platten­ elektroden, die die gesamte Oberfläche der dielek­ trischen Kondensatorschicht umgeben und jeweils auf und unter den Speicher-Polys gebildet sind.

Zur Lösung des vorgenannten Zieles umfaßt das erfindungsgemäße Bildungsverfahren die folgenden Verfahrensschritte: Bilden einer Feldoxidschicht, die auf einem Halbleiter­ substrat einer ersten leitenden Ausführung gebildet wird, Bilden einer Isolierschicht, einer Bit-Line sowie einer die Bit-Line abdeckenden Schicht, Bilden der ersten und der zweiten Halbleiterzone der zweiten leitenden Ausführung Bilden eines ersten Zwischenstücks, indem nach dem Bilden einer Oxidschicht auf der gesamten Oberfläche des Substrats ein Rückätzungsvorgang durchgeführt wird, Bilden einer dünnen lokalen Verbindungsschicht nach dem Bilden des ersten Zwischenstücks, Auftragen einer Isolierschicht auf der lokalen Verbindungsschicht und nach Flachmachen derselben, indem ein Rückfließ- und Musterungsvorgang der lokalen Verbindungsschicht und der Isolierschicht durchgeführt werden, Bilden eines zweiten Zwischenstücks, indem nach dem Bilden einer Oxidschicht auf dem flachgemachten Muster eine Rückätzung durchge­ führt wird, Musterung einer Bit-Line, einer die Bit-Line abdeckende Oxidschicht und eines heterogenen Materials nach deren Stapelung, Bilden eines dritten Zwischenstücks, indem nach dem Stapeln ein Rückätzen einer Oxidschicht auf den Mustern der Bit-Line, der die Bit-Line abdeckenden Oxidschicht und des heterogenen Materials durchgeführt und die lokale Verbindungsschicht freigelegt wird, Musterung der Speicher-Polys und der lokalen Verbindungsschicht nach dem Bilden eines Speicher-Polys durch Stapeln einer Polysiliconschicht, Entfernen des heterogenen Materials durch Unterätzen, das sich zwischen dem Speicher-Poly und der die Bit-Line abdeckenden Oxidschicht gebildet hat, Bilden einer di­ elektrischen Kondensatorschicht und Bilden einer Plat­ tenelektrode auf und unter dem Speicher-Poly durch Polysiliconschichtstapeln.

Die Merkmale der Erfindung und deren technische Vorteile ergeben sich aus der nachfolgenden Beschreibung von zwei bevorzugten Ausführungsbeispielen in Verbindung mit den Zeichnungen. Hierbei zeigen:

Fig. 1 eine senkrechte Schnittdarstellung einer herkömmlichen DRAM-Zelle,

Fig. 2 eine senkrechte Schnittdarstellung und Anordnung einer anderen herkömmlichen, jedoch gegenüber der Fig. 1 weiterentwickelten DRAM-Zelle,

Fig. 3 eine Darstellung der Bauanordnung und eines senkrechten Schnitts der erfindungsgemäßen DRAM-Zelle,

Fig. 4 bis 14 eine Ausführungsform des Herstellungs­ verfahrens der erfindungsgemäßen DRAM-Zelle und

Fig. 15 bis 18 eine weitere Ausführungsform des Herstellungsverfahrens der erfindungsgemäßen DRAM-Zelle.

Die Fig. 3 zeigt eine erste Ausführungsform der DRAM-Zelle nach der Erfindung, wobei die Fig. 3A die Bauanordnung der erfindungsgemäßen DRAM-Zelle darstellt und die Fig. 3B und 3C Schnitte längs der Linien A-A′ bzw. B-B′ der Fig. 3A sind.

Die DRAM-Zelle nach der Erfindung beinhaltet ein Halbleitersubstrat 30 einer ersten leitenden Ausführung, eine auf dem Halbleitersubstrat 30 gebildete Feldoxid­ schicht 1, eine auf der aktiven Zone 32 des Halbleiter­ substrats 30 gebildeten Isolierschicht 2, eine erste und eine zweite Zone 3a bzw. 3b einer zweiten leitenden Ausführung, eine Word-Line 4, eine die Word-Line abdeckende Oxidschicht 5, ein auf den Seitenwänden der Word-Line 4 und der die Word-Line abdeckenden Oxidschicht 5 gebildetes Zwischenstück 6, eine lokale Verbindungsschicht 7, die durch den Anschluß 17 die Halbleiterzone 3 kontaktiert und gleichzeitig das erste auf der oberen Oberfläche und der Innenseite der die Wordline abdeckenden Oxidschicht 5 gebildete Zwischen­ stück umgibt oder umschließt, eine flachmachende Isolierschicht 8, die auf der lokalen Verbindungsschicht 7 gebildet ist, ein zweites Zwischenstück 9, das derart gebildet ist, daß es das äußere erste Zwischenstück 6 und die Seite der lokalen Verbindungsschicht 7 umgibt, eine Bit-Line 10 und eine die Bit-Line abdeckende Oxidschicht 11, die auf der flachmachenden Isolierschicht 8 gebildet sind, ein drittes Zwischen­ stück 12, das auf den Seitenwänden der Bit-Line 10 und der die Bit-Line abdeckenden Oxidschicht 11 gebildet ist, ein Speicher-Poly 13 mit tunnelförmigem Aufbau und Anschluß an die lokale Verbindungsschicht 7, eine dielektrische Kondensatorschicht 14, die das Speicher-Poly und die Seitenwand der lokalen Verbindungsschicht 7 umgibt, und eine Plattenelektrode 15 als entgegengesetzt weisende Elektrode, die das Speicher-Poly 13 und die dielektrische Kondensatorschicht 14 umgibt.

Wie die Fig. 3C zeigt, hat die erfindungsgemäße DRAM-Zelle einen tunnelförmigen Aufbau, wobei die lokale Verbindungsschicht 7 und das Speicher-Poly 13 Kontakt miteinander haben. Des weiteren ist sie wie folgt aufgebaut: Die Bit-Line 10 führt unter das Speicher-Poly 13 und durch den zwischen dem Speicher-Poly 13 und der lokalen Verbindungsschicht 7 gebildeten Tunnel, wobei die flachmachende Isolierschicht B, die die Bit-Line abdeckende Oxidschicht 11 und das dritte Zwischenstück 12 zwischen das Speicher-Poly 13, die lokale Verbindungsschicht 7 und die Bit-Line 10 eingefüllt sind.

Wie die Fig. 3B zeigt, ist die auf der aktiven Zone 32 gebildete Word-Line 4 zwischen der Isolierschicht 2 und der die Bit-Line abdeckenden Oxidschicht 5 gebildet, während die auf der Feldzone 31 gebildete Word-Line auf Feldoxidschicht 1 auf der die Bit-Line abdeckenden Oxid­ schicht 5 gebildet ist.

Der Fig. 3A ist zu entnehmen, daß die Ausgestaltung der aktiven Zone 32, der Bit-Line und der Word-Line anders als bei Fig. 2 in gerader Linie gebildet sind.

Nach den Fig. 3B und 3C ist das Speicher-Poly 13 mit der lokalen Verbindungsschicht 7 verbunden und hat durch den Anschluß 17 Kontakt mit der ersten Halbleiterzone 3a, während die Bit-Line 10 durch den Anschluß 18 mit der zweiten Halbleiterzone 3b in Kontakt steht.

Die Fig. 4 bis 14 geben das Verfahren zum Herstellen der DRAM-Zelle nach der ersten Ausführungsform der Erfindung wieder, wobei die Fig. 4A bis 14A Schnitte längs der Linie A-A′ der Fig. 3A und die Fig. 4B bis 14B Schnitte längs der Linie B-B′ der Fig. 3B darstellen.

Nach den Fig. 4A und 4B sind auf dem Halbleitersub­ strat 30, auf dem die Feldoxidschicht 1 gebildet ist, eine Word-Line 4 und eine die Word-Line abdeckende Oxidschicht 5 aufeinanderfolgend gestapelt, wonach eine Musterung durchgeführt wird. Hierbei werden die Word-Line 4 und die die Word-Line abdeckende Oxidschicht 5 auf der Feldoxidschicht 1 innerhalb der Feldzone 31 sowie innerhalb der aktiven Zone 32 auf dem Substrat eine Isolierschicht 2, eine Word-Line 4 und eine die Word-Line abdeckende Oxidschicht 5 sequentiell gebildet. Hiernach wird die aktive Zone 32 der zweiten leitenden Ausführung mit Fremdatomen dotiert, wodurch die Halblei­ terzonen 3a und 3b gebildet werden.

Nach den Fig. 5A und 5B wird eine Oxidschicht auf der gesamten Oberfläche des Substrats durch Anwenden der Gasphasenabscheidung nach chemischem (=CVD) Verfahren gebildet und ein Rückätzen durchgeführt, so daß das erste Zwischenstück 6 auf den Seitenwänden der Word-Line 4 und der die Word-Line abdeckenden Oxidschicht 5 gebildet werden sollten. Hierbei werden die Halblei­ terzonen 3a und 3b geöffnet, so daß sie an die Verbindungsschicht und die Bit-Line, die mit den nachfolgenden Verfahrensschritten zu bilden sind, unmittelbar angeschlossen werden sollten.

Nach den Fig. 6A und 6B wird eine Polysiliconschicht aufgetragen, um nach dem Bilden des Zwischenstücks 6 die lokale Verbindungsschicht 7 zu bilden, auf die eine BPSG (Bor-Phosphor-Silika-Glas)-Schicht 8 aufgetragen wird. Hiernach kommt zur Flachmachung der Vorgang des Rückfließens oder Aufschmelzens und darauf der Musterung zur Durchführung.

Nach den Fig. 7a und 7B wird auf der Oxidschicht, die auf der Grundlage der vorbeschriebenen Vorgänge auf der gesamten Oberfläche des Musters gebildet ist, ein Rückätzen durchgeführt, wodurch ein zweites Zwischen­ stück 9 gebildet wird.

Hierbei unterscheidet sich im Vergleich mit den Fig. 6 und 7 die Fig. 7A von der der Fig. 6A dadurch, daß das zweite Zwischenstück 9 darauf gebildet ist, während die Fig. 7B, die ein Schnitt längs der Linie B-B′ der Fig. 3A ist, denselben Aufbau wie den der Fig. 6B hat.

Nach den Fig. 8 bis 10 werden die Bit-Line und die die Bit-Line abdeckende Oxidschicht gemustert, und ein Zwischenstück wird auf den Seitenwänden der Bit-Line und der die Bit-Line abdeckenden Oxidschicht gebildet. Zunächst werden, wie Fig. 8 zeigt, die Bit-Line 10 und die die Bit-Line abdeckende Oxidschicht 11 aufeinander­ folgend gebildet, wonach gemäß Fig. 9 die Musterung durchgeführt wird. Dann wird auf der gesamten Oberfläche des Musters eine Oxidschicht und, indem rückgeätzt wird, das dritte Zwischenstück 12 auf den Seitenwänden der Bit-Line und der die Bit-Line abdeckenden Oxidschicht 11 gebildet, wie dies die Fig. 10 zeigt. Während des Rück­ ätzvorgangs zum Bilden des dritten Zwischenstücks wird durch Ätzen der BPSG-Schicht 8, die eine flachmachende Isolierschicht ist, ein Teil der lokalen Verbindungs­ schicht 7 freigelegt.

Nach den Fig. 8 bis 10 läßt sich in den Vorgängen zum Bilden des dritten Zwischenstücks 12 nach dem Bilden der Bit-Line 10 und der die Bit-Line abdeckenden Oxidschicht 11 keine Veränderung in den Fig. 8A bis 10A erkennen, die längs der Linie A-A′ von Fig. 3A vorgenommene Schnittansichten sind. Es treten jedoch in den Fig. 8B bis 10B, die Schnittansichten längs der Linie B-B′ der Fig. 3A sind, Veränderungen in der Reihenfolge der Herstellungsschritte auf.

Die Fig. 8B ist eine Schnittansicht, die den Zustand nach dem Stapeln der Bit-Line 10 und der die Bit-Line abdeckenden Oxidschicht 11 zeigt, und die Fig. 9B eine Schnittansicht, die den Zustand nach der Musterung der Bit-Line 10 und der die Bit-Line abdeckenden Oxidschicht 11 zeigt. Demgegenüber ist die Fig. 10B eine Schnittansicht, die den Zustand nach dem Bilden des dritten Zwischenstücks 12 auf den Seitenwänden der Bit-Line 10 und der die Bit-Line abdeckenden Oxidschicht 11 zeigt.

Die Fig. 11 und 12 geben die Vorgänge des Bildens des Speicher-Polys wieder, wobei das in der Fig. 11 dargestellte Speicher-Poly 13 durch Auftragen einer Polysiliconschicht auf das Muster des dritten Zwischen­ stücks 12 gebildet und das Speicher-Poly 13 und die lokale Verbindungsschicht 7, die in der Fig. 12 dargestellt sind, gemustert werden.

Nach den Fig. 11 und 12 werden die lokale Verbindungsschicht 7 und das Speicher-Poly 13 derart miteinander verbunden, daß sie einen Tunnel bilden und die Bit-Line 10 durch den aus der Vereinigung von lokaler Verbindungsschicht 7 und Speicher-Poly 13 gebildeten Tunnel hindurchführt, wobei die flachmachende Isolierschicht 8, die die Bit-Line abdeckende Oxidschicht 11 und das dritte Zwischenstück 12 zwischen die lokale Verbindungsschicht 7, das Speicher-Poly 13 und die Bit-Line 10 eingefüllt werden. Darüber hinaus kontaktiert das Speicher-Poly 13 durch die lokale Verbindungsschicht 7 und den Anschluß 17 die erste Halbleiterzone 3a, wobei die Bit-Line 10 durch den Anschluß 18 mit der Halbleiterzone 3b in Kontakt steht.

Nach der Fig. 13 wird die dielektrische Konden­ satorschicht 14 durch Oxidieren des freigelegten Speicher-Polys 13 und der freigelegten lokalen Verbin­ dungsschicht 7 gebildet. Hierbei läßt sich anstelle der Oxidschicht als dielektrische Kondensatorschicht eine ONO-Isolierschicht in Form einer Oxid/Nitrid/Oxid- Schicht verwenden, indem eine Nitridschicht und eine Oxidschicht auf der Oxidschicht 14 gebildet wird.

Nach der Fig. 14 wird als entgegengesetzt weisende Elektrode die Plattenelektrode durch Auftragen einer Polysiliconschicht auf dem Muster der dielektrischen Kondensatorschicht 14 gebildet, wodurch die Bildung der DRAM-Zelle nach der Erfindung vervollständigt wird.

Die Fig. 15 bis 18 zeigen die Vorgänge zum Herstellen der DRAM-Zelle nach einer zweiten erfindungsgemäßen Ausführungsform, die nachstehend eingehend beschrieben wird.

Bei dieser Ausführungsform nach der Erfindung sind die Verfahrensschritte bis zur Bildung der flachmachenden Isolierschicht 8 und des zweiten Zwischenstücks 9 dieselben wie die der ersten erfindungsgemäßen Ausführungsform (Fig. 4 bis 9).

Die flachmachende Isolierschicht 8 und das zweite Zwischenstück 9 werden, wie in Fig. 9 gezeigt, gebildet und hiernach werden eine Bit-Line und eine die Bit-Line abdeckende Oxidschicht 11 gemäß Fig. 15 gestapelt. Danach wird ein heterogenes Material 16 wie eine Nitridschicht aufgetragen, wie dies die Fig. 15 zeigt, und eine Musterung durchgeführt. Dann wird eine Oxidschicht auf der gesamten Oberfläche des Substrats gebildet und ein Rückätzen durchgeführt, wodurch ein drittes Zwischenstück 12 auf den Seitenwänden der Bit-Line, der die Bit-Line abdeckenden Oxidschicht 11 und dem heterogenen Material 16 gebildet wird. Beim Ausbilden des dritten Zwischenstücks 12, indem die Oxidschicht rückgeätzt wird, wird auch die flachmachende Isolierschicht 8 zum Teil geätzt, so daß die lokale Verbindungsschicht 7 freigelegt wird.

Nach Fig. 16 wird auf die gesamte Oberfläche des Substrats eine Polysiliconschicht zum Bilden eines Speicher-Polys 13 aufgetragen und dann die lokale Verbindungsschicht 7 und das Speicher-Poly 13 gemustert. Gemäß Fig. 17 wird nach der Musterung des Speicher-Polys 13 und der lokalen Verbindungsschicht 7 ein Unterätzen durchgeführt, so daß das zwischen dem Speicher-Poly 13 und der die Bit-Line abdeckenden Oxidschicht 11 gebildete heterogene Material 16 entfernt sein sollte.

Hiernach wird eine dielektrische Kondensatorschicht 14 durch Oxidieren des Speicher-Polys 13 und der lokalen Verbindungsschicht 7 gebildet. Diese Schicht 14 kann in Form einer ONO-Isolierschicht anstelle einer einfachen Oxidschicht wie in der ersten Ausführungsform darge­ stellt sein.

Im Vergleich mit den Fig. 13 und 17 wird das heterogene Material 16 entfernt und der untere Abschnitt des Speicher-Polys 13 in Fig. 17 freigelegt. Es ist somit ersichtlich, daß die dielektrische Kondensator­ schicht 14 das Speicher-Poly 13 vollständig umgibt. In der Zeichnung zeigt das Bezugszeichen C den Abschnitt an, wo das heterogene Material 16 weggeätzt ist.

Nach Fig. 18 wird, falls die Plattenelektroden in Form von entgegengesetzt weisenden Elektroden durch Auftragen einer Polysiliconschicht gebildet werden, die Polysi­ liconschicht auch auf dem Abschnitt C aufgetragen, wo das heterogene Material 16 entfernt ist, so daß die Plattenelektroden 15a und 15b sich auf und unter dem Speicher-Poly 13 bilden sollten.

Wie die Fig. 18 zeigt, sind das Speicher-Poly 13 und die lokale Verbindungsschicht 7 derart aneinanderge­ schlossen, daß sie einen Tunnel bilden und die Bit-Line 10 und die untere Plattenelektrode 15a durch den Tunnel hindurchführen. Deshalb ist die dünne dielektrische Kon­ densatorschicht 14 zwischen der unteren Plattenelektrode 15a und dem Speicher-Poly 13 ausgebildet, wobei die flachmachende Isolierschicht 8, die die Bit-Line abdeckende Oxidschicht 11 und das dritte Zwischenstück 12 den Rest des Raums füllen.

Nach der Erfindung, wie vorstehend ausgeführt, läßt man die Bit-Line unter das Speicher-Poly hindurchlaufen, so daß die Bit-Line und die aktive Zone in gerader Linie ausgebildet werden können. Darüber hinaus werden die vorstehenden Abschnitte, die herkömmlicherweise vorhan­ den sind, um die Bit-Line mit der aktiven Zone zu ver­ binden, eliminiert, wodurch die Möglichkeit gegeben ist, die Fläche der Zelle zu reduzieren.

Claims (20)

1. DRAM-Zelle mit tunnelförmigem Aufbau gekenn­ zeichnet durch ein Halbleitersubstrat (30) einer ersten leitenden Ausführung, eine Feldoxidschicht (1), die auf dem Halbleitersubstrat gebildet ist, um eine aktive Zone zu bestimmen, eine erste und eine zweite Halbleiterzone (3) einer zweiten leitenden Ausführung, die innerhalb der aktiven Zone (32) gebildet ist, eine auf der Kanalfläche zwischen der ersten und der zweiten Halbleiterzone gebildete Isolierschicht (2), eine Word-Line (4) auf der Isolierschicht, eine die Word-Line abdeckende Oxid­ schicht (5), ein erstes auf den Seitenwänden der Word-Line und der diese abdeckenden Oxidschicht (5) gebildetes Zwischenstück (6), eine lokale Verbin­ dungsschicht (7), die den oberen Abschnitt der die Word-Line abdeckenden Oxidschicht (5) sowie das innere erste Zwischenstück (6) umgibt und durch einen Anschluß (17), mit dem die erste Halbleiterzone (3a) in Kontakt steht, eine auf der lokalen Verbindungsschicht (7) gebildete flachmachende Isolierschicht (8), ein zweites Zwischenstück (9), das so ausgebildet ist, daß es die flachmachende Isolierschicht (8), die Seite der lokalen Verbindungsschicht (7) sowie das äußere erste Zwischstück (6) umgibt, eine Bit-Line und eine die Bit-Line (10) abdeckende Oxidschicht (11), die auf der flachmachenden Isolierschicht (8) gebildet ist, ein drittes Zwischenstück (12) , das auf den Seitenwänden der Bit-Line (10) und der die Bit- Line abdeckenden Oxidschicht (11) gebildet ist, ein Speicher-Poly, das auf der die Bit-Line abdeckenden Oxidschicht (11) gebildet ist, eine dielektrische Kondensatorschicht (14), die das Speicher-Poly und die Seitenwand der lokalen Verbindungsschicht (7) umgibt, und eine das Speicher-Poly und die dielektrische Kondensatorschicht (14) umgebende Plattenelektrode (15).

2. DRAM-Zelle nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Bit-Line (10) durch einen durch die Vereinigung der lokalen Verbindungsschicht (7) und des Speicher-Polys (13) gebildeten Tunnel hindurchführt.

3. DRAM-Zelle nach Anspruch 1, dadurch gekenn­ zeichnet, daß die flachmachende Isolierschicht (8), die die Bit-Line abdeckende Oxidschicht (11) und das dritte Zwischenstück (12) zwischen das Speicher-Poly (13), der lokalen Verbindungsschicht (7) sowie der Bit-Line (10) eingefüllt sind.

4. DRAM-Zelle nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Speicher-Poly (13) durch die lokale Verbindungsschicht (7) und den Anschluß (17) mit der Halbleiterzone (3a) in Kontakt ist.

5. DRAM-Zelle nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Bit-Line (10) durch den Anschluß (18) mit der Halleiterzone (3b) in Kontakt ist.

6. DRAM-Zelle nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Bit-Line (10), die aktive Zone (32) und die Word-Line in Form einer geraden Linie ausgebildet sind.

7. Verfahren zum Bilden einer DRAM-Zelle mit tunnelförmigem Aufbau gekennzeichnet durch Bilden einer Feldoxidschicht (1) auf einem Halbleiter­ substrat (30) einer ersten leitenden Ausführung, Bilden einer Isolierschicht (2), einer Word-Line (4) und einer die Word-Line abdeckenden Oxidschicht (5), Bilden der Halbleiterzonen (3a und 3b) einer ersten und einer zweiten Ausführung, Bilden eines ersten Zwischenstücks (6) mittels Durchführung eines Rückätzvorgangs nach dem Bilden einer Oxidschicht auf der gesamten Oberfläche des Substrats, Bilden einer dünnen lokalen Verbindungs­ schicht (7) nach dem Bilden des ersten Zwischenstücks (6), Auftragen einer Isolierschicht (8) auf der lokalen Verbindungsschicht (7), Flachmachen derselben, indem ein Rückließ- oder Aufschmelzvorgang durchgeführt wird, und Musterung der lokalen Verbindungsschicht (7) sowie der Isolierschicht (8), Bilden eines zweiten Zwischen­ stücks (9), indem nach dem Bilden einer Oxidschicht auf dem flachgemachten Muster ein Rückätzvorgang durch­ geführt wird, Musterung der Bit-Line (10) und der die Bit-Line abdeckenden Oxidschicht (11) nach dem Stapeln derselben, Bilden eines dritten Zwischenstücks (12) und gleichzeitigem Freilegen der lokalen Verbindungsschicht (7), indem eine Rückätzung nach dem Bilden einer Oxidschicht auf den Mustern der Bit-Line (10) und der die Bit-Line abdeckenden Oxidschicht (11) durchgeführt wird, Bilden des Speicher-Polys (13) durch Stapeln einer Polysiliconschicht und deren Musterung, Bilden einer dielektrischen Kondensatorschicht (14) auf dem Speicher-Poly (13) und Bilden einer Plattenelektrode (15) durch Stapeln einer Polysiliconschicht auf der dielektrischen Kondensatorschicht (14).

8. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 7, dadurch gekennzeichnet, daß Bor-Phosphor-Silika-Glas (BPSG) als Material der flachmachenden Isolierschicht (8) verwendet wird.

9. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 7, dadurch gekennzeichnet, daß beim Vorgang des Bildens der lokalen Verbindungsschicht (7) eine Polysiliconschicht als Material der lokalen Verbindungsschicht (7) verwendet wird.

10. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 7, dadurch gekennzeichnet, daß beim Vorgang des Bildens der dielektrischen Kondensator­ schicht (14) auf dem Speicher-Poly (13) eine durch Oxidieren des Speicher-Polys (13) und der lokalen Verbindungsschicht (7) gebildete dünne Oxidschicht als dielektrische Kondensatorschicht (14) verwendet wird.

11. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 7, dadurch gekennzeichnet, daß beim Vorgang des Bildens der dielektrischen Kondensator­ schicht (14) auf dem Speicher-Poly (13) eine Oxid/Nitrid/Oxid-Isolierschicht als dielektrische Kondensatorschicht (14) verwendet wird, wobei die ONO-Isolierschicht gebildet wird durch Stapeln einer Nitridschicht und einer Oxidschicht auf der Oxidschicht, die durch Oxidieren des Speicher-Polys (13) gebildet wird.

12. DRAM-Zelle mit tunnelförmigem Aufbau, gekenn­ zeichnet durch ein Halbleitersubstrat (30) einer ersten leitenden Ausführung, eine auf dem Halbleitersubstrat (30) gebildeten Feldoxidschicht (1) zum Umgrenzen einer aktiven Zone, eine erste und eine zweite Halbleiterzone (3) einer zweiten innerhalb der aktiven Zone (32) gebildeten leitenden Ausführung, eine auf einer Kanalfläche zwischen der ersten und der zweiten Halbleiterzone gebildeten Isolierschicht (2), eine auf der Isolierschicht gebildete Word-Line (4), eine die Word-Line abdeckende Oxidschicht (5), ein erstes auf den Seitenwänden der Word-Linie (4) und der diese abdeckende Oxidschicht (5) gebildetes erstes Zwischenstück (6), eine lokale Verbindungsschicht (7), die den oberen Abschnitt der die Word-Line abdeckenden Oxidschicht (5) und das innere erste Zwischenstück (6) umgibt und durch einen Anschluß (17) mit der ersten Halbleiterzone (3a) kontaktiert wird, eine flachmachende Isolierschicht (8), die auf der lokalen Verbindungsschicht (7) gebildet ist, ein zweites Zwischenstück (8), das die flachmachende Isolierschicht (8) sowie die Seitenwände der lokalen Verbindungsschicht (7) und das äußere Zwischenstück umgibt, eine Bit-Line (10) und eine die Bit-Line abdeckende, auf der flachmachenden Isolierschicht (8) gebildete Oxidschicht (11), ein drittes Zwischenstück (12), das auf den Seitenwänden der Bit-Line (10), der die Bit-Line abdeckenden Oxidschicht (11), der Plattenelektrode (15a) und der dielektrischen Kondensa­ torschicht (14) gebildet ist, ein Speicher-Poly (13), das auf der die Bit-Line abdeckenden Oxidschicht (11) gebildet ist, eine dielektrische Kondensatorschicht (14), die die gesamte Oberfläche des Speicher-Polys (13) und darüber hinaus die Seitenwand der lokalen Verbindungsschicht (7) umgibt, und Plattenelektroden (15a, 15b), die die gesamte Oberfläche der dielektrischen Kondensatorschicht (14) umgeben und jeweils auf und unter dem Speicher-Poly (13) gebildet sind.

13. DRAM-Zelle mit tunnelförmigem Aufbau nach Anspruch 12, dadurch gekennzeichnet, daß die Bit-Line (10) und das untere Platten-Poly (15a) durch einen Tunnel hindurchgeführt wird, der durch die Vereinigung des Speicher-Polys (13) und der lokalen Verbindungsschicht (7) gebildet wird.

14. DRAM-Zelle mit tunnelförmigem Aufbau nach Anspruch 12, dadurch gekennzeichnet, daß die flachmachende Isolierschicht (8), die die Bit-Line abdeckende Oxidschicht (11), das dritte Zwischenstück (12) und die dielektrische Schicht (14) eingefüllt werden zwischen das Speicher-Poly (13), die lokale Verbindungsschicht (7) und die Bit-Line (10).

15. Verfahren zum Bilden einer DRAM-Zelle mit tunnel­ förmigem Aufbau gekennzeichnet, durch Bilden einer Feldoxidschicht (1) auf einem Halbleiter­ substrat (30) einer ersten leitenden Ausführung, Bilden einer Isolierschicht (2), einer Word-Line sowie einer die Word-Line abdeckenden Schicht (5), Bilden der ersten und der zweiten Halbleiterzone (3a und 3b) der zweiten leitenden Ausführung, Bilden eines ersten Zwischenstücks (6), indem nach dem Bilden einer Oxidschicht auf der gesamten Oberfläche des Substrats ein Rückätzungsvorgang durchgeführt wird, Bilden einer dünnen lokalen Verbindungsschicht (7) nach dem Bilden des ersten Zwischenstücks (6), Auftragen einer Isolierschicht (8) auf der lokalen Verbindungsschicht (7) und Durchführen eines Rückfluß- oder Aufschmelzvorgangs zum Flachmachen derselben sowie eines Musterungsvorgang sowohl der lokalen Verbindungsschicht (7) als auch der Isolier­ schicht (8), Bilden eines zweiten Zwischenstücks (9), indem nach dem Bilden einer Oxidschicht auf dem flachgemachten Muster eine Rückätzung durchgeführt wird, Musterung einer Bit-Line (10), einer die Bit-Line abdeckende Oxidschicht (11) und eines heterogenen Materials (16) nach Bildung derselben, Bilden eines dritten Zwischenstücks (12), indem ein Rückätzen nach dem Stapeln einer Oxidschicht auf den Mustern der Bit-Line (10), der die Bit-Line abdeckenden Oxidschicht (11) und des heterogenen Materials (16) durchgeführt wird, Bilden des Speicher-Polys (13) durch Stapeln einer Polysiliconschicht und darauffolgender Musterung sowohl des Speicher-Polys (13) als auch der lokalen Verbin­ dungsschicht (7), Entfernen durch Unterätzen des heterogenen Materials (16) , das sich zwischen dem Speicher-Poly (13) und der die Bit-Line abdeckenden Oxidschicht (11) gebildet hat, Bilden einer di­ elektrischen Kondensatorschicht (14) und Bilden von Plattenelektroden (15a und 15b) durch Stapeln einer Polysiliconschicht auf der dielektrischen Kondensator­ schicht.

16. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 15, dadurch gekennzeichnet, daß beim Vorgang des Bildens der flachmachenden Isolierschicht (8) Bor-Phosphor-Silika-Glas als Material für die flachmachende Isolierschicht (8) verwendet wird.

17. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 15, dadurch gekennzeichnet, daß eine Polysiliconschicht als lokale Verbindungsschicht (7) beim Vorgang des Bildens der lokalen Verbindungsschicht (7) verwendet wird.

18. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 15, dadurch gekennzeichnet, daß beim Bilden des heterogenen Materials (16) eine Nitridschicht als heterogenes Material (16) verwendet wird.

19. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 15, dadurch gekennzeichnet, daß beim Bilden der dielektrischen Kondensatorschicht (14) auf dem Speicher-Poly (13) eine durch Oxidieren des Speicher- Polys (13) und der lokalen Verbindungsschicht (7) gebildete dünne Oxidschicht als dielektrische Kondensatorschicht (14) verwendet wird.

20. Verfahren zum Bilden einer DRAM-Zelle nach Anspruch 15, dadurch gekennzeichnet, daß beim Bilden der dielektrischen Kondensatorschicht (16) auf dem Speicher-Poly (13) eine Oxid/Nitrid/Oxid-Isolier­ schicht als dielektrische Kondensatorschicht (14) verwendet wird, wobei die ONO-Isolierschicht durch Stapeln einer Nitridschicht und einer Oxidschicht auf der Oxidschicht gebildet wird, die durch Oxidieren des Speicher-Polys (13) gebildet wird.