JP2742271B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2742271B2 JP2742271B2 JP63244560A JP24456088A JP2742271B2 JP 2742271 B2 JP2742271 B2 JP 2742271B2 JP 63244560 A JP63244560 A JP 63244560A JP 24456088 A JP24456088 A JP 24456088A JP 2742271 B2 JP2742271 B2 JP 2742271B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- lower electrode
- capacitor lower
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体記憶装置に係り、特に情報記憶部を
構成する電荷蓄積用キャパシタの信頼性を低下させるこ
となく微細化、大容量化に好適な半導体記憶装置とその
製造方法に関する。
構成する電荷蓄積用キャパシタの信頼性を低下させるこ
となく微細化、大容量化に好適な半導体記憶装置とその
製造方法に関する。
半導体記憶装置の高集積化、大容量化の発展は目覚し
く、今や次世代の製品として最小寸法0.8μｍの製造技
術を用いて4MビットdRAM（ダイナミック、ランダム、ア
クセス、メモリ）の量産化の検討が進められている。こ
の高集積化は素子寸法の微細化により達成されてきた。
しかし、素子の微細化に伴うキャパシタ容量の減少のた
めに、S/N比の低下や、α線による信号反転（いわゆる
ソフトエラー）等の弊害が顕在化し、信頼性の上で大き
な問題になっている。
く、今や次世代の製品として最小寸法0.8μｍの製造技
術を用いて4MビットdRAM（ダイナミック、ランダム、ア
クセス、メモリ）の量産化の検討が進められている。こ
の高集積化は素子寸法の微細化により達成されてきた。
しかし、素子の微細化に伴うキャパシタ容量の減少のた
めに、S/N比の低下や、α線による信号反転（いわゆる
ソフトエラー）等の弊害が顕在化し、信頼性の上で大き
な問題になっている。
このためキャパシタ容量を増加させる目的で、基板に
堀った溝の側壁を利用する溝堀り型キャパシタセル（ト
レンチキャパシタセル）、あるいはスイッチングトラン
ジスタの上部に、容量部を積上げるように形成した積上
げ型キャパシタセル（スタックド・キャパシタセル）な
どが、従来の平面型キャパシタセル（プレーナセル）に
代わるものとして期待されるようになってきた。
堀った溝の側壁を利用する溝堀り型キャパシタセル（ト
レンチキャパシタセル）、あるいはスイッチングトラン
ジスタの上部に、容量部を積上げるように形成した積上
げ型キャパシタセル（スタックド・キャパシタセル）な
どが、従来の平面型キャパシタセル（プレーナセル）に
代わるものとして期待されるようになってきた。
さらには、特公昭61−23661号に記載のように、キャ
パシタ電極の多結晶Siの表面に微細な溝を形成し実効的
な表面積を増やし、容量を増大させたキャパシタ構造な
ども述べられている。これらのうち積上げ型キャパシタ
セルは、上記の中でも比較的高度な技術を必要としない
ため、今後さらに素子の微細化が要求された時のキャパ
シタ構造として注目されている。第３図に従来の積上げ
型キャパシタを有する、dRAMの断面図を示す。その製造
方法を簡単に説明する。まず単結晶Si基板３−１上に素
子間を絶縁分離するための酸化膜３−２を選択的に成長
させる。つぎに、絶縁ゲート型電界効果トランジスタの
ゲート酸化膜３−３を成長させる。ゲート電極３−４と
して不純物を含む多結晶Siを堆積させ、それを加工した
後このゲート電極３−４および素子間分離酸化膜３−２
をマスクにイオン打込み法等を用いて、拡散層３−５お
よび３−６を形成する。つぎに不純物を含む多結晶Siを
堆積させ拡散層３−６の領域上に、キャパシタ下部電極
３−８を形成する。この時、キャパシタ下部電極３−８
はゲート電極３−４や素子間分離酸化膜３−２の上にも
形成されるため、従来の平面だけを利用する平面型キャ
パシタに比べてキャパシタ面積を大きくすることが可能
である。なお、ゲート電極３−４は酸化膜等の層間絶縁
膜３−７でおおっている。上記のようにして形成したキ
ャパシタ下部電極３−８の上に酸化膜等を形成しキャパ
シタ絶縁膜３−９とする。さらにこの上に導電体を堆積
させ加工することによりプレート電極３−10を形成し、
キャパシタを完成させている。次に、この上に層間絶縁
膜３−11を堆積させ、トランジスタの拡散層３−５の一
部が露出するようにコンタクト孔３−12を開口した後
に、データ線となる導電体層３−13を形成する。上記の
製造方法により、基板平面上のみにキャパシタを形成す
るプレーナ型dRAMセルに比べ、キャパシタ容量を大きく
することが可能となる。
パシタ電極の多結晶Siの表面に微細な溝を形成し実効的
な表面積を増やし、容量を増大させたキャパシタ構造な
ども述べられている。これらのうち積上げ型キャパシタ
セルは、上記の中でも比較的高度な技術を必要としない
ため、今後さらに素子の微細化が要求された時のキャパ
シタ構造として注目されている。第３図に従来の積上げ
型キャパシタを有する、dRAMの断面図を示す。その製造
方法を簡単に説明する。まず単結晶Si基板３−１上に素
子間を絶縁分離するための酸化膜３−２を選択的に成長
させる。つぎに、絶縁ゲート型電界効果トランジスタの
ゲート酸化膜３−３を成長させる。ゲート電極３−４と
して不純物を含む多結晶Siを堆積させ、それを加工した
後このゲート電極３−４および素子間分離酸化膜３−２
をマスクにイオン打込み法等を用いて、拡散層３−５お
よび３−６を形成する。つぎに不純物を含む多結晶Siを
堆積させ拡散層３−６の領域上に、キャパシタ下部電極
３−８を形成する。この時、キャパシタ下部電極３−８
はゲート電極３−４や素子間分離酸化膜３−２の上にも
形成されるため、従来の平面だけを利用する平面型キャ
パシタに比べてキャパシタ面積を大きくすることが可能
である。なお、ゲート電極３−４は酸化膜等の層間絶縁
膜３−７でおおっている。上記のようにして形成したキ
ャパシタ下部電極３−８の上に酸化膜等を形成しキャパ
シタ絶縁膜３−９とする。さらにこの上に導電体を堆積
させ加工することによりプレート電極３−10を形成し、
キャパシタを完成させている。次に、この上に層間絶縁
膜３−11を堆積させ、トランジスタの拡散層３−５の一
部が露出するようにコンタクト孔３−12を開口した後
に、データ線となる導電体層３−13を形成する。上記の
製造方法により、基板平面上のみにキャパシタを形成す
るプレーナ型dRAMセルに比べ、キャパシタ容量を大きく
することが可能となる。
第５図は、第３図の平面レイアウト図で、５−２は素
子間分離酸化膜、５−４はワード線を構成するゲート電
極、５−８はキャパシタ下部電極、５−10はプレート電
極で紙面上全体に広がり、データ線５−13から基板拡散
層（ここでは図示せず、第３図の３−５に相当）へ導通
をとるためのコンタクト孔５−12の周縁部領域がプレー
ト電極５−10とショートしないように所定間隔の間隙が
設けられた孔を形成している。そして５−14は、キャパ
シタ下部電極５−８から基板拡散層（ここでは図示せ
ず、第３図の３−６に相当）へ導通をとるためのコンタ
クト孔を示している。
子間分離酸化膜、５−４はワード線を構成するゲート電
極、５−８はキャパシタ下部電極、５−10はプレート電
極で紙面上全体に広がり、データ線５−13から基板拡散
層（ここでは図示せず、第３図の３−５に相当）へ導通
をとるためのコンタクト孔５−12の周縁部領域がプレー
ト電極５−10とショートしないように所定間隔の間隙が
設けられた孔を形成している。そして５−14は、キャパ
シタ下部電極５−８から基板拡散層（ここでは図示せ
ず、第３図の３−６に相当）へ導通をとるためのコンタ
クト孔を示している。
しかし、上記従来の積上げ容量型キャパシタセルで
は、以下に述べるような３つの理由により、キャパシタ
下部電極３−８を更に大きくすることができず、素子の
微細化と共にキャパシタ容量が低下してしまうという問
題が顕著に起こり、より高集積化されたメモリー回路を
構成することが困難であった。
は、以下に述べるような３つの理由により、キャパシタ
下部電極３−８を更に大きくすることができず、素子の
微細化と共にキャパシタ容量が低下してしまうという問
題が顕著に起こり、より高集積化されたメモリー回路を
構成することが困難であった。
すなわち、その第１の理由は、上記データ線３−13と
プレート電極３−10のショートを防ぐため、プレート電
極３−10とコンタクト孔３−12との間に加工合わせの余
裕を考慮しなければならない。これについては、第５図
の平面レイアウトにおけるデータ線５−13のコンタクト
孔５−12とプレート電極５−10の開口部の口径を見ても
明らかであり、両者の間にはショート防止のための間隙
が設けられている。また、第２の理由は、隣接するキャ
パシタ下部電極３−８間のショートを防ぐための分離領
域長は、リソグラフィー技術の解像限界以下にはならな
い。そして、第３の理由は、キャパシタの信頼性を高め
るためには、キャパシタ下部電極８がプレート電極３−
10に完全に覆われている必要があり、キャパシタ下部電
極３−８は、加工合わせ余裕分だけプレート電極３−10
より小さくする必要がある。従って、上記の理由により
キャパシタ下部電極３−８を大きくすることができず、
結果的にキャパシタ容量が小さくなってしまうという問
題があった。
プレート電極３−10のショートを防ぐため、プレート電
極３−10とコンタクト孔３−12との間に加工合わせの余
裕を考慮しなければならない。これについては、第５図
の平面レイアウトにおけるデータ線５−13のコンタクト
孔５−12とプレート電極５−10の開口部の口径を見ても
明らかであり、両者の間にはショート防止のための間隙
が設けられている。また、第２の理由は、隣接するキャ
パシタ下部電極３−８間のショートを防ぐための分離領
域長は、リソグラフィー技術の解像限界以下にはならな
い。そして、第３の理由は、キャパシタの信頼性を高め
るためには、キャパシタ下部電極８がプレート電極３−
10に完全に覆われている必要があり、キャパシタ下部電
極３−８は、加工合わせ余裕分だけプレート電極３−10
より小さくする必要がある。従って、上記の理由により
キャパシタ下部電極３−８を大きくすることができず、
結果的にキャパシタ容量が小さくなってしまうという問
題があった。
このようにキャパシタ容量の増大を図るために、いか
にしてキャパシタ下部電極の有効面積を拡張して信頼性
の高いキャパシタセルを実現するかが当面の解決すべき
課題である。
にしてキャパシタ下部電極の有効面積を拡張して信頼性
の高いキャパシタセルを実現するかが当面の解決すべき
課題である。
本発明の目的は、上記課題を解決することにあり、そ
の第１の目的は、微細化しても信頼性が高く、かつ、キ
ャパシタ容量の大きな改良された半導体記憶装置を、そ
して第２の目的はその製造方法をそれぞれ提供すること
にある。
の第１の目的は、微細化しても信頼性が高く、かつ、キ
ャパシタ容量の大きな改良された半導体記憶装置を、そ
して第２の目的はその製造方法をそれぞれ提供すること
にある。
上記目的を達成するために、本発明では従来の積上げ
型キャパシタセルで問題となったプレート電極（第３図
の３−10）とコンタクト孔（第３図、３−12）及びプレ
ート電極（第３図、３−10）とキャパシタ下部電極（第
３図、３−８）との間の加工合わせ余裕が不要となる構
造を有している。さらに隣接するキャパシタ下部電極
（第３図、３−８）間の分離領域長を、リソグラフィー
技術の解像限界以下にすることが可能である。
型キャパシタセルで問題となったプレート電極（第３図
の３−10）とコンタクト孔（第３図、３−12）及びプレ
ート電極（第３図、３−10）とキャパシタ下部電極（第
３図、３−８）との間の加工合わせ余裕が不要となる構
造を有している。さらに隣接するキャパシタ下部電極
（第３図、３−８）間の分離領域長を、リソグラフィー
技術の解像限界以下にすることが可能である。
このようにして、上記本発明の第１の目的は、一つの
スイッチング用トランジスタと、一つの電荷蓄積用キャ
パシタとを最小単位とする半導体記憶装置であって、第
１の電荷蓄積用キャパシタ下部電極の少なくとも一部が
隣接する第２の電荷蓄積用キャパシタ下部電極と平面的
に重なる部分を有して第１及び第２キャパシタ下部電極
群を構成して成ることを特徴とする半導体記憶装置によ
り、達成される。
スイッチング用トランジスタと、一つの電荷蓄積用キャ
パシタとを最小単位とする半導体記憶装置であって、第
１の電荷蓄積用キャパシタ下部電極の少なくとも一部が
隣接する第２の電荷蓄積用キャパシタ下部電極と平面的
に重なる部分を有して第１及び第２キャパシタ下部電極
群を構成して成ることを特徴とする半導体記憶装置によ
り、達成される。
そして好ましくは、 （１）上記第１及び第２のキャパシタ下部電極の断面
形状が共にほぼＴ字状を形成し、かつ両者の高さに段差
を有し、第１のキャパシタ下部電極の傘部が第２のキャ
パシタ下部電極のそれと相互に電気的に絶縁された状態
でその少なくとも１部が上、下に重なり合って形成され
て成ることを特徴とし、（２）上記第１及び第２のキャ
パシタ下部電極の少なくとも一方の傘部表面は、上面の
みならず裏面に至るまで、キャパシタ構成の有効電極面
積領域としたことを特徴とし、（３）上記第１及び第２
のキャパシタ下部電極における傘部の相互の重なりは、
前記第１のキャパシタ下部電極の傘部の上層に前記第２
のキャパシタ下部電極の傘部が位置して重なり、しかも
前記第２のキャパシタ電極の傘部表面の上面から裏面に
至るまでをキャパシタ構成の有効電極面積領域とするこ
とにより、第１のキャパシタ下部電極で構成されるキャ
パシタの電荷蓄積容量よりも第２のキャパシタ下部電極
で構成されるキャパシタのそれの方を大としたことを特
徴とし、（４）上記キャパシタを構成する第１及び第２
のキャパシタ下部電極の傘部がデータ線上部に配設され
て成ることを特徴とすることにより達成される。
形状が共にほぼＴ字状を形成し、かつ両者の高さに段差
を有し、第１のキャパシタ下部電極の傘部が第２のキャ
パシタ下部電極のそれと相互に電気的に絶縁された状態
でその少なくとも１部が上、下に重なり合って形成され
て成ることを特徴とし、（２）上記第１及び第２のキャ
パシタ下部電極の少なくとも一方の傘部表面は、上面の
みならず裏面に至るまで、キャパシタ構成の有効電極面
積領域としたことを特徴とし、（３）上記第１及び第２
のキャパシタ下部電極における傘部の相互の重なりは、
前記第１のキャパシタ下部電極の傘部の上層に前記第２
のキャパシタ下部電極の傘部が位置して重なり、しかも
前記第２のキャパシタ電極の傘部表面の上面から裏面に
至るまでをキャパシタ構成の有効電極面積領域とするこ
とにより、第１のキャパシタ下部電極で構成されるキャ
パシタの電荷蓄積容量よりも第２のキャパシタ下部電極
で構成されるキャパシタのそれの方を大としたことを特
徴とし、（４）上記キャパシタを構成する第１及び第２
のキャパシタ下部電極の傘部がデータ線上部に配設され
て成ることを特徴とすることにより達成される。
また、本発明の第２の目的は、一つのスイッチング用
トランジスタと一つの電荷蓄積用キャパシタとを最小単
位とする半導体記憶装置の製造方法であって、あらかじ
め半導体基板に形成されたスイッチング用トランジスタ
マトリックス上に、第１の層間絶縁膜を介してデータ線
パターンを形成したのち、第２の層間絶縁膜を介して断
面Ｔ字状の第１のキャパシタ下部電極パターンを形成
し、次いで第３の層間絶縁膜を介して同じく断面Ｔ字状
の第２のキャパシタ下部電極パターンをその傘部が前記
第１のキャパシタ下部電極のそれと空間的に上、下に重
なり合うように形成したのち、前記第３の層間絶縁膜を
除去し、それにより露出した前記第1,第２のキャパシタ
下部電極表面を清浄化して、少なくとも露出した前記第
1,第２のキャパシタ下部電極表面にキャパシタ絶縁膜を
形成し、次いで前記キャパシタ絶縁膜上にプレート電極
を形成することを特徴とする半導体記憶装置の製造方法
により、達成される。
トランジスタと一つの電荷蓄積用キャパシタとを最小単
位とする半導体記憶装置の製造方法であって、あらかじ
め半導体基板に形成されたスイッチング用トランジスタ
マトリックス上に、第１の層間絶縁膜を介してデータ線
パターンを形成したのち、第２の層間絶縁膜を介して断
面Ｔ字状の第１のキャパシタ下部電極パターンを形成
し、次いで第３の層間絶縁膜を介して同じく断面Ｔ字状
の第２のキャパシタ下部電極パターンをその傘部が前記
第１のキャパシタ下部電極のそれと空間的に上、下に重
なり合うように形成したのち、前記第３の層間絶縁膜を
除去し、それにより露出した前記第1,第２のキャパシタ
下部電極表面を清浄化して、少なくとも露出した前記第
1,第２のキャパシタ下部電極表面にキャパシタ絶縁膜を
形成し、次いで前記キャパシタ絶縁膜上にプレート電極
を形成することを特徴とする半導体記憶装置の製造方法
により、達成される。
本発明の半導体記憶装置の特徴点であるキャパシタの
構造及びレイアウトについて述べれば、第１のキャパシ
タ下部電極と隣接する第２のキャパシタ下部電極とは断
面形状が共にＴ字状を形成しており、その傘部が上下に
離間して平面的に相互に重なり合うレイアウト構成とす
ることにより、限られた平面を最大限に有効利用するも
のである。しかも、第1,第２のキャパシタ下部電極の少
なくとも一方の傘部においては、その裏面に至るまでキ
ャパシタ電極として有効に作用し、限られた空間内で実
質的に電極表面積を最大限に拡張する構成をとる。ま
た、キャパシタ絶縁膜についても在来のものに比較して
薄膜化することなく、十分なキャパシタ容量を確保する
ことができ、信頼性を低下させることなく、記憶セルを
より微細化することができる。
構造及びレイアウトについて述べれば、第１のキャパシ
タ下部電極と隣接する第２のキャパシタ下部電極とは断
面形状が共にＴ字状を形成しており、その傘部が上下に
離間して平面的に相互に重なり合うレイアウト構成とす
ることにより、限られた平面を最大限に有効利用するも
のである。しかも、第1,第２のキャパシタ下部電極の少
なくとも一方の傘部においては、その裏面に至るまでキ
ャパシタ電極として有効に作用し、限られた空間内で実
質的に電極表面積を最大限に拡張する構成をとる。ま
た、キャパシタ絶縁膜についても在来のものに比較して
薄膜化することなく、十分なキャパシタ容量を確保する
ことができ、信頼性を低下させることなく、記憶セルを
より微細化することができる。
以下、図面により本発明の一実施例を示し更に具体的
に説明する。
に説明する。
第１図は本発明の半導体記憶装置における要部断面を
示した構成図である。
示した構成図である。
同図において、１−16（ａ）及び１−16（ｂ）がそれ
ぞれキャパシタの一部を構成するキャパシタ下部電極
で、共に断面形状がほぼＴ字状を形成している。いずれ
を第1,第２のキャパシタ下部電極と呼んでもよいが、こ
こでは１−16（ａ）を第１、１−16（ｂ）を第２のキャ
パシタ下部電極とする。１−17はキャパシタ絶縁膜で、
第１のキャパシタ下部電極１−16（ａ）においては、そ
の上面から傘部（Ｔ字の傘の部分の呼称）の端面に至る
まで、第２のキャパシタ下部電極１−16（ｂ）において
は、さらに傘部の裏面に至るまで形成されている。１−
18はプレート電極で、少なくとも上記キャパシタ絶縁膜
１−17の全面を覆って形成されている。このような構成
から成るキャパシタをデータ線１−12上部に層間絶縁膜
１−13（ａ）,1−13（ｂ）を介して配設し、コンタクト
孔１−14（ａ）,1−14（ｂ）を形成することによりキャ
パシタ下部電極１−16（ａ）,1−16（ｂ）と拡散層１−
６との間にそれぞれ導通を得ている。
ぞれキャパシタの一部を構成するキャパシタ下部電極
で、共に断面形状がほぼＴ字状を形成している。いずれ
を第1,第２のキャパシタ下部電極と呼んでもよいが、こ
こでは１−16（ａ）を第１、１−16（ｂ）を第２のキャ
パシタ下部電極とする。１−17はキャパシタ絶縁膜で、
第１のキャパシタ下部電極１−16（ａ）においては、そ
の上面から傘部（Ｔ字の傘の部分の呼称）の端面に至る
まで、第２のキャパシタ下部電極１−16（ｂ）において
は、さらに傘部の裏面に至るまで形成されている。１−
18はプレート電極で、少なくとも上記キャパシタ絶縁膜
１−17の全面を覆って形成されている。このような構成
から成るキャパシタをデータ線１−12上部に層間絶縁膜
１−13（ａ）,1−13（ｂ）を介して配設し、コンタクト
孔１−14（ａ）,1−14（ｂ）を形成することによりキャ
パシタ下部電極１−16（ａ）,1−16（ｂ）と拡散層１−
６との間にそれぞれ導通を得ている。
なお、第１図において１−１は単結晶Si基板、１−２
は素子間分離酸化膜、１−３はゲート酸化膜、１−４は
ゲート電極、１−５は拡散層、１−7,1−10は層間絶縁
膜、１−11はデータ線（１−12）と拡散層（１−５）と
の導通を得るためのコンタクト孔である。第１図に示し
たような構造とすることによりコンタクト孔１−11が従
来の第３図のようにプレート電極１−18内部に開口部を
持つことはなく、プレート電極１−18とコンタクト孔１
−11とは位置的に全く非干渉であり、加工合わせ余裕を
考慮する必要がない。従ってプレート電極１−18はセル
のほぼ全面に一体で形成できる。そのため、プレート電
極１−18とキャパシタ下部電極１−16（ａ）,1−16
（ｂ）の合わせ余裕も不要である。
は素子間分離酸化膜、１−３はゲート酸化膜、１−４は
ゲート電極、１−５は拡散層、１−7,1−10は層間絶縁
膜、１−11はデータ線（１−12）と拡散層（１−５）と
の導通を得るためのコンタクト孔である。第１図に示し
たような構造とすることによりコンタクト孔１−11が従
来の第３図のようにプレート電極１−18内部に開口部を
持つことはなく、プレート電極１−18とコンタクト孔１
−11とは位置的に全く非干渉であり、加工合わせ余裕を
考慮する必要がない。従ってプレート電極１−18はセル
のほぼ全面に一体で形成できる。そのため、プレート電
極１−18とキャパシタ下部電極１−16（ａ）,1−16
（ｂ）の合わせ余裕も不要である。
また、隣接する第1,第２のキャパシタ下部電極〔１−
16（ａ）,1−16（ｂ）〕同士が、更に詳しくは相互の傘
部同士がキャパシタ絶縁膜１−17とプレート電極１−18
との一部を介して平面的に重なる部分を持つような立体
構造とすることにより、キャパシタ下部電極間の分離領
域長を層間絶縁膜（後で説明する第２図（ｅ）の２−1
7）の膜厚分にまで小さくすることができる。以上の理
由によりキャパシタ下部電極１−16（ａ）,1−16（ｂ）
を極めて大きく設計することができる。また、第１のキ
ャパシタ下部電極〔１−16（ａ）〕の傘部裏面も第２の
キャパシタ下部電極〔１−16（ｂ）〕のそれと同じよう
にキャパシタの一部として用いる構造とすればさらに大
容量のキャパシタが得られる。
16（ａ）,1−16（ｂ）〕同士が、更に詳しくは相互の傘
部同士がキャパシタ絶縁膜１−17とプレート電極１−18
との一部を介して平面的に重なる部分を持つような立体
構造とすることにより、キャパシタ下部電極間の分離領
域長を層間絶縁膜（後で説明する第２図（ｅ）の２−1
7）の膜厚分にまで小さくすることができる。以上の理
由によりキャパシタ下部電極１−16（ａ）,1−16（ｂ）
を極めて大きく設計することができる。また、第１のキ
ャパシタ下部電極〔１−16（ａ）〕の傘部裏面も第２の
キャパシタ下部電極〔１−16（ｂ）〕のそれと同じよう
にキャパシタの一部として用いる構造とすればさらに大
容量のキャパシタが得られる。
第２図（ａ）〜（ｆ）は、上記第１図に示した断面構
造を有する半導体記憶装置の製造工程図を示したもの
で、以下工程順にその製造方法の一例を説明する。ま
ず、第２図（ａ）に示すように、単結晶シリコン基板２
−１に素子間を電気的に分離するためのSiO2膜を、周知
のLOCOS法により選択的に成長させ、素子間分離酸化膜
２−２とする。次に、通常の熱酸化法を用いて、ゲート
酸化膜２−３を形成した後、化学気相成長法により多結
晶シリコンを堆積する。次いで、リン拡散法を用いてこ
の多結晶シリコンに高濃度の不純物を拡散した後、化学
気相成長法によりSiO2膜を堆積させる。次いで周知のリ
ソグラフィーおよびドライエッチング技術を用いてパタ
ーンニングを行い、ゲート電極２−４および層間絶縁膜
２−７を形成する。この後、化学気相成長法によりSiO2
膜を全面に堆積させ、異方性ドライエッチングを施す事
により側壁絶縁膜２−19を形成した後、基板２−１と導
電型の異なる拡散層２−5,2−６をイオン打込み法を用
いて自己整合的に形成した。この後、熱処理を施して導
入された不純物を活性化させた。拡散層２−5,2−６に
周知の電界緩和型の拡散層構造を用いることも可能であ
る。
造を有する半導体記憶装置の製造工程図を示したもの
で、以下工程順にその製造方法の一例を説明する。ま
ず、第２図（ａ）に示すように、単結晶シリコン基板２
−１に素子間を電気的に分離するためのSiO2膜を、周知
のLOCOS法により選択的に成長させ、素子間分離酸化膜
２−２とする。次に、通常の熱酸化法を用いて、ゲート
酸化膜２−３を形成した後、化学気相成長法により多結
晶シリコンを堆積する。次いで、リン拡散法を用いてこ
の多結晶シリコンに高濃度の不純物を拡散した後、化学
気相成長法によりSiO2膜を堆積させる。次いで周知のリ
ソグラフィーおよびドライエッチング技術を用いてパタ
ーンニングを行い、ゲート電極２−４および層間絶縁膜
２−７を形成する。この後、化学気相成長法によりSiO2
膜を全面に堆積させ、異方性ドライエッチングを施す事
により側壁絶縁膜２−19を形成した後、基板２−１と導
電型の異なる拡散層２−5,2−６をイオン打込み法を用
いて自己整合的に形成した。この後、熱処理を施して導
入された不純物を活性化させた。拡散層２−5,2−６に
周知の電界緩和型の拡散層構造を用いることも可能であ
る。
次に第２図（ｂ）に示すように、化学気相成長法によ
り多結晶シリコンを堆積させた後、この多結晶シリコン
膜にリン拡散法により不純物を拡散させる。次いで、周
知のリソグラフィーおよびドライエッチング技術を用い
て拡散層２−6,2−５上の電極取出し端子として導電体
層２−８および２−９を形成する。その後、化学気相成
長法によりSiO2膜２−10を全面におおって周知のリソグ
ラフィーおよびドライエッチング技術によりコンタクト
孔２−11を形成し導電帯層２−９の一部を露出させる。
次いで、データ線２−12となる導電体層を化学気相成長
法あるいは、スパッタ法により形成した後、リソグラフ
ィーおよびドライエッチング技術を用いてパターンニン
グする。ここで、導電体層２−９を用いず、直接拡散層
２−５に達するコンタクト孔を形成することも可能であ
るが、コンタクト孔と拡散層の合わせ余裕を小さくでき
る点で、本図に示した方式の方が優れている。なお、前
記第１図においては、この導電体層２−９を用いず、直
接拡散層１−５に達するコンタクト孔を形成し、データ
線となる導電体層を形成し、データ線１−12を形成して
いる。また、本実施例では、データ線２−12の材料とし
て多結晶シリコンを用いたが、ドープト多結晶シリコ
ン、またAlなどの低抵抗金属、W,Mo,Taなどの高融点金
属そのシリコン化合物（メタルシリサイド）もしくはこ
れらの積層膜からなる導体層を用いることも可能であ
る。
り多結晶シリコンを堆積させた後、この多結晶シリコン
膜にリン拡散法により不純物を拡散させる。次いで、周
知のリソグラフィーおよびドライエッチング技術を用い
て拡散層２−6,2−５上の電極取出し端子として導電体
層２−８および２−９を形成する。その後、化学気相成
長法によりSiO2膜２−10を全面におおって周知のリソグ
ラフィーおよびドライエッチング技術によりコンタクト
孔２−11を形成し導電帯層２−９の一部を露出させる。
次いで、データ線２−12となる導電体層を化学気相成長
法あるいは、スパッタ法により形成した後、リソグラフ
ィーおよびドライエッチング技術を用いてパターンニン
グする。ここで、導電体層２−９を用いず、直接拡散層
２−５に達するコンタクト孔を形成することも可能であ
るが、コンタクト孔と拡散層の合わせ余裕を小さくでき
る点で、本図に示した方式の方が優れている。なお、前
記第１図においては、この導電体層２−９を用いず、直
接拡散層１−５に達するコンタクト孔を形成し、データ
線となる導電体層を形成し、データ線１−12を形成して
いる。また、本実施例では、データ線２−12の材料とし
て多結晶シリコンを用いたが、ドープト多結晶シリコ
ン、またAlなどの低抵抗金属、W,Mo,Taなどの高融点金
属そのシリコン化合物（メタルシリサイド）もしくはこ
れらの積層膜からなる導体層を用いることも可能であ
る。
次に第２図（ｃ）に示すように化学気相成長法により
SiO2膜２−13（ａ）およびSi3N4膜２−13（ｂ）の２層
層間絶縁膜を形成した後、周知のリソグラフィーおよ
び、ドライエッチング技術によりコンタクト孔２−14
（ａ）を形成し、導電体層２−８の一部を露出させる。
ここで、本実施例においては、コンタクト孔２−14
（ａ）は、ワード線（２−４）の配線と交叉する方向に
隣接する導電体層２−８の一部が１つとびに露出するよ
うに形成したが、ワード線（２−４）の配線方向に沿っ
て１つとびにコンタクト孔２−14を形成することも可能
である。次いで全体に化学気相成長法を用いて、コンタ
クト孔２−14（ａ）の寸法の1/3以下の膜厚のSiO2膜
（２−15）を堆積させる。本発明の構造においては、デ
ータ線２−12とコンタクト孔２−14（ａ）とが平面的に
重なり合わないことが重要である。これを実現する一つ
の方法として、第２図に示したようにレイアウト的に重
複を許しても、コンタクト孔２−14（ａ）形成の際に重
なり合う部分のデータ線を除去する方法がある。また他
の方法として、レイアウトを第６図のようにすること
で、重複しない構造とする方法もある。
SiO2膜２−13（ａ）およびSi3N4膜２−13（ｂ）の２層
層間絶縁膜を形成した後、周知のリソグラフィーおよ
び、ドライエッチング技術によりコンタクト孔２−14
（ａ）を形成し、導電体層２−８の一部を露出させる。
ここで、本実施例においては、コンタクト孔２−14
（ａ）は、ワード線（２−４）の配線と交叉する方向に
隣接する導電体層２−８の一部が１つとびに露出するよ
うに形成したが、ワード線（２−４）の配線方向に沿っ
て１つとびにコンタクト孔２−14を形成することも可能
である。次いで全体に化学気相成長法を用いて、コンタ
クト孔２−14（ａ）の寸法の1/3以下の膜厚のSiO2膜
（２−15）を堆積させる。本発明の構造においては、デ
ータ線２−12とコンタクト孔２−14（ａ）とが平面的に
重なり合わないことが重要である。これを実現する一つ
の方法として、第２図に示したようにレイアウト的に重
複を許しても、コンタクト孔２−14（ａ）形成の際に重
なり合う部分のデータ線を除去する方法がある。また他
の方法として、レイアウトを第６図のようにすること
で、重複しない構造とする方法もある。
第６図は平面レイアウトを示した図であり、６−２は
素子分離酸化膜（第１図の１−２相当）、６−４はワー
ド線となるゲート電極（第１図の１−４相当）、６−11
はデータ線６−12のコンタクト孔、６−14はキャパシタ
下部電極のコンタクト孔〔第１図の１−14（ａ）又は
（ｂ）〕、６−16（ａ），（ｂ）はキャパシタ下部電
極、６−18は紙面上の全面に形成されているプレート電
極（第１図の１−18相当）である。このレイアウト図か
らデータ線６−12とコンタクト孔６−14（ａ），（ｂ）
とは平面的に重なり合わないことがわかる。
素子分離酸化膜（第１図の１−２相当）、６−４はワー
ド線となるゲート電極（第１図の１−４相当）、６−11
はデータ線６−12のコンタクト孔、６−14はキャパシタ
下部電極のコンタクト孔〔第１図の１−14（ａ）又は
（ｂ）〕、６−16（ａ），（ｂ）はキャパシタ下部電
極、６−18は紙面上の全面に形成されているプレート電
極（第１図の１−18相当）である。このレイアウト図か
らデータ線６−12とコンタクト孔６−14（ａ），（ｂ）
とは平面的に重なり合わないことがわかる。
次に、層間絶縁膜２−15を異方性ドライエッチングす
る事により、第２図（ｄ）に示すようにコンタクト孔２
−14（ａ）の側壁部にのみ層間絶縁膜２−15（ａ）を残
す。ここで前述の第６図に示したような平面レイアウト
にすれば、コンタクト孔２−14（ａ）の形成の際に、重
なり合う部分のデータ線２−12の除去、およびコンタク
ト孔２−14（ａ）の側壁層間絶縁膜２−15（ａ）の形成
は不要となる。第１図の構成はこの側壁層間絶縁膜２−
15（ａ）の形成を不要としたものである。次いで、シリ
コン膜を化学気相成長法を用いて不純物をドーピングし
ながら堆積させた後、周知のリソグラフィーおよびドラ
イエッチング技術を用いて、第１のキャパシタ下部電極
２−16（ａ）とする。本実施例では、キャパシタ下部電
極２−16（ａ）となるシリコン膜の厚さを、コンタクト
孔２−14（ａ）内に形成された層間絶縁膜２−15（ａ）
の内径の1/2以下として、コンタクト孔２−14（ａ）の
内部の窪みもキャパシタ面積として利用したが、逆に、
シリコン膜を厚く堆積して、キャパシタ下部電極２−16
（ａ）の側壁部の面積を大きくして利用した方が、さら
に大容量のキャパシタが得られる。
る事により、第２図（ｄ）に示すようにコンタクト孔２
−14（ａ）の側壁部にのみ層間絶縁膜２−15（ａ）を残
す。ここで前述の第６図に示したような平面レイアウト
にすれば、コンタクト孔２−14（ａ）の形成の際に、重
なり合う部分のデータ線２−12の除去、およびコンタク
ト孔２−14（ａ）の側壁層間絶縁膜２−15（ａ）の形成
は不要となる。第１図の構成はこの側壁層間絶縁膜２−
15（ａ）の形成を不要としたものである。次いで、シリ
コン膜を化学気相成長法を用いて不純物をドーピングし
ながら堆積させた後、周知のリソグラフィーおよびドラ
イエッチング技術を用いて、第１のキャパシタ下部電極
２−16（ａ）とする。本実施例では、キャパシタ下部電
極２−16（ａ）となるシリコン膜の厚さを、コンタクト
孔２−14（ａ）内に形成された層間絶縁膜２−15（ａ）
の内径の1/2以下として、コンタクト孔２−14（ａ）の
内部の窪みもキャパシタ面積として利用したが、逆に、
シリコン膜を厚く堆積して、キャパシタ下部電極２−16
（ａ）の側壁部の面積を大きくして利用した方が、さら
に大容量のキャパシタが得られる。
次に、第２図（ｅ）に示すように、化学気相成長法を
用いて、層間絶縁膜２−20を堆積した後、周知のリソグ
ラフィーおよびドライエッチング技術を用いてコンタク
ト孔２−14（ｂ）を形成し、残りの導電体層２−８の一
部を露出させる。次に、層間絶縁膜２−15（ｂ）を化学
気相成長法を用いて堆積した後、異方性ドライエッチン
グする事により、コンタクト孔２−14（ｂ）の側壁部に
のみ層間絶縁膜２−15（ｂ）を残す。なお、第１図にお
いては、これら導電体層２−８及び層間絶縁膜２−15
（ｂ）を省略した。次いで、シリコン膜２−16（ｂ）を
化学気相成長法を用いて不純物をドーピングしながら堆
積させた。
用いて、層間絶縁膜２−20を堆積した後、周知のリソグ
ラフィーおよびドライエッチング技術を用いてコンタク
ト孔２−14（ｂ）を形成し、残りの導電体層２−８の一
部を露出させる。次に、層間絶縁膜２−15（ｂ）を化学
気相成長法を用いて堆積した後、異方性ドライエッチン
グする事により、コンタクト孔２−14（ｂ）の側壁部に
のみ層間絶縁膜２−15（ｂ）を残す。なお、第１図にお
いては、これら導電体層２−８及び層間絶縁膜２−15
（ｂ）を省略した。次いで、シリコン膜２−16（ｂ）を
化学気相成長法を用いて不純物をドーピングしながら堆
積させた。
次に第２図（ｆ）に示すように、このシリコン膜２−
16（ｂ）をリソグラフィーおよびドライエッチング技術
により、第２のキャパシタ下部電極２−16（ｂ）をパタ
ーンニングする。
16（ｂ）をリソグラフィーおよびドライエッチング技術
により、第２のキャパシタ下部電極２−16（ｂ）をパタ
ーンニングする。
次いで、ウエットエッチング法により層間絶縁膜２−
20を除去して、キャパシタ下部電極２−16（ａ）の表面
部および、キャパシタ下部電極２−16（ｂ）の傘部の裏
面部を露出させる。ここではエッチャントにHF系水溶液
を用いて、層間絶縁膜２−20のエッチングを行ったの
で、キャパシタ下部電極２−16（ａ）の下にある層間絶
縁膜２−13（ｂ）であるSi3N4膜がウエットエッチング
のストッパとなっている。
20を除去して、キャパシタ下部電極２−16（ａ）の表面
部および、キャパシタ下部電極２−16（ｂ）の傘部の裏
面部を露出させる。ここではエッチャントにHF系水溶液
を用いて、層間絶縁膜２−20のエッチングを行ったの
で、キャパシタ下部電極２−16（ａ）の下にある層間絶
縁膜２−13（ｂ）であるSi3N4膜がウエットエッチング
のストッパとなっている。
なお、本実施例においては、層間絶縁膜２−13（ｂ）
であるSi3N4のエッチングは行ってないが、熱リン酸エ
ッチングによりSi3N4をエッチングすれば、さらにキャ
パシタ下部電極１−16（ａ）の面積を大きくすることが
できる。
であるSi3N4のエッチングは行ってないが、熱リン酸エ
ッチングによりSi3N4をエッチングすれば、さらにキャ
パシタ下部電極１−16（ａ）の面積を大きくすることが
できる。
また、本実施例では、第４図に平面レイアウトを示す
ように、キャパシタ下部電極４−16（ａ）,4−16（ｂ）
の平面的な形状を四角形（この例では長方形）とした
が、同じく平面レイアウトを第７図に示すように、平面
的な形状を鈍角を８ヶ含む、８角形とすることでさらに
キャパシタ下部電極面積を大きくすることができる。
ように、キャパシタ下部電極４−16（ａ）,4−16（ｂ）
の平面的な形状を四角形（この例では長方形）とした
が、同じく平面レイアウトを第７図に示すように、平面
的な形状を鈍角を８ヶ含む、８角形とすることでさらに
キャパシタ下部電極面積を大きくすることができる。
なお、第４図において、４−２は素子間分離酸化膜、
４−４はワード線となるゲート電極、４−8,4−９は導
電体層、４−11はデータ線４−12のコンタクト孔、４−
14はキャパシタ下部電極〔４−16（ａ）又は（ｂ）〕の
コンタクト孔である。
４−４はワード線となるゲート電極、４−8,4−９は導
電体層、４−11はデータ線４−12のコンタクト孔、４−
14はキャパシタ下部電極〔４−16（ａ）又は（ｂ）〕の
コンタクト孔である。
また、第７図において、７−14（ａ），（ｂ）はキャ
パシタ下部電極のコンタクト孔、７−16（ａ），（ｂ）
は第1,第２のキャパシタ下部電極をそれぞれ示す。
パシタ下部電極のコンタクト孔、７−16（ａ），（ｂ）
は第1,第２のキャパシタ下部電極をそれぞれ示す。
再び説明を第２図（ｆ）に戻し、継続すると、次い
で、キャパシタ下部電極１−16（ａ）,1−16（ｂ）表面
を清浄化した後、このキャパシタ下部電極２−16
（ａ）,2−16（ｂ）の露出した表面上にキャパシタ絶縁
膜２−17を形成する。本実施例では、キャパシタ絶縁膜
として熱窒化膜と化学気相成長法によるSi3N4膜とこのS
i3N4膜を酸化して得られるSiO2膜の３層膜、および、高
温・短時間ランプ酸化によるSiO2膜、の２種類を用いた
が化学気相成長法で形成したSi3N4膜、五酸化タンタル
などの絶縁膜、もしくはこれらの積層膜も利用可能であ
る。本実施例においては、高温・短時間ランプ酸化によ
るSiO2膜の形成には、面内の膜厚バラツキ、およびバッ
チ間の膜厚バラツキを小さくするために、N2,He,Ar希釈
の20％O2ガスを用いた。酸素濃度が20％以下になるとSi
O2膜の絶縁耐圧の劣化が著しいため、O2濃度は20％以上
が好ましい。また、形成温度においても1000℃以上の高
温を用いた方が、絶縁耐圧が大きくなることが明らかと
なった。なお、ランプ酸化とは、上記酸素ガス含有雰囲
気中で、加熱手段としてランプを用いる酸化方法のこと
を意味する。
で、キャパシタ下部電極１−16（ａ）,1−16（ｂ）表面
を清浄化した後、このキャパシタ下部電極２−16
（ａ）,2−16（ｂ）の露出した表面上にキャパシタ絶縁
膜２−17を形成する。本実施例では、キャパシタ絶縁膜
として熱窒化膜と化学気相成長法によるSi3N4膜とこのS
i3N4膜を酸化して得られるSiO2膜の３層膜、および、高
温・短時間ランプ酸化によるSiO2膜、の２種類を用いた
が化学気相成長法で形成したSi3N4膜、五酸化タンタル
などの絶縁膜、もしくはこれらの積層膜も利用可能であ
る。本実施例においては、高温・短時間ランプ酸化によ
るSiO2膜の形成には、面内の膜厚バラツキ、およびバッ
チ間の膜厚バラツキを小さくするために、N2,He,Ar希釈
の20％O2ガスを用いた。酸素濃度が20％以下になるとSi
O2膜の絶縁耐圧の劣化が著しいため、O2濃度は20％以上
が好ましい。また、形成温度においても1000℃以上の高
温を用いた方が、絶縁耐圧が大きくなることが明らかと
なった。なお、ランプ酸化とは、上記酸素ガス含有雰囲
気中で、加熱手段としてランプを用いる酸化方法のこと
を意味する。
最後に、プレート電極２−18となるシリコン膜を化学
気相成長法により不純物をドーピングしながら全面に形
成する。この後、必要に応じてメモリアレー周辺で、プ
レート電極２−18に開口部を持つコンタクト孔を設け、
データ線２−12及びゲート電極２−４をプレート電極２
−18の上部に取り出し、以上の工程により本発明の半導
体記憶装置が完成する。
気相成長法により不純物をドーピングしながら全面に形
成する。この後、必要に応じてメモリアレー周辺で、プ
レート電極２−18に開口部を持つコンタクト孔を設け、
データ線２−12及びゲート電極２−４をプレート電極２
−18の上部に取り出し、以上の工程により本発明の半導
体記憶装置が完成する。
なお、本実施例では、プレート電極２−18にシリコン
膜を用いたが、Al,Au,Wなどの低抵抗金属、そのシリコ
ン化合物もしくは、これらの積層膜を用いることも可能
である。
膜を用いたが、Al,Au,Wなどの低抵抗金属、そのシリコ
ン化合物もしくは、これらの積層膜を用いることも可能
である。
また本実施例においては、電荷蓄積用キャパシタの一
部がデータ線上部に配置されている例を取り上げたが、
その他通常の積上げ型キャパシタセル構造においても、
隣接する電荷蓄積用キャパシタ下部電極を平面的に相互
に重なる部分を持つ構造にすることで大容量のキャパシ
タが得られる。
部がデータ線上部に配置されている例を取り上げたが、
その他通常の積上げ型キャパシタセル構造においても、
隣接する電荷蓄積用キャパシタ下部電極を平面的に相互
に重なる部分を持つ構造にすることで大容量のキャパシ
タが得られる。
本発明においては、後で形成する二層目の第２のキャ
パシタ下部電極２−16（ｂ）は、その傘部の裏面部をも
キャパシタの一部として用いるので実質的に電極の有効
面積が拡張され、容量を確保しやすい。したがって、作
りやすさという点からその平面的な面積が一層目の第１
のキャパシタ下部電極２−16（ａ）に比べ小さくした方
が効果的である。なお、容量自体は二層目で形成した第
２のキャパシタの方が大きくなるように設計すると良
い。これは、製造条件の変動等によりキャパシタ容量の
最小値が小さくなる可能性を少しでもなくすためであ
る。
パシタ下部電極２−16（ｂ）は、その傘部の裏面部をも
キャパシタの一部として用いるので実質的に電極の有効
面積が拡張され、容量を確保しやすい。したがって、作
りやすさという点からその平面的な面積が一層目の第１
のキャパシタ下部電極２−16（ａ）に比べ小さくした方
が効果的である。なお、容量自体は二層目で形成した第
２のキャパシタの方が大きくなるように設計すると良
い。これは、製造条件の変動等によりキャパシタ容量の
最小値が小さくなる可能性を少しでもなくすためであ
る。
第４図には本発明によるキャパシタセルのレイアウト
図を、また、第５図には従来の積上げ型キャパシタセル
のレイアウト図をそれぞれ概略図で示した。第４図，第
５図とも２交点セルの場合を示したが、本発明は１交点
セルにも適用可能である。なお、両図とも、合わせ余
裕、線幅、スペース幅は同じである。第４図に示した実
施例では、プレート電極はセル全面を覆っており、第５
図のプレート電極５−５のような開口部５−12が必要で
ない。さらに、本発明においては、隣接するキャパシタ
下部電極〔４−16（ａ）,4−16（ｂ）〕どうしが平面的
に重なる部分を持つ立体構造となっているため、１層目
の第１のキャパシタ下部電極４−16（ａ）は、隣接して
いるセルのコンタクト孔４−14の合わせ余裕の領域を残
したところまで大きく設計することができる。上記の理
由より、本発明による構造を用いると、同じセル面積で
もキャパシタ面積を著しく大きくすることが可能であ
る。
図を、また、第５図には従来の積上げ型キャパシタセル
のレイアウト図をそれぞれ概略図で示した。第４図，第
５図とも２交点セルの場合を示したが、本発明は１交点
セルにも適用可能である。なお、両図とも、合わせ余
裕、線幅、スペース幅は同じである。第４図に示した実
施例では、プレート電極はセル全面を覆っており、第５
図のプレート電極５−５のような開口部５−12が必要で
ない。さらに、本発明においては、隣接するキャパシタ
下部電極〔４−16（ａ）,4−16（ｂ）〕どうしが平面的
に重なる部分を持つ立体構造となっているため、１層目
の第１のキャパシタ下部電極４−16（ａ）は、隣接して
いるセルのコンタクト孔４−14の合わせ余裕の領域を残
したところまで大きく設計することができる。上記の理
由より、本発明による構造を用いると、同じセル面積で
もキャパシタ面積を著しく大きくすることが可能であ
る。
従来の積上げ容量型キャパシタセルにおけるキャパシ
タ面積は、キャパシタ下部電極の側壁部を考慮しても、
セル面積の60％程度にしか達していない。これに対し本
発明によれば、キャパシタ面積はセル面積の180％以上
となり、キャパシタ面積は、2.5倍以上の増加が可能で
ある。
タ面積は、キャパシタ下部電極の側壁部を考慮しても、
セル面積の60％程度にしか達していない。これに対し本
発明によれば、キャパシタ面積はセル面積の180％以上
となり、キャパシタ面積は、2.5倍以上の増加が可能で
ある。
実際に、第４図のレイアウトに従って試作した結果、
キャパシタ面積は、セル面積の230％に達しており、本
発明の効果が確認された。
キャパシタ面積は、セル面積の230％に達しており、本
発明の効果が確認された。
第１図は、本発明の半導体記憶装置の一実施例の断面
図、第２図（ａ）から（ｆ）は第１図に示した本発明の
半導体記憶装置を製造する工程の断面図、第３図は従来
の積上げ型キャパシタを有する、dRAMの断面図、第４図
および第６図は、本発明の半導体記憶装置の平面レイア
ウト図、第５図は、従来構造の半導体記憶装置の平面レ
イアウト図、第７図は、本発明のキャパシタ下部電極の
形状とレイアウトとを示した図である。 図において、 １−１……単結晶シリコン基板 １−２……素子間分離酸化膜 １−３……ゲート酸化膜 １−４……ゲート電極 １−５……拡散層 １−６……拡散層 １−７……層間絶縁膜 １−10……層間絶縁膜 １−11……コンタクト孔 １−12……データ線 １−13（ａ）……層間絶縁膜 １−13（ｂ）……層間絶縁膜 １−14（ａ）……コンタクト孔 １−14（ｂ）……コンタクト孔 １−16（ａ）……キャパシタ下部電極 １−16（ｂ）……キャパシタ下部電極 １−17……キャパシタ絶縁膜 １−18……プレート電極
図、第２図（ａ）から（ｆ）は第１図に示した本発明の
半導体記憶装置を製造する工程の断面図、第３図は従来
の積上げ型キャパシタを有する、dRAMの断面図、第４図
および第６図は、本発明の半導体記憶装置の平面レイア
ウト図、第５図は、従来構造の半導体記憶装置の平面レ
イアウト図、第７図は、本発明のキャパシタ下部電極の
形状とレイアウトとを示した図である。 図において、 １−１……単結晶シリコン基板 １−２……素子間分離酸化膜 １−３……ゲート酸化膜 １−４……ゲート電極 １−５……拡散層 １−６……拡散層 １−７……層間絶縁膜 １−10……層間絶縁膜 １−11……コンタクト孔 １−12……データ線 １−13（ａ）……層間絶縁膜 １−13（ｂ）……層間絶縁膜 １−14（ａ）……コンタクト孔 １−14（ｂ）……コンタクト孔 １−16（ａ）……キャパシタ下部電極 １−16（ｂ）……キャパシタ下部電極 １−17……キャパシタ絶縁膜 １−18……プレート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 由上 二郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭56−8871（ＪＰ，Ａ) 特開 平１−290256（ＪＰ，Ａ) 特開 平２−40949（ＪＰ，Ａ)
Claims (4)
- 【請求項１】一つのスイッチング用トランジスタと、一
つの電荷蓄積用キャパシタとを最小単位とし、第１の電
荷蓄積用キャパシタ下部電極の少なくとも一部が隣接す
る第２の電荷蓄積用キャパシタ下部電極と平面的に重な
る部分を有して第１及び第２キャパシタ下部電極群を構
成すると共に、第１及び第２のキャパシタ下部電極の断
面形状が共にほぼＴ字状を形成し、かつ両者の高さに段
差を有し、第１のキャパシタ下部電極の傘部が第２のキ
ャパシタ下部電極のそれと相互に電気的に絶縁された状
態でその少なくとも１部が上、下に重なり合って形成さ
れる半導体記憶装置であって、第１及び第２のキャパシ
タ下部電極における傘部の相互の重なりは、第１のキャ
パシタ下部電極の傘部の上層に第２のキャパシタ下部電
極の傘部が位置して重なり、しかも第２のキャパシタ電
極の傘部表面の上面から裏面に至るまでをキャパシタ構
成の有効電極面積領域とすることにより、第１のキャパ
シタ下部電極で構成されるキャパシタの電荷蓄積容量よ
りも第２のキャパシタ下部電極で構成されるキャパシタ
のそれの方を大としたことを特徴とする半導体記憶装
置。 - 【請求項２】一つのスイッチング用トランジスタと、一
つの電荷蓄積用キャパシタとを最小単位とし、第１の電
荷蓄積用キャパシタ下部電極の少なくとも一部が隣接す
る第２の電荷蓄積用キャパシタ下部電極と平面的に重な
る部分を有して第１及び第２キャパシタ下部電極群を構
成すると共に、第１及び第２のキャパシタ下部電極の断
面形状が共にほぼＴ字状を形成し、かつ両者の高さに段
差を有し、第１のキャパシタ下部電極の傘部が第２のキ
ャパシタ下部電極のそれと相互に電気的に絶縁された状
態でその少なくとも１部が上、下に重なり合って形成さ
れ、第１及び第２のキャパシタ下部電極の少なくとも一
方の傘部表面は、上面のみならず裏面に至るまで、キャ
パシタ構成の有効電極面積領域とした半導体記憶装置で
あって、第１及び第２のキャパシタ下部電極における傘
部の相互の重なりは、第１のキャパシタ下部電極の傘部
の上層に第２のキャパシタ下部電極の傘部が位置して重
なり、しかも第２のキャパシタ電極の傘部表面の上面か
ら裏面に至るまでをキャパシタ構成の有効電極面積領域
とすることにより、第１のキャパシタ下部電極で構成さ
れるキャパシタの電荷蓄積容量よりも第２のキャパシタ
下部電極で構成されるキャパシタのそれの方を大とした
ことを特徴とする半導体記憶装置。 - 【請求項３】上記キャパシタを構成する第１及び第２の
キャパシタ下部電極の傘部がデータ線上部に配設されて
成ることを特徴とする請求項１もしくは２記載の半導体
記憶装置。 - 【請求項４】一つのスイッチング用トランジスタと一つ
の電荷蓄積用キャパシタとを最小単位とする半導体記憶
装置の製造方法であって、あらかじめ半導体基板に形成
されたスイッチング用トランジスタマトリックス上に、
第１の層間絶縁膜を介してデータ線パターンを形成した
のち、第２の層間絶縁膜を介して断面Ｔ字状の第１のキ
ャパシタ下部電極パターンを形成し、次いで第３の層間
絶縁膜を介して同じく断面Ｔ字状の第２のキャパシタ下
部電極パターンをその傘部が前記第１のキャパシタ下部
電極のそれと空間的に上、下に重なり合うように形成し
たのち、前記第３の層間絶縁膜を除去し、それにより露
出した前記第1,第２のキャパシタ下部電極表面を清浄化
して、少なくとも露出した前記第1,第２のキャパシタ下
部電極表面にキャパシタ絶縁膜を形成し、次いで前記キ
ャパシタ絶縁膜上にプレート電極を形成することを特徴
とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244560A JP2742271B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244560A JP2742271B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294558A JPH0294558A (ja) | 1990-04-05 |
| JP2742271B2 true JP2742271B2 (ja) | 1998-04-22 |
Family
ID=17120529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63244560A Expired - Lifetime JP2742271B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742271B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2524842B2 (ja) * | 1989-11-08 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH03173176A (ja) * | 1989-11-30 | 1991-07-26 | Sharp Corp | 半導体記憶装置 |
| KR930005741B1 (ko) * | 1990-11-01 | 1993-06-24 | 삼성전자 주식회사 | 터널구조의 디램 셀 및 그의 제조방법 |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
| JP3123073B2 (ja) * | 1990-11-08 | 2001-01-09 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5108943A (en) * | 1991-01-02 | 1992-04-28 | Micron Technology, Inc. | Mushroom double stacked capacitor |
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| JPH07161832A (ja) * | 1993-12-08 | 1995-06-23 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| KR100223865B1 (ko) * | 1996-06-10 | 1999-10-15 | 구본준 | 커패시터의 구조 및 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568871A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS63120878A (ja) * | 1986-11-07 | 1988-05-25 | Hitachi Ltd | 圧縮機 |
| JPS63190850A (ja) * | 1987-02-03 | 1988-08-08 | Nippon Shokubai Kagaku Kogyo Co Ltd | １，４，４ａ，９ａ−テトラヒドロアントラキノンの製造法 |
-
1988
- 1988-09-30 JP JP63244560A patent/JP2742271B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294558A (ja) | 1990-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2590171B2 (ja) | 半導体記憶装置 | |
| JP2741857B2 (ja) | 半導体記憶装置 | |
| JPH01154551A (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| JP2602219B2 (ja) | 半導体記憶装置 | |
| JP2930110B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2742271B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR940006681B1 (ko) | 스택트렌치 셀 및 그 제조방법 | |
| JP2000058482A (ja) | 自己整列コンタクト及びその製造方法 | |
| KR100322216B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JPH0645552A (ja) | 半導体装置およびその製造方法 | |
| JPH03256358A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH08288473A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS63281457A (ja) | 半導体メモリ | |
| JP2859363B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0364964A (ja) | 半導体記憶装置の製造方法 | |
| JPH10242418A (ja) | Ｄｒａｍおよびその製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2839874B2 (ja) | 半導体記憶装置 | |
| JP2639363B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2846286B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2659991B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2883855B2 (ja) | 半導体記憶装置 | |
| JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3068015B2 (ja) | 半導体記憶装置及びその製造方法 |