KR910009551B1 - 메모리장치의 센스앰프 분할 제어회로 - Google Patents

메모리장치의 센스앰프 분할 제어회로 Download PDF

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Abstract

내용 없음.

Description

메모리장치의 센스앰프 분할 제어회로
제1도는 종래의 센스앰프 분할 제어회로도.
제2도는 본 발명의 센스앰프 분할 제어회로도.
제3도는 본 발명의 타실시에서 회로도.
제4도는 일반적인 센스앰프의 회로도.
제5도는 본 발명의 동작타이밍챠트.
제6도는 본 발명의 종래대비 피이트전류 파형도.
제7도는 본 발명의 종래대비 노이즈 파형 및 비트라인 신호전압 상태도이다.
* 도면의 주요부분에 대한 부호의 설명
AS : 센스앰프 N : N모스 센싱제어 트랜지스터
P : P모스 센싱제어 트랜지스터 R : 저항
Rt : 지연보상용 저항 PC :
Figure kpo00001
Vcc프리차아지 회로
본 발명은 고집적 DRAM의 센싱회로에 적합한 메모리장치의 센스앰프 분할 제어회로에 관한 것이다.
메모리 용량이 증가되면 셀의 수와 이에따른 센싱회로가 증가되는데 특히 센싱회로 레이아우트에 의해 생기는 로우딩(loading)저항 및 커패시터의 용량이 증가되기 때문에 센셍시 피이크 전류가 높게되고 비트라인 신호전압이 낮아지게 되며, 또한, 센싱스피드가 떨어지는 등 메모리 용량 증가에 따른 DRAM의 신뢰성 저하를 가져오게 된다. 이를 제1도를 참고로하여 설명하면 다음과 같다.
N모스 센싱제어 트랜지스터(M1)를 통한 Vss전압과 P모스 센싱제어 트랜지스터(M2)를 통한 Vcc전압이
Figure kpo00002
Vcc프리차아지 회로(PC)를 거쳐 제4도와 같이 N.P모스 센스앰프(가,나)로 구성되는 각 센스앰프(SA)로 인가되게 연결되고, 상기 N.P모스 센싱제어 트랜지스터(M1,M2)의 각 게이트에는 외부 센스앰프 제어회로(도시생략)의 센싱제어신호(
Figure kpo00003
,LA)가 인가되게 연결된다.
여기에서 저항(R9)은 레이아우트시 생기게되는 기생저항이며, 그 저항값은 금속(Al)의 박판(Sheet)의 의한 저항 값이므로 작은 값이다.
이와 같은 구성의 종래의 센싱회로에서는, 센싱제어 트랜지스터(M1,M2)가 동작할 때 동시에 다수의 센스앰프(SA1-SAn)를 제어하게 되므로, 각 센스앰프(SA1-SAn)의 센싱노드(
Figure kpo00004
,S)를 디스차아지 또는 차아지 시킬 때 센싱제어 트랜지스터(M1,M2)를 통하여 Vcc및 Vss전원타인의 피이크전류가 급격히 상승되어
Figure kpo00005
성분이 증가하게 된다.
이에따라 Vcc및 Vss전원라인의 인덕턴스성분은 Vcc및 Vss에 노이즈를 유발시켜(
Figure kpo00006
, Vn은 노이즈 전압이다.) 센스앰프의 동작시 비트라인 신호전압을 감소시키게 되며, (제4도 참조 : VBL=VBL-
Figure kpo00007
)센싱 스피드를 저하시킨다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 각각의 센스앰프의 센싱노드마다 센싱제어 트랜지스터를 연결하고 상기 센싱제어 트랜지스터를 일정한 단위(k)로 묶어주는 지연보상용 금속선을 연결시켜 줌으로써, 센싱시 파워라인에서의 피이크 전류에 의한 노이즈를 줄여주고 비트라인 신호전압을 증가시켜 센스앰프의 동작을 안정화시켜줄 수 있게 되며, 또한 센싱스피드를 향상시킬 수 있는 메모리장치의 센스 앰프 분할 제어회로를 제공하는 것을 목적으로 한 것이다.
이하 첨부도면에 따라 본 발명의 구성을 설명한다.
제2도에 도시한 바와 같이,
Figure kpo00008
Vcc프리차아지 회로(PC)에 공통연결된 각 센스앰프(SA1-SAn)의 N.P모스 센스앰프(가,나)(제4도 참조)측 센싱노우드(
Figure kpo00009
,S)에는 각각의 N.P모스 센싱제어 트랜지스터(N1-Nn,P1-Pn)를 통한 전원(Vss,Vcc)이 인가되게 연결하고, 상기 각 N,P모드 센싱제어 트랜지스터(N1-Nn,P1-Pn)의 게이트에는 저항(R)을 순차적으로 통한 센싱 제어신호(
Figure kpo00010
,LA)가 인가되게 연결하며, 또한 k개를 단위로하는 센싱제어 트랜지스터군(N1-Nk,Nk+1-N2k…, P1-Pk,Pk+1-P2k…)에는 지연보상용 저항(Rt)을 순차적으로 통한 상기 센싱 제어신호(
Figure kpo00011
,LA)가 인가되게 연결구성 한다.
여기에서, 전원(Vss)은 그라운드레벨이고, 저항(R)은 레이아웃시 생기게되는 기생저항이며, 지연보상용 저항(Rt)은 금속선이 가지는 자체의 저항이다.
또한 본 발명의 다른 실시에서도인 제3도는 상기 제2도의 구성으로부터
Figure kpo00012
Vcc프리차아지 회로(PC)를 제거하고 각 센스앰프(SA1-SAn)를 공통으로 등화시키기 위한 등화라인을 제거하여, 각 센스앰프(SA1-SAn)가 각각 독립적인 센싱노드(
Figure kpo00013
,S1-Sn)를 가지도록 연결구성한다.
이와 같이 구성된 본 발명의 작용 및 효과를 설명하면 다음과 같다. 외부의 센스앰프 제어회로에서 발생되는 센싱제어신호(LA)가 로우레벨상태에서 하이레벨상태로 천이되면 N모스 센싱제어 트랜지스터(N1)가 턴온된다. 이에따라 센싱노드(
Figure kpo00014
)의
Figure kpo00015
Vcc전압이 상기 N모스 센싱제어 트랜지스터(N1)를 통하여 디스차아지되는 것으로 센스앰프(SA1)가 데이터 센싱을 하게되며, 이때 다른 N모스 센싱제어 트랜지스터(N2-Nn)들은 그들의 게이트에 존재하게되는 직렬저항(R)에 의해 상기 N모스 센싱제어 트랜지스터의 턴온시간이 지연된다. 따라서, 각 센싱제어 트랜지스터(N1-Nk,Nk+1-N2k,…Nn)들의 턴온되는 시점이 저항(R1)들에 의해 지연되므로 센스앰프들의 센싱시간 차에 의해 전류(ISS)의 시간당 변화율(
Figure kpo00016
)을 감소시켜 피이크 전류가 줄어들게 된다.
그러나 센싱제어 트랜지스터의 턴온시간 지연에 따른 센스앰프의 센싱시간 지연은 전체 센싱회로에 대해 발생하는 것이 아니고, 지연보상용 저항(Rt)에 의해, 일정한 수의 센싱제어 트랜지스터로 구성되는 센싱제어 트랜지스터군(N1-Nk, Nk+1-N2k……)별로 발생된다.
이 지연보상용 저항(Rt)은 금속선 자체의 저항값으로 결정되는데, 이는 수십오옴에 불과하기 때문에 센싱시간에 대한 영향은 거의 무시할 수가 있으나, 상기 센싱 제어신호(LA)의 입력단으로부터 가까운 센싱제어 트랜지스터군과 멀리떨어진 센싱제어 트랜지스터군 사이에서 상기 저항값(Rt)에 의해 다소 센싱지연이 일어날 수 있다.
그러나 이러한 센싱시간의 차는 전류(ISS)의 시간당 변화량(
Figure kpo00017
)을 감소시키게 되므로 피이크 전류의 크기가 줄어들게 된다.
한편, 액티브 리스토어(Active Restore)시 센싱제어신호(LA)가 하이레벨상태에서 로우레벨상태로 천이 될 때에는 P모스 센싱제어 트랜지스터(P1)가 턴온되어 센싱노드(S)는
Figure kpo00018
Vcc전압에서 Vcc전압으로 차아지되게 되며, 다른 P모스 센싱제어 트랜지스터(P2-Pn)들도 그들의 게이트 저항(R)에 의해 순차적으로 지연 턴온된다.
여기에서도 상기한 바와 마찬가지로 P모스 센싱제어 트랜지스터군(P1-Pk,Pk+1-P2k……)마다 지연보상용 저항(Rt)이 설치되어 있기 때문에 상기 N모스 센싱제어 트랜지스터군에서의 동작과 동일하게 동작하게 된다.
제5도는 상기한 본 발명의 동작을 알기 쉽게 도식화한 타이밍챠트로써
Figure kpo00019
는 각각 센싱제어 트랜지스터(N1),(Nn)의 게이트 전압이고
Figure kpo00020
는 각각 센스앰프(SA1),(SAn)의 센싱노드(
Figure kpo00021
)의 전압을 나타낸다.
또한 ③,3′는 각각 센싱제어 트랜지스터(P1),(Pn)의 게이트 전압이고
Figure kpo00022
는 각각 센스앰프(SA1),(SAn)의 센싱노드(S)의 전압을 나타낸다.
또한
Figure kpo00023
는 센스앰프(SA1),(Sn)의 비트라인(BL) 전압(VBL)이고,
Figure kpo00024
는 센스앰프(SA1)(SAn)의 반대편 비트라인(BL) 전압(
Figure kpo00025
)이다.
한편, 제3도는 각 센스앰프(SA1-SAn)에 각각의 센싱노드(
Figure kpo00026
,S1-Sn)를 독립적으로 만들어 준것으로, 상기 센스앰프(SA1-SAn)의 동작시, 각 센싱노드(
Figure kpo00027
,S1-Sn)가 센싱제어 트랜지스터(N1-Nn,P1-Pn)들의 턴온에 의해 점차적으로 Vcc로 충전되고, Vss로 방전되므로 전원라인의 피이크전류(Icc,Iss)가 크게 감소된다.
제2도의 센스앰프 분할 제어회로 또는 제3도의 센스앰프 분할 제어회로를 저항을 통한 워드라인신호에 의해 각 셀들을 순차적으로 턴온시키는 워드라인 스트랩핑(Strapping)시스템과 협력시켜 사용하게 되면, 워드라인신호의 지연과 센스앰프 구동신호의 지연이 같은 시간으로 매칭되기 때문에, 각 센스앰프의 동작마진을 항상 일정하게 유지할 수 있게 된다. 따라서, 워드라인신호와 센스앰프 구동 신호의 시간차에 의한 비트라인 신호전압(ΔVBL)의 감소를 방지할 수 있게 된다.
이상에서 설명한 바와 같은 본 발명은 제6도에 도시하고 있는 바와 같이, 센싱시의 피이크전류(Iss2,Icc2)가 종래의 피이크전류(ISS1,ICC1)보다 줄어들게 됨으로, 제7도에 도시한 바와 같이 파워라인(Vss,Vcc)에서의 전압 노이즈(Vssn2,Vccn2)가 종래의 전압노이즈(Vssn1,Vccn1)보다 줄어들어, 비트라인의 신호전압이 증가하게 되고 센싱스피드가 향상된다.
따라서 센싱회로의 신뢰성이 향상되는 효과가 나타나게 된다.

Claims (4)

  1. 메모리장치의 데이터 센싱회로에 있어서,
    Figure kpo00028
    Vcc프리차아지회로(PC)에 공통연결된 각 센스앰프(SA1-SAn)의 센싱노드(
    Figure kpo00029
    ,S)에는 각각의 N.P모스 센싱제어 트랜지스터(N1-Nn,P1-Pn)를 통한 전원(Vss,Vcc)이 인가되게 연결하고, 상기 각 N.P모스 센싱제어 트랜지스터(N1-Nn,P1-Pn)의 게이트는 저항(R)을 순차적으로 통한 센싱제어신호(
    Figure kpo00030
    ,LA)가 인가되게 연결구성하여, 각 센스앰프(SA1-SAn)의 동작시간을 다르게하는 것을 특징으로 하는 메모리장치의 센스앰프 분할 제어회로.
  2. 제1항에 있어서, k개를 단위로하는 센싱제어 트랜지스터군(N1-Nk,Nk21-N2k,……,P1-Pk,Pk+1-P2k……)마다 지연보상용 저항(Rt)을 연결하여 구성하는 것을 특징으로 하는 메모리장치의 센스앰프 분할 제어회로.
  3. 제1항에 있어서, 각 센스앰프(SA1-SAn)내의 N.P모스 센스앰프(가,나)의 센싱노드(
    Figure kpo00031
    ,S)가 각각의 독립적인 센싱노드(
    Figure kpo00032
    ,S1-Sn)를 가지도록 구성하는 것을 특징으로 하는 메모리장치의 센스앰프 분할 제어회로.
  4. 제2항에 있어서, 지연보상용 저항(Rt)이 얇은 Al금속선으로 되는 것을 특징으로 하는 메모리장치의 센스앰프 분할 제어회로.
KR1019880006797A 1988-06-07 1988-06-07 메모리장치의 센스앰프 분할 제어회로 KR910009551B1 (ko)

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