JPS62270098A - 半導体センス回路 - Google Patents

半導体センス回路

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JPS62270098A
JPS62270098A JP61114156A JP11415686A JPS62270098A JP S62270098 A JPS62270098 A JP S62270098A JP 61114156 A JP61114156 A JP 61114156A JP 11415686 A JP11415686 A JP 11415686A JP S62270098 A JPS62270098 A JP S62270098A
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node
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signal
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JP61114156A
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Yoshihisa Iwata
佳久 岩田
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリの各種バッファ回路として有用
なセンス回路に関する。
（従来の技術） 従来の半導体メモリにおけるバッファ回路例を第８図に
示す。バッフ７回路１１は、センスアンプ１１とトラン
スファゲート１２および１３とから構成される。２は基
準電圧ＶＲを出力する基準電圧発生回路であり、複数の
バッファ回路に共通に使用される。バッファ回路１１は
、外部入力信＠Ｂｉと基準電圧ＶＲを、クロックφ１に
より制御されるトランスファゲート１２．１３を介して
センスアンプ１１の二つのノードに取り込み、その電位
差をセンスアンプ１１により増幅する。
第９図はこのバッファ回路の動作を説明するための信号
波形である。図に示すように外部入力信号３ｉは、”Ｈ
″レベルたは゛Ｌパレベルの２値のいずれかをとる。従
って基１電圧ＶＲは、外部入力信号の゛Ｈ°°レベル電
圧ＶＩＨと゛Ｌ°°レベル電圧ＶＩＬの中間の一定値に
設定される。これによりセンスアンプ１１は、外部入力
信号の“ＨＩＩレベルまたは゛Ｌ″レベルを基準電圧Ｖ
Ｒとの比較において検知して増幅する。
この様なバッファ回路を、ｄＲＡＭのアドレスバッファ
回路に適用した例を具体的に第１０図に示す。第１１図
はその動作を説明するための信号波形図である。ここで
は、外部入力はロウ・アドレスＡｉｎであり、このアド
レスバッファ回路はＲＡＳが゛Ｈ″レベルがら゛Ｌ″レ
ベルに変わった時にＴＴＬレベルのアドレス入力Ａｉｎ
を取り込み、ＭＯ８論理レベルに増幅して出力するもの
である。
即ちこのアドレスバッファ回路は、第１１図に示すよう
に、ＲＡＳが゛°Ｈパレベルから“Ｌ′°レベルに切替
わると、制御信号ＲＡＳ１が°“ＨＩ＋レベルから“Ｌ
　”レベルに切替わって外部アドレスＡｉｎと基準電圧
ＶＲをセンスアンプのノードＮｌ。
Ｎ２にラッチする。次に制御信号ＲＡＳ２が１１１”レ
ベルから゛Ｈ″レベルに切替わってノードＮ！。
Ｎ４を充電し始める。このとき、ノードＮｌ。
Ｎ２の電位差によってノードＮ！　、Ｎ４に電位差を生
じ、これがフリップフロップにより増幅され、ＭＯＳレ
ベル変換部を介して、ＡＯｕｔ　、　ＡｏｕｔというＭ
ＯＳレベルの相補出力が得られる。
この襟な従来バッファ回路では、基準電圧ＶＲが一定値
に設定されているため、ＴＴＬレベルの外部入力信号の
変動によって入力信号と基準電圧との差が小さくなり、
これがバッファ回路の動作マージンを低下させるという
欠点があった。
この様な問題を解決するバッフ２回路として、第１２図
に示すものが提案されている（特開昭５６−１３４３８
５号公報、特開昭６０−７６０８７号公報参照）。この
バッファ回路構成では、基準電圧発生回路２′をそれぞ
れのバラフッ回路１１毎に独立に設け、且つその基準電
圧ＶＲが一定値ではなく、外部入力信号が“Ｈパレペル
の時は“Ｌ”レベル、外部入力信号が°“Ｌルーベルの
時は“Ｈ＋ｔレベルとなるように、外部入力信号により
制御されるようになっている。この様子は第１３図に示
される通りである。
このように基準電圧ＶＲを外部入力信号に応じ差が大き
くなり、バッファ＠路の動作マージンはで変化させると
、外部入力信号と基準電圧の電位大きいものとなる。
しかしながら、このバッファ回路構成にも次のような問
題がある。基準電圧ＶＲの変化は外部入力に応答するた
め、基準電圧ＶＲの変化に有限の遅延時間が生じる。従
ってバッフ１回路が外部入力を取り込んだ時に同時に取
り込まれる基準電圧ＶＲのレベルが変わり切っていない
場合にはｉｌＪ作マージンが小さいものとなる。
具体例として、第１２図の構成をｄ　ＲＡ　Ｍのアドレ
スバッファ回路に適用した場合を説明する。
第１４図がそのアドレスバッファ回路であり、第１５図
はその動作を説明するための信号波形図である。ＲＡＳ
が″゛ＨＨルベル゛Ｌ″レベルに切替わった時、外部ア
ドレスＡｉｎがこのアドレスバッファ回路に取り込まれ
る。このとき、ＲＡＳと外部アドレスＡｉｎとの間には
、ロウアドレス・セットアツプ・タイム（ｔＡｓＲ）と
ロウアドレス・ホールド・タイム（ｔＲＡＨ）が規定さ
れている。アドレスバッファ回路は、ＲＡＳがＨ′。
レベルから゛Ｌ°ルベルに切替わると、制御信号ＲＡＳ
！が“ＨＩＴレベルから“Ｌパレベルに切替わって外部
アドレスＡｉｎと基準電圧ＶＲをそれぞれノードＮｓ　
、Ｎ２にラッチする。次に制御信号ＲＡＳ２が“し”レ
ベルから“Ｈｕレベルに切替わって、ノードＮ３　、Ｎ
４を充電し始めるのであるが、ノードＮｌ　、Ｎ２の電
位差によってノードＮ３　、Ｎ＋に電位差が生じ始める
。これを、フリップフロップにより増幅してＭＯＳレベ
ル変換部に伝達し、ＭＯ８論理レベルの相補出力ＡＯｕ
ｔ。
Ａｏｕｔとして出力することになる。
ここで、ロウアドレス・セットアツプ・タイムｔＡ９Ｒ
が最小値であるｔＡ８Ｒ−○の場合を考えると、外部ア
ドレス信号によって基準電圧ＶＲを外部アドレス信号と
逆論理になるように振幅させるから、外部アドレスＡｉ
ｎの入力に対して基準電圧ＶＲの変化がある遅延時間を
もつ結果、制（財）信号ＲＡＳ１が“ＨＴルベルから°
゛ＬＬパレベ切替わった時、ＶＲが完全に切替わらない
状態でノードＮ２に取り込まれることが十分あり得る。
このことはアドレスバッファ回路の動作マージンを落と
す原因となる。これに対して、基準電圧発生回路２′を
、制御信号ＲＡＳＩ以前に動作するクロック信号により
制御することも提案されている（特開昭６０−７６０８
７号公報参照）。しかしこのクロック信号もＲＡＳｌも
、ＲＡＳがＨ”レベルから“Ｌ　Ｉｔレベルへ変化する
ことによって発生するものであるから、これを実行する
ためにはＲＡＳｌを遅らせなければならない。そうする
と、ロウアドレス・ホールド・タイムｔＲＡＨのマージ
ンが厳しくなる。特に、クロック信号の遅延が大きくな
る電源電圧最小値Ｖｃ　ｃ　　（ｌｌｔｒｌ　）の状態
でこのマージンが小さくなる。
（発明が解決しようとする問題点） 以上のように従来のｄ　ＲＡ　Ｍにおけるバッファ回路
では、基準電圧固定の場合にもまた、基準電圧を外部入
力に対して連動させる場合にも、広い動作マージンを得
ることが難しいという問題があった。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるセンス回路は、センスアンプの外部に一
定の基準電圧を出力する基準電圧発生回路を設ける方式
を基本とする。そしてセンスアンプの第１．第２のノー
ドにそれぞれ外部入力信号と基準電圧を取り込むラッチ
回路としての第１゜第２のトランスファゲートを有し、
基準電圧を取り込む方の第２のトランスファゲートと第
２のノードとの間にレベル変換回路を備える。このレベ
ル変換回路は、取り込んだ基準電圧を第１のノードに取
り込まれた外部入力信号によりＩＩＩ　Ｉｌｌして、外
部入力信号が゛Ｈ′°レベルに時は基準電圧を１１１　
！ルベル側に、外部入力信号が゛Ｌ′°レベルの時は基
準電圧をｉ　Ｈｎレベル側にそれぞれレベルを遷移させ
るものである。
（作用） 本発明の構成によれば、外部入力信号の゛Ｈパレベル、
゛Ｌ”レベルに応じて基準電圧を変化させるため、外部
入力変動等に対して動作マージンが大きくなる。また、
基準電圧のレベル変換はセンスアンプのノードにラッチ
された外部信号によって制御され、センス動作を開始す
る以前にラッチ回路内部で行われるので、外部入力の遅
延による動作マージン低下もない。
（実施例） 以下、本発明の詳細な説明する。
第１図は一実施例の半導体メモリにおけるバッファ回路
である。第８図と対応する部分には第８図と同一符号を
付しである。各バッファ回路１１は、“センスアンプ１
１、Ｈ”レベルまたは“Ｌ゛ルベルとる外部入力信号３
ｉをセンスアンプ１１の第１のノードＮＩにラッチする
第１のトランスファゲート１２、基準電圧を第２のノー
ドＮ２にラッチするための第２のトランスファゲート１
３を有する。基準電圧発生回路２は、外部入力信号の“
Ｈ１１レベルとＮ　Ｌ　ＩＩレベルの中間の一定圃をと
る基準電圧を出力するもので、公知のものである。バッ
ファ回路１１の第２のトランスファゲート１３と第２の
ノードｎ２の間には、第１のノードＮ１の電位により制
御されるレベル変換回路１４が設けられている。このレ
ベル変換回路１４は、取り込まれるｉ　ＩＩ！　Ｎ圧を
、第１のノードＮ１にラッチされた外部入力信号の“Ｈ
”レベル　１１　Ｌ　ＩＩレベルに応じてこれと逆相に
レベルを変化させるためのものである。
第２図はこの第１図のバッファ回路の動作を説明する信
号波形図である。クロック信号φｉによりトランスファ
ゲート１２．１３をＩｌｔ［ｌ、して、外部入力信号３
ｉをセンスアンプ１１の第１のノードＮ１にとり込み、
同時に基準電圧発生回路２からの一定の基準電圧ＶＲを
ノードＮ２側に取り込む。こうして外部入力信号３ｉ　
と基準電圧ＶＲが取り込まれると、ノードＮ１にラッチ
された外部入力信号Ｂ１によりレベル変換回路１４が制
閲されて、ノードＮ２に与えられる基準電圧ＶＲ’　は
、外部入力信号が“Ｈ”レベルの時は“°シ″レベル側
に、ｉｔ　Ｌ”レベルの時は゛Ｈパレベル側にそれぞれ
レベルがシフトされる。
第３図は、第１図のバッファ回路１１のより具体的な構
成例を示す。ここでは、レベル変換回路１４を、ｐチャ
ネルＭＯＳトランジスタＱ＋。
Ｑ２およびｎチャネルＭＯＳトランジスタＱ３゜Ｑ４を
用いたクロックド０Ｍ０８回路により構成している。Ｍ
ＯＳトランジスタＱｌおよびＱ４のゲートはそれぞれ、
トランスファゲート１２および１３をｔＩＩＩ　Ｗする
クロック信号φｉとその逆相信号φｉにより制御される
。そしてＭＯＳトランジスタＱ２およびＱ３のゲートが
ノードＮ１の電位により制御される。
第４図は、第３図のバッファ回路の動作を説明するため
の信号波形である。クロック信号φｉにより外部入力信
号３ｉおよび基準電圧ＶＲがトランスフ？ゲート１２．
１３内に取り込まれると、第１のノードＮｔが゛トド°
レベルの時はレベル変換回路１４のＭＯＳトランジスタ
Ｑ３がオンになって、第２のノードＮ２に与えられる基
準電圧ＶＲ’　はＶＲより“Ｌ′°レベル側に変化する
。−力筒１のノードＮｌが゛Ｌ″レベルの時はレベル変
換回路１４のＭＯＳトランジスタＱ２がオンとなって、
基準電圧ＶＲはより゛Ｈ′°レベル側に遷移したＶＲ’
　として第２のノードＮ２に与えられることになる。そ
してクロック信号φｉに遅れて発生するセンスアンプ活
性化用クロック信号ψｉにより、センス動作が開始され
る。
こうしてこの実施例によれば、外部入力信号の変動があ
っても、比較する外部入力信号と基準電圧とのレベル差
が大きいために大きい動作マージンが得られる。しかも
、基準電圧のレベル変換は、センスアンプのノードに取
り込まれた外部信号を制ａ信号として行うから、外部信
号の遅延に対する動作マージンも十分に大きいものとな
る。
第５図は、第３図のレベル変換回路１４部分をｎチャネ
ルＭｏ８Ｉ−ランジスタのみを用いて構成した実施例で
ある。第２のノードＮ２とＶＣＣの間にＭｏＳトランジ
スタＱｔｔと０１２が直列接続され、第２のノードＮ２
とＶｓｓの間にＭＯＳトランジスタＱ１３とＱ１４が直
列接続される。
一方、ＶｃｃとＶｓｓの間にＭＯＳトランジスタ、　　
　　Ｑｉ５とＱｒｓが直列接続され、その接続ノードが
ＭＯＳトランジスタＱ１２のゲートに接続され、’　　
　　　Ｍｏ８　Ｉ〜ランジスタＱｔｓのゲートとＭＯＳ
トランジスタＱ１３のゲートが共通接続される。
ＭＯＳトランジスタＱｔｔ　と０１４のゲートには。
トランスファゲート１２．１３を制御するクロック信号
φｉの逆相のクロック信号φｉが入り、ＭＯＳトランジ
スタＱ１３とＱｔｓのゲートには、第１のノードＮＬの
電位が入る。
この実ＩＪ！！例のバッファ回路でも先の実施例と同（
１に基準電圧ＶＲのレベル変換が行われる。即ちクロッ
ク信号φｉが“Ｈ”レベルになって外部入力信号３ｉお
よび基ｉｌＩ！ｆｆｉ圧ＶＲがセンスアンプ１１に取り
込まれ、クロック信号φｉがＬ″し信号φ１が“Ｈ″レ
ベルなるために、レベル変ベルになってこれらがラッチ
されると、クロック換回路１４のＭｏＳトランジスタＱ
ｌｌおよびＱｉ４がオンになる。また第１のノードＮ１
にラトランジスタＱ１３　ａよびＱ１６がオンになり、
ツチされた外部信号がト（”レベルの時は〜ｌＯ５Ｍｏ
５トランジスタＱ１２がオフになる結果、基準電圧ＶＲ
が“Ｌ　＋ｎレベル側に遷移した基準電圧ＶＲ′が第２
のノードＮ２に与えられる。第１のノードＮ１にラッチ
された外部信号が°゛Ｌ″Ｌ″レベル、ＭＯＳトランジ
スタＱｌ　３．Ｑｉ　ｓがオフ、ＭＯＳトランジスタＱ
１２がオンになって、基準電圧ＶＲがＨＩＩレベル側に
遷移した基準電圧ＶＲ’　が第２のノードＮ２に与えら
れる。
第６図は、より具体的に本発明をｄ　ＲＡ　Ｍのアドレ
スバッファ回路に適用した実施例を示す。第７図はこの
バッファ回路の動作を説明するための信号波形図である
。レベル変換回路１４は、第３図或いは第５図に示した
ようなものが用いられる。
基本的な回路動作の説明は省略する。ＲＡＳ！により外
部アドレス入力Ａｉｎおよび基準電圧ＶＲが敗り込まれ
、これがラッチされると、センスアンプ１１の第１のノ
ードＮ１にラッチされたアドレス信号によりレベル変換
回路１４が制御されて、先に説明したように第２のノー
ドＮ２に与えられる基準電圧が変化する。
即ちこの実施例によれば、センスアンプ１１の第２のノ
ードＮ２の基準電圧を、第１のノードＮ１のレベルに応
じてこれと逆論理で振幅させるようにしているため、Ｒ
ＡＳによる外部アドレスＡｉｎおよび基準電圧ＶＲのラ
ッチの速度と無関係にノードＮｌ　、Ｎ２間の電位差を
拡大することができ、従来のものに比べて大きい動作マ
ージンが得られる。この場合、クロックＲＡＳＩによっ
て第２のノードＮ２のレベル変化を制御しているため、
このレベル変化に遅れを生じるように見えるが、初期の
基準電圧ＶＲが外部アドレスの゛Ｈ″レベルと“１１ル
ベルの中間にあるために、例えば第１３図の例のように
゛Ｌ’レベルと″Ｈ″レベルの間で振幅する基準電圧を
発生させる場合に比べると遅れは小さい。またクロック
ＲＡＳ２が起動してセンスが開始されても、第２のノー
ドＮ２のレベル変化は継続して起こっているため、動作
マージンを落とすことはない。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することかできる
。
［発明の効果］ 以上述べたように本発明によれば、外部入力信号や′Ｒ
源電電圧レベル変動に対して動作マージンが大きく、ま
た外部信号入力のタイミングの遅れによる動作マージン
の低下がないセンス回路を提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のバッファ回路を示す図、第
２図はその動作を説明するための信号波形図、第３図は
第１図のレベル変換回路を具体化したバッファ回路を示
す図、第４図はその動作を説明するための信号波形図、
第５図は同じく第１図のレベル変換回路を具体化したバ
ッファ回路を示す図、第６図は本発明をｄＲＡＭのアド
レスバッファ回路に適用した実施例を示す図、第７図は
その動作を説明するための信号波形図、第８図は従来の
バッファ回路例を示す図、第９図はその動作を説明する
ための信号波形図、第１０図は第８図の構成をｄＲＡＭ
のアドレスバッファ回路に適用した例を示す図、第１１
図はその動作を説明するための信号波形図、第１２図は
従来のバッフ７回路の他の構成例を示す図、第１３図は
その動作を説明するための信号波形図、第１４図は第１
２図の構成をｄ　ＲＡ　Ｍのアドレスバッファ回路に適
用した例を示す図、第１５図はその動作を説明するため
の信号波形図である。 １１・・・バッファ回路、２・・・基準電圧発生回路、
１１・・・センスアンプ、１２・・・第１のトランスフ
ァゲート、１３′・・・第２のトランスファゲート、１
４・・・レベル変換回路、Ｎ１・・・第１のノード、Ｎ
２・・・第２のノード、１３ｉ・・・外部入力信号、Ｖ
Ｒ・・・基準電圧（固定）、ＶＲ’　・・・基準電圧（
変動）。 出願人代理人　弁理士　鈴江武彦 第３図 第４図 第５図

Claims (1)

    【特許請求の範囲】
  1. 一定の基準電圧を出力する基準電圧発生回路と、第１、
    第２のノードの電位差を検知して増幅するセンスアンプ
    と、外部入力信号と前記基準電圧発生回路からの基準電
    圧をそれぞれ前記第１、第２のノードに伝達するための
    第１、第２のトランスファゲートと、前記第２のノード
    と第２のトランスファゲートの間に設けられ、且つ第１
    のノードにラッチされた外部入力信号により制御されて
    、第２のノードに伝達される基準電圧レベルを、前記第
    １のノードにラッチされた外部入力信号が“Ｈ”レベル
    のときは“Ｌ”レベル側に、“Ｌ”レベルのときは“Ｈ
    ”レベル側に変化させるレベル変換回路とを備えたこと
    を特徴とする半導体センス回路。
JP61114156A 1986-05-19 1986-05-19 半導体センス回路 Pending JPS62270098A (ja)

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Application Number Priority Date Filing Date Title
JP61114156A JPS62270098A (ja) 1986-05-19 1986-05-19 半導体センス回路
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DE19873716754 DE3716754A1 (de) 1986-05-19 1987-05-19 Halbleiter-abfrageschaltung, geeignet fuer eine zwischenspeicherschaltung in einem halbleiter-speicherchip

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JP (1) JPS62270098A (ja)
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DE (1) DE3716754A1 (ja)

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