FR2632439A1 - Circuit distribue de controle de detection pour amplificateur de detection de composant memoire - Google Patents
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Abstract
Ce circuit comprend : a) une pluralité de transistors de contrôle de détection N1 à Nn permettant d'assurer la décharge de tension sur des noeuds de détection, chacun de ces transistors de contrôle de détection étant relié à chacun des noeuds de détection correspondants d'une pluralité d'amplificateurs de détection SA1, SA2, ... SAn prédéterminés, ces noeuds de détection étant reliés à un circuit de précharge PC; b) une pluralité de transistors de contrôle de détection P1 à Pn permettant d'assurer la décharge de tension sur d'autres noeuds de détection, chacun de ces transistors de contrôle de détection étant relié à chacun des autres noeuds de détection correspondants des amplificateurs de détection, ces autres noeuds de détection étant reliés ensemble au circuit de précharge PC; et c) une pluralité d'éléments résistifs R, reliés chacun à la grille de l'un des différents transistors de contrôle de détection et montés en série via chacune de ces grilles, de manière à pouvoir retarder de façon séquentielle les instants auxquels sont rendus passants chacun des autres transistors de contrôle de détection après application d'un signal de contrôle de détection à la grille du premier transistor de contrôle de détection, par l'effet du retard introduit par les éléments résistifs sur le signal de contrôle de détection appliqué.
Description
La présente invention concerne un circuit distribué de contrôle de détection pour amplificateur de détection de composant mémoire, convenant à un composant mémoire intégré.
Au rur -et à mesure de l'augmentation de la densité des mémoires, le nombre des circuits amplificateurs de détection augmente et la charge totale à prendre en compte au cours d'un cycle donné devient plus importante, ce qui provoque une augmentation des courants de crête et une diminution des tensions de signal sur les lignes de bit ainsi que de la.
vitesse de détection. L'efficacité du composant mémoire va ainsi en -se dégradant.
On va maintenant décrire la configuration de circuit de l'art antérieur, en référence à la figure 1.
Un transistor de contrôle de détection NMOS Ni et un transistor de contrôle de détection PMOS M2 sont reliés à un circuit de précharge PC. Chaque amplificateur de détection
SA1, SA2, ... SAn est relié, via chacune des résistances parasites R, aux transistors de contrôle de détection NMOS et PMOS M; et M2, chacun des amplificateurs de détection ayant la configuration de circuit illustrée figure 4, où le bloc référence a correspond à un amplificateur de détection NMOS et le bloc référencé "b" correspond à un amplificateur de détection PMOS. Les transistors de contrôle de détection Mi et M2 possédent des grilles par lesquelles on applique les signaux de contrôle de détection LAi et LA à partir d'un circuit de contrôle d'amplificateur de détection externe (non représenté).La résistance R est une résistance parasite due au placement des éléments, et sa valeur est faible, typiquement de l'ordre de 5 fl.
SA1, SA2, ... SAn est relié, via chacune des résistances parasites R, aux transistors de contrôle de détection NMOS et PMOS M; et M2, chacun des amplificateurs de détection ayant la configuration de circuit illustrée figure 4, où le bloc référence a correspond à un amplificateur de détection NMOS et le bloc référencé "b" correspond à un amplificateur de détection PMOS. Les transistors de contrôle de détection Mi et M2 possédent des grilles par lesquelles on applique les signaux de contrôle de détection LAi et LA à partir d'un circuit de contrôle d'amplificateur de détection externe (non représenté).La résistance R est une résistance parasite due au placement des éléments, et sa valeur est faible, typiquement de l'ordre de 5 fl.
Dans la configuration de circuit de l'art antérieur que l'on vient d'indiquer, les transistors de contrôle de détection Mi et M2 contrôlent les nombreux amplificateurs de détection SA1 à SAn par les signaux LA et LA/, de telle sorte que la valeur di/dt du taux d'acroissement des courants en fonction du temps augmente du fait que les courants de crête des lignes d'alimentation générale Vcc et
Vss augmentent de façon marquée lorsque lton charge ~et décharge les noeuds de détection S/ et S sur chacune des lignes Vcc et Vss par l'intermédiaire des transistors de contrôle de détection Mi et M2.
Vss augmentent de façon marquée lorsque lton charge ~et décharge les noeuds de détection S/ et S sur chacune des lignes Vcc et Vss par l'intermédiaire des transistors de contrôle de détection Mi et M2.
De ce fait, la composante inductive de la ligne d'alimentation générale de Vcc et Vss produit du bruit sur
Vcc et Vss, avec Vr = L < di/dt), Vn étant la tension de bruit et L étant l'inductance, et l'on a une diminution de la tension du signal de la ligne de bit et de la vitesse de détection liée au fonctionnement des amplificateurs de détection.
Vcc et Vss, avec Vr = L < di/dt), Vn étant la tension de bruit et L étant l'inductance, et l'on a une diminution de la tension du signal de la ligne de bit et de la vitesse de détection liée au fonctionnement des amplificateurs de détection.
Le nombre des amplificateurs de détection à relier aux transistors de contrôle de détection Mi et M2 augmente au fur et à mesure que la densité mémoire augmente. De ce fait, le courant total passant dans les transistors M1 et M2 va croissant. Ceci diminue la vitesse de détection, car il faut un temps plus long pour décharger la tension de l'amplificateur de détection.
#
La présente invention prend en considération ces problèmes, et elle a pour but de proposer un circuit de contrôle distribué pour amplificateur de détection de composant mémoire où chaque amplificateur de détection posséde une paire de transistors de contrôle de détection montés en série sur chaque noeud de détection des amplificateurs de détection, les grilles des transistors de contrôle de détection étant pourvues de résistances respectives reliées l'une à la suite de l'autre depuis la grille du transistor de contrôle de détection le plus haut jusqu'à la grille du transistor de contrôle de détection le plus bas.
La présente invention prend en considération ces problèmes, et elle a pour but de proposer un circuit de contrôle distribué pour amplificateur de détection de composant mémoire où chaque amplificateur de détection posséde une paire de transistors de contrôle de détection montés en série sur chaque noeud de détection des amplificateurs de détection, les grilles des transistors de contrôle de détection étant pourvues de résistances respectives reliées l'une à la suite de l'autre depuis la grille du transistor de contrôle de détection le plus haut jusqu'à la grille du transistor de contrôle de détection le plus bas.
Un registre de compensation de retard est relié à, chaque groupe formé d'un nombre k (k étant un entier) de transistors de contrôle de détection.
Grâce à la configuration de circuit selon la présente invention, on peut réduire les bruits dus aux courants de crête dans la ligne d'alimentation pendant la durée de la détection, le fonctionnement de l'amplificateur de détection étant stabilisé par l'augmentation de la tension du signal sur la ligne de bit, ce qui permet d'améliorer la vitesse de détection.
#
On va maintenant décrire un exemple de réalisation, en référence aux dessins annexés.
On va maintenant décrire un exemple de réalisation, en référence aux dessins annexés.
La figure I est un circuit de contrôle de détection d'un amplificateur de détection de l'art antérieur.
La figure 2 est un premier mode de réalisation d'ùn circuit de contrôle distribué pour un amplificateur de détection selon la présente invention.
La figure 3 est un autre mode de réalisation d'un circuit de contrôle distribué selon la présente invention.
La figure 4 montre un circuit d'amplificateur de détection d'usage général.
La figure 5 est un chronogramme de fonctionnement de la présente invention.
La figure 6 est une courbe représentant la forme d'onde du courant de crête dans le cas de la présente invention, par rapport à une forme d'onde de courant de crête dans le cas de l'art antérieur.
La figure 7 est une courbe représentant les formes d'onde de bruit et les tensions de signal sur la ligne de bit dans le cas de la présente invention, par rapport aux paramètres correspondants dans le cas de l'art antérieur.
o
On va maintenant décrire le circuit de la présente invention en détail, en référence aux dessins annexés.
On va maintenant décrire le circuit de la présente invention en détail, en référence aux dessins annexés.
La figure 2 illustre un mode de réalisation du circuit selon l'invention, où les amplificateurs de détection SA1 â
SAn sont tous reliés en commun à un circuit PC de précharge à une tension de 1/2 Vcc, Vcc étant la tension d'alimentation générale. Chaque noeud de détection S/ des circuits amplificateurs de détection NMOS est relié à chacun des transistors de contrôle de détection NMOS correspondants N: à N. De la même façon, chaque noeud de détection S des circuits amplificateurs de détection NPOS est relié à chacun des transistors de contrôle de détection PMOS correspondants
P à Pn. Les tensions d'alimentation générales sont appliquées aux circuits par l'intermédiaire des transistors de contrôle de détection.
SAn sont tous reliés en commun à un circuit PC de précharge à une tension de 1/2 Vcc, Vcc étant la tension d'alimentation générale. Chaque noeud de détection S/ des circuits amplificateurs de détection NMOS est relié à chacun des transistors de contrôle de détection NMOS correspondants N: à N. De la même façon, chaque noeud de détection S des circuits amplificateurs de détection NPOS est relié à chacun des transistors de contrôle de détection PMOS correspondants
P à Pn. Les tensions d'alimentation générales sont appliquées aux circuits par l'intermédiaire des transistors de contrôle de détection.
Le circuit de la figure 2 comporte en outre un grand nombre de résistances. Chaque grille respective des transistors de contrôle de détection NMOS et PMOS Ni à N et
Pi à Pn possède une résistance qui lui correspond. Les résistances reliées à chaque grille des transistors de contrôle de détection sont montées à la suite l'une l'autre depuis la grille des transistors de contrôle'z'e détection supérieures jusqu'à la grille des transistors de contrôle de détection inférieurs.
Pi à Pn possède une résistance qui lui correspond. Les résistances reliées à chaque grille des transistors de contrôle de détection sont montées à la suite l'une l'autre depuis la grille des transistors de contrôle'z'e détection supérieures jusqu'à la grille des transistors de contrôle de détection inférieurs.
En outre, le circuit de la figure 2 comporte des résistances de compensation de retard Rt. Les résistances de compensation de retard sont montées en série les unes avec les autres, et une résistance de compensation de retard couvre un groupe de k (k étant un entier) transistors de contrôle de détection. Comme illustré figure 2, les transistors de contrôle de détection sont rassemblés en groupes tels que Ni à Nkt Nk+l à N2kt ... Pi à Pk, Pk+l à P2kt
Les deux signaux de contrôle de détection LA et LA~ sont appliqués aux résistances de compensation de retard Rt ainsi qu'aux résistances de grille R. Sur la figure 2, la tension d'alimentation générale Vss est au niveau de la masse. Les valeurs des résistances R sont données par les résistances parasites résultant de la configuration matérielle du circuit, et les résistances de compensation de retard Rt sont formées par des éléments résistifs à faible résistance surfacique.
Les deux signaux de contrôle de détection LA et LA~ sont appliqués aux résistances de compensation de retard Rt ainsi qu'aux résistances de grille R. Sur la figure 2, la tension d'alimentation générale Vss est au niveau de la masse. Les valeurs des résistances R sont données par les résistances parasites résultant de la configuration matérielle du circuit, et les résistances de compensation de retard Rt sont formées par des éléments résistifs à faible résistance surfacique.
Ces éléments résistifs de compensation de retard sont par exemple formés d'une mince ligne conductrice d'aluminium.
On va maintenant expliquer le fonctionnement du circuit.
Lorsque le signal de contrôle de détection LA/ produit par un circuit de contrôle externe d'un amplificateur de détection passe du niveau bas au niveau haut, le transistor de contrôle de détection NMOS Ni devient passant. De ce fait, la tension 1/2 Vcc au noeud de détection S/ est déchargée via le transistor de contrôle de détection NMOS Ni et l'amplificateur de détection SA1 détecte donc la donnée.
A cet instant, on retarde le moment où les autres amplificateurs de détection NMOS M2 à Mn sont rendus passants au moyen des résistances reliées à chacune de leur grille. Le décalage, provoqué par le retard du aux résistances, des instants de détection entre amplificateurs de détection permet de réduire le taux de variation en fonction du temps di/dt des courants Iss, ce qui réduit d'autant les bruits dus aux courants de crête. Cependant, la durée du retard à la détection de l'amplificateur de détection ne se fait pas au détriment de la totalité des autres amplificateurs de détection car, grâce à la résistance de compensation du retard Rt, elle n'intervient que par groupes de transistors de contrôle de détection Ni à
Nk, Nk+i à N2k, ... .
Nk, Nk+i à N2k, ... .
La valeur de la résistance de compensation de retard Rt est déterminée par la valeur d'éléments résistifs à faible résistance surfacique. On peut ainsi rendre négligeables les effets du temps de détection car la valeur de la résistance
Rt est d'environ quelques dizaines d'ohms. Du fait de la résistance Rt, il peut apparaitre, depuis la borne d'entrée du signal de contrôle de détection LA/, certains retards de détection entre le groupe de transistors de contrôle de détection proche et le groupe de transistors de contrôle de détection éloigné. Cependart la différence des temps de détection permet de réduire le taux de variation en fonction du temps di/dt des courants Iss. On diminue ainsi l'intensité des courants de crête.
Rt est d'environ quelques dizaines d'ohms. Du fait de la résistance Rt, il peut apparaitre, depuis la borne d'entrée du signal de contrôle de détection LA/, certains retards de détection entre le groupe de transistors de contrôle de détection proche et le groupe de transistors de contrôle de détection éloigné. Cependart la différence des temps de détection permet de réduire le taux de variation en fonction du temps di/dt des courants Iss. On diminue ainsi l'intensité des courants de crête.
Inversement, lorsque le signal de contrôle de détection
LA passe du niveau haut au niveau bas pour permettre une restauration active, le transistor de contrôle de détection
PMOS Pi est rendu passant. Ceci permet de charger le noeud de détection de Pi du niveau de tension 1/2 Vcc au niveau de tension Vcc par l'intermédiaire du transistor de contrôle de détection PMOS Pi. De la même façon, les autres transistors de contrôle de détection PMOS P2 à Pn sont retardés successivement par l'intermédiaire des résistances R reliées à leur grille.Cette procédure de charge a lieu de la même manière que la procédure de décharge avec le signal de contrôle de détection LA/, car les résistances de compensation de retard Rt sont prévues chacune pour les groupes de transistors de contrôle de détection PMOS Pi à
Pk, Pksl à P2k , ~~~ ~
La figure 5 illustre graphiquement la séquence de fonctionnement de la présente invention.Sur la figure 5, les références 1 et 1' désignent, respectivement, les tensions de grille des résistances de contrôle de détection
Ni et Nn, les références 2 et 2' désignent, respectivement, les tensions aux noeuds de détection S/ de chacun des amplificateurs de détection SA et SAn, les références 3 et 3' désignent, respectivement, les tensions sur les grilles des transistors de contrôle de détection Pi et Pn, les références 4 et 4' désignent, respectivement, les tensions sur les noeuds de détection S de chacun des amplificateurs de détection SA1 et SAn, les références 5 et 5' désignent, respectivement, les tensions de ligne de bit VBL des amplificateurs de détection SA1 et SAn et les références 6 et 6' désignent, respectivement, les tensions de ligne de bit VBL/ des amplificateurs de détection SA1 et SAn, du côté oppose.
LA passe du niveau haut au niveau bas pour permettre une restauration active, le transistor de contrôle de détection
PMOS Pi est rendu passant. Ceci permet de charger le noeud de détection de Pi du niveau de tension 1/2 Vcc au niveau de tension Vcc par l'intermédiaire du transistor de contrôle de détection PMOS Pi. De la même façon, les autres transistors de contrôle de détection PMOS P2 à Pn sont retardés successivement par l'intermédiaire des résistances R reliées à leur grille.Cette procédure de charge a lieu de la même manière que la procédure de décharge avec le signal de contrôle de détection LA/, car les résistances de compensation de retard Rt sont prévues chacune pour les groupes de transistors de contrôle de détection PMOS Pi à
Pk, Pksl à P2k , ~~~ ~
La figure 5 illustre graphiquement la séquence de fonctionnement de la présente invention.Sur la figure 5, les références 1 et 1' désignent, respectivement, les tensions de grille des résistances de contrôle de détection
Ni et Nn, les références 2 et 2' désignent, respectivement, les tensions aux noeuds de détection S/ de chacun des amplificateurs de détection SA et SAn, les références 3 et 3' désignent, respectivement, les tensions sur les grilles des transistors de contrôle de détection Pi et Pn, les références 4 et 4' désignent, respectivement, les tensions sur les noeuds de détection S de chacun des amplificateurs de détection SA1 et SAn, les références 5 et 5' désignent, respectivement, les tensions de ligne de bit VBL des amplificateurs de détection SA1 et SAn et les références 6 et 6' désignent, respectivement, les tensions de ligne de bit VBL/ des amplificateurs de détection SA1 et SAn, du côté oppose.
La figure 3 illustre un mode de réalisation du circuit selon l'invention, où le circuit PC de précharge à 1/2 Vcc et la ligne d'égalisation (ligne commune) permettant d'égaliser simultanément tous les amplificateurs de détection SA1 à SAn ont été supprimés. Sur la figure 3, chacun des amplificateurs de détection SA1 à SAn possède un noeud de détection respectif Si/ à Sn/ et Si à Sn. Lorsque les amplificateurs de détection SA1 à SAn fonctionnent, chacun des noeuds de détection S1/ à Sn/ est déchargé par Vss ou chargé par Vcc suite à la mise en conduction de chacun des transistors de contrôle de détection Mi à Mn ou Pl a Pn.
La résistance R reliée à la grille et la résistance de compensation de retard Rt agissent de la même manière que dans le cas de la figure 2.
Lorsque le circuit de contrôle distribué de l'amplificateur de détection de la figure 3 est destiné-à être utilisé avec un système de commutation de lignes de mot qui active séquentiellement chaque- cellule au moyen d'un signal de ligne de mot, la marge de fonctionnement de chacun des amplificateurs de détection est toujours maintenue à un niveau constant par le fait que les durées de retard du signal de ligne de mot et du signal de pilotage de l'amplificateur de.détection sont rendues concordantes avec un même séquencement. De la sorte, on peut empêcher la diminution AVBL du signal de la ligne de bit produite par la différence temporelle entre le signal de ligne de mot et le signal de pilotage de l'amplificateur de détection.
Comme décrit plus haut, la réduction des courants de crête Iss2 et Icc2 pendant la détection est supérieure à celle des courants de crête Iss2 et Iccl de l'art antérieur, comme illustré figure 6. En conséquence, comme illustré figure 7, du fait que les bruits de tension Vssna et Vccnll sur les lignes d'alimentation générale sont inférieurs aux bruits de tension Vssnl et Vccnl dans le cas de l'art antérieur, les tensions de signal de la ligne de bit sont augmentées et la vitesse de détection est améliorée On améliore ainsi l'efficacité du circuit.
Claims (5)
1. Un circuit distribué de contrôle de détection pour amplificateur de détection de composant mémoire, caractérisé en ce qu'il comprend
a) une pluralité de transistors de contrôle de détection
(NA à Nn) permettant d'assurer la décharge de tension sur des noeuds de détection, chacun de ces transistors de contrôle de détection étant relié à chacun des noeuds de détection correspondants d'une pluralité d'amplificateurs de détection (SA1, SA2, ...SAn) prédéterminés, ces noeuds de détection étant reliés ensemble à un circuit de précharge
(PC)
b) une pluralité de transistors de contrôle de détection
(Pi à Pn) permettant d'assurer la décharge de tension sur d'autres noeuds de détection, chacun de ces transistors de contrôle de détection étant relié à chacun des autres noeuds de détection correspondants de la pluralité d'amplificateurs de détection (SAi, SA2, ...SAn) prédéterminés, ces autres noeuds de détection étant reliés ensemble au circuit de précharge (PC) ; et
c) une pluralité d'éléments résistifs (R), reliés chacun à la grille de l'un des différents transistors de contrôle de détection, ces éléments résistifs étant montés en série, l'un à la suite de l'autre, via chacune de ces grilles de transistors de contrôle de détection, de manière à pouvoir retarder de façon séquentielle les instants auxquels sont rendus passants chacun des autres transistors de contrôle de détection après application d'un signal de contrôle de détection à la grille du premier transistor de contrôle de détection, par l'effet du retard introduit par les éléments résistifs sur le signal de contrôle de détection appliqué.
2. Le circuit distribué de contrôle de détection pour amplificateur de détection de composant mémoire de la revendication 1, comprenant en outre une pluralité d'éléments résistifs de compensation de retard (Rt), ces éléments résistifs de compensation de retard étant reliés à l'ensemble formé par un groupe de transistors de contrôle de détection (Ni à Nk- ; Nk+l à N2k ; ... ; Pi à Pk ; Pktl à P2k à P2k ; dont le nombre de transistors de contrôle de détection est égal à un entier k, ces éléments résistifs de compensation de retard faisant en sorte que le retard de détection s'applique à l'ensemble formé par le groupèrdes transistors de contrôle de détection.
3. Le circuit distribué de contrôle de détection pour amplificateur de détection de composant mémoire de la revendication 2, dans lequel les éléments résistifs de compensation de retard (Rt) sont formés d'une mince ligne conductrice d'aluminium.
4. Un circuit distribué de contrôle de détection pour amplificateur de détection de composant mémoire, caractérisé en ce qu'il comprend
a) une pluralité de transistors de contrôle# de détection (Ni à Nr.) permettant d'assurer la décharge de tension sur des noeuds' de détection, chacun de ces transistors de contrôle de détection étant relié à chacun des noeuds de détection correspondants d'une pluralité d'amplificateurs de détection (SA1, 5A2, ...SAn) prédéterminés
b) une pluralité de transistors de contrôle de détection (P1 à Pn) permettant d'assurer la décharge de tension sur d'autres noeuds de détection, chacun de ces transistors de contrôle de détection étant relié à chacun des autres noeuds de détection correspondants de la pluralité d'amplificateurs de détection (SA1 SA2 ...SAn) prédéterminés ; et
c) une pluralité d'éléments résistifs (R), reliés chacun à la grille de l'un des différents transistors de contrôle de détection, ces éléments résistifs étant montés en série, l'un à la suite de l'autre, via chacune de ces grilles de transistors de contrôle de détection, de manière à pouvoir retarder de façon séquentielle les instants auxquels sont rendus passants chacun des autres transistors de contrôle de détection après application d'un signal de contrôle de détection à la grille du premier transistor de contrôle de détection, par l'effet du retard introduit par les éléments résistifs sur le signal de contrôle de détection appliqué.
5. Le circuit distribué de contrôle de détection pour amplificateur de détection de composant mémoire de la revendication 4, comprenant en outre une pluralité d'éléments résistifs de compensation de retard (Rt), ces éléments résistifs de compensation de retard étant reliés à l'ensemble formé par un groupe de transistors de contrôle de détection (N1 à Nk ; Nki à N2k ; ... ; Pi à Pk ~ Pk+1 à P2k ~ ... ) ; dont le nombre de transistors de contrôle de détection est égal à un entier k, ces éléments résistifs de compensatire de retard faisant en sorte que le retard de détecte s'applique à l'ensemble formé par le groupe des transistors de contrôle de détection.
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| FR2632439B1 FR2632439B1 (fr) | 1993-02-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8817479A Granted FR2632439A1 (fr) | 1988-06-07 | 1988-12-30 | Circuit distribue de controle de detection pour amplificateur de detection de composant memoire |
Country Status (7)
| Country | Link |
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| JP (1) | JPH0227591A (fr) |
| KR (1) | KR910009551B1 (fr) |
| DE (1) | DE3844154A1 (fr) |
| FR (1) | FR2632439A1 (fr) |
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Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3260393B2 (ja) * | 1991-02-01 | 2002-02-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
| JP3319610B2 (ja) * | 1991-11-22 | 2002-09-03 | 日本テキサス・インスツルメンツ株式会社 | 信号伝達回路 |
| JP2672721B2 (ja) * | 1991-05-27 | 1997-11-05 | 株式会社東芝 | センスアンプ回路 |
| EP0597231B1 (fr) * | 1992-11-12 | 1998-11-25 | United Memories, Inc. | Amplificateur de détection pour une mémoire intégrée |
| JPH06162779A (ja) * | 1992-11-24 | 1994-06-10 | Oki Electric Ind Co Ltd | 半導体記憶装置におけるセンスアンプ制御回路 |
| US5901088A (en) * | 1998-02-11 | 1999-05-04 | Ramtron International Corporation | Sense amplifier utilizing a balancing resistor |
| US6026042A (en) * | 1998-04-10 | 2000-02-15 | Micron Technology, Inc. | Method and apparatus for enhancing the performance of semiconductor memory devices |
| KR100298443B1 (ko) * | 1998-08-18 | 2001-08-07 | 김영환 | 센스앰프제어회로 |
| JP3453552B2 (ja) | 2000-08-31 | 2003-10-06 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2002208277A (ja) | 2001-01-05 | 2002-07-26 | Toshiba Corp | 半導体記憶装置のセンスアンプ制御回路 |
| KR101391355B1 (ko) * | 2007-07-23 | 2014-05-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 데이터 감지 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2127246A (en) * | 1982-09-10 | 1984-04-04 | Hitachi Ltd | A semiconductor memory |
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
| EP0175880A2 (fr) * | 1984-09-21 | 1986-04-02 | Kabushiki Kaisha Toshiba | Dispositif de mémoire semi-conductrice |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031522A (en) * | 1975-07-10 | 1977-06-21 | Burroughs Corporation | Ultra high sensitivity sense amplifier for memories employing single transistor cells |
| US4533843A (en) * | 1978-09-07 | 1985-08-06 | Texas Instruments Incorporated | High performance dynamic sense amplifier with voltage boost for row address lines |
| US4543501A (en) * | 1978-09-22 | 1985-09-24 | Texas Instruments Incorporated | High performance dynamic sense amplifier with dual channel grounding transistor |
| US4543500A (en) * | 1978-09-22 | 1985-09-24 | Texas Instruments Incorporated | High performance dynamic sense amplifier voltage boost for row address lines |
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| JPS592365A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| US4604732A (en) * | 1984-05-29 | 1986-08-05 | Thomson Components-Mostek Corporation | Power supply dependent voltage reference circuit |
| JPS62270098A (ja) * | 1986-05-19 | 1987-11-24 | Toshiba Corp | 半導体センス回路 |
| JPS63164092A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-06-07 KR KR1019880006797A patent/KR910009551B1/ko not_active IP Right Cessation
- 1988-12-27 US US07/290,741 patent/US4948993A/en not_active Expired - Lifetime
- 1988-12-28 GB GB8830287A patent/GB2220537B/en not_active Expired - Lifetime
- 1988-12-28 DE DE3844154A patent/DE3844154A1/de not_active Withdrawn
- 1988-12-28 JP JP63329522A patent/JPH0227591A/ja active Pending
- 1988-12-30 NL NL8803222A patent/NL8803222A/nl not_active Application Discontinuation
- 1988-12-30 FR FR8817479A patent/FR2632439A1/fr active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2127246A (en) * | 1982-09-10 | 1984-04-04 | Hitachi Ltd | A semiconductor memory |
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
| EP0175880A2 (fr) * | 1984-09-21 | 1986-04-02 | Kabushiki Kaisha Toshiba | Dispositif de mémoire semi-conductrice |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 10, no. 52 (P-432)28 Février 1986 & JP-A-60 195 796 (HITACHI SEISAKUSHO ) * |
Also Published As
| Publication number | Publication date |
|---|---|
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| GB2220537A (en) | 1990-01-10 |
| GB2220537B (en) | 1992-05-06 |
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| KR910009551B1 (ko) | 1991-11-21 |
| GB8830287D0 (en) | 1989-02-22 |
| DE3844154A1 (de) | 1990-01-18 |
| US4948993A (en) | 1990-08-14 |
| JPH0227591A (ja) | 1990-01-30 |
| FR2632439B1 (fr) | 1993-02-26 |
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