JP2672721B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JP2672721B2 JP2672721B2 JP3121353A JP12135391A JP2672721B2 JP 2672721 B2 JP2672721 B2 JP 2672721B2 JP 3121353 A JP3121353 A JP 3121353A JP 12135391 A JP12135391 A JP 12135391A JP 2672721 B2 JP2672721 B2 JP 2672721B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- pair
- circuit
- amplifier circuit
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はセンスアンプ回路に関
し、特にメモリセルのデータ信号を増幅するセンスアン
プに使用する。
し、特にメモリセルのデータ信号を増幅するセンスアン
プに使用する。
【０００２】
【従来の技術】従来、バイポーラ、Ｂｉ・ＣＭＯＳ（バ
イポーラ・相補ＭＯＳ）メモリのセンスアンプ回路にお
いては、図１０のような電流検出型のセンスアンプ回路
が用いられていた。図１０において、ＢＬ、／ＢＬ（Ｂ
Ｌの反転信号線を示す）はビット線対であり、メモリセ
ルより読み出したデータが数１０ｍＶのビット線対間電
位差（＝△ＶBL）として出力され、複数（ｎ個）のエミ
ッタ接続した差動アンプ１のバイポーラ対ＱD、ＱD´の
ベースに各々入力されている。トランジスタＱD、ＱD´
のコレクタは共通データ線対／ＤＬ、ＤＬ（／ＤＬはＤ
Ｌの反転信号線）に接続され、ビット線対に出力された
電位差データを、ＱD、ＱD´のエミッタ結合対により電
流差データに変換し、これらをデータ線対ＤＬ、／ＤＬ
に伝達する。バイポーラ対ＱD、ＱD´のエミッタ結合部
と電源（接地）との間には、制御型電流源としてのＮチ
ャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）のドレイ
ン、ソース間が接続され、各ゲートに制御信号ＳＡＥ1
〜nが印加される。ＳＡＥ1〜nのｎ個の信号は、そのう
ちの選択されたビット線に対応する信号のみ活性化
（“Ｈ”つまり高レベル状態）され、他はすべて非活性
（“Ｌ”レベル状態）となっている。したがって、選択
されたビット線に対応するデータのみが、活性化された
上記バイポーラ対の差動アンプ１により電流差データに
変換される。この時データ線に流れる電流ＩDL、／ＩDL
（ＩDLの反転電流）は、上記バイポーラ対の差動アンプ
１の総電流をＩSAとして、
イポーラ・相補ＭＯＳ）メモリのセンスアンプ回路にお
いては、図１０のような電流検出型のセンスアンプ回路
が用いられていた。図１０において、ＢＬ、／ＢＬ（Ｂ
Ｌの反転信号線を示す）はビット線対であり、メモリセ
ルより読み出したデータが数１０ｍＶのビット線対間電
位差（＝△ＶBL）として出力され、複数（ｎ個）のエミ
ッタ接続した差動アンプ１のバイポーラ対ＱD、ＱD´の
ベースに各々入力されている。トランジスタＱD、ＱD´
のコレクタは共通データ線対／ＤＬ、ＤＬ（／ＤＬはＤ
Ｌの反転信号線）に接続され、ビット線対に出力された
電位差データを、ＱD、ＱD´のエミッタ結合対により電
流差データに変換し、これらをデータ線対ＤＬ、／ＤＬ
に伝達する。バイポーラ対ＱD、ＱD´のエミッタ結合部
と電源（接地）との間には、制御型電流源としてのＮチ
ャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）のドレイ
ン、ソース間が接続され、各ゲートに制御信号ＳＡＥ1
〜nが印加される。ＳＡＥ1〜nのｎ個の信号は、そのう
ちの選択されたビット線に対応する信号のみ活性化
（“Ｈ”つまり高レベル状態）され、他はすべて非活性
（“Ｌ”レベル状態）となっている。したがって、選択
されたビット線に対応するデータのみが、活性化された
上記バイポーラ対の差動アンプ１により電流差データに
変換される。この時データ線に流れる電流ＩDL、／ＩDL
（ＩDLの反転電流）は、上記バイポーラ対の差動アンプ
１の総電流をＩSAとして、
【０００３】
【数１】
【０００４】となる。ここでＶTは熱電圧（約２５ｍ
Ｖ：常温）である。しかして差動アンプ１により電流差
データに変換された読み出しデータは、データ線対Ｄ
Ｌ、／ＤＬを経由して共通負荷部２に至る。共通負荷部
２は、一端を電源ＶCCに接続した負荷抵抗対Ｒ、Ｒ´
（Ｒ´＝Ｒ）と、ベースを基準電位ＶREFに共通接続し
エミッタをＤＬ、／ＤＬ、コレクタを負荷抵抗Ｒ、Ｒ´
にそれぞれ接続したバイポーラトランジスタＱC、ＱC´
とで構成される。ここでエミッタ側から見たバイポーラ
トランジスタのインピーダンスは非常に低いので、デー
タ線ＤＬ、／ＤＬは、トランジスタＱC、ＱC´により
「ＶREF−Ｖf」（Ｖfはダイオード順方向電圧）に強固
にクランプされる。このため、読み出し電流によるデー
タ線対の線間の電圧振幅（ＤＬ、／ＤＬ間電圧）△ＶDL
は、数１より
Ｖ：常温）である。しかして差動アンプ１により電流差
データに変換された読み出しデータは、データ線対Ｄ
Ｌ、／ＤＬを経由して共通負荷部２に至る。共通負荷部
２は、一端を電源ＶCCに接続した負荷抵抗対Ｒ、Ｒ´
（Ｒ´＝Ｒ）と、ベースを基準電位ＶREFに共通接続し
エミッタをＤＬ、／ＤＬ、コレクタを負荷抵抗Ｒ、Ｒ´
にそれぞれ接続したバイポーラトランジスタＱC、ＱC´
とで構成される。ここでエミッタ側から見たバイポーラ
トランジスタのインピーダンスは非常に低いので、デー
タ線ＤＬ、／ＤＬは、トランジスタＱC、ＱC´により
「ＶREF−Ｖf」（Ｖfはダイオード順方向電圧）に強固
にクランプされる。このため、読み出し電流によるデー
タ線対の線間の電圧振幅（ＤＬ、／ＤＬ間電圧）△ＶDL
は、数１より
【０００５】
【数２】 となり、通常、数１０ｍＶの電圧振幅しか現れない。し
たがってデータ線充放電に要する時間ｔDLは
たがってデータ線充放電に要する時間ｔDLは
【０００６】
【数３】
【０００７】となり、データ線ＤＬ、／ＤＬ間の電圧振
幅が小さい分、データ線での遅延は小さくなる。したが
って読み出し電流は、データ線ＤＬ、／ＤＬの寄生容量
をほとんど駆動することなく、負荷部に伝達されるた
め、データ線の寄生容量の充放電に起因するデータ伝達
遅延を押さえることが可能である。負荷抵抗部に伝達さ
れた電流差データは、負荷抵抗Ｒ、Ｒ´により、電位差
データＶOUTとして出力される。つまりトランジスタ
ＱC、ＱC´は、クランプ動作してデータ線の寄生容量の
充放電を小ですむようにし、読み出し速度を上げてい
る。
幅が小さい分、データ線での遅延は小さくなる。したが
って読み出し電流は、データ線ＤＬ、／ＤＬの寄生容量
をほとんど駆動することなく、負荷部に伝達されるた
め、データ線の寄生容量の充放電に起因するデータ伝達
遅延を押さえることが可能である。負荷抵抗部に伝達さ
れた電流差データは、負荷抵抗Ｒ、Ｒ´により、電位差
データＶOUTとして出力される。つまりトランジスタ
ＱC、ＱC´は、クランプ動作してデータ線の寄生容量の
充放電を小ですむようにし、読み出し速度を上げてい
る。
【０００８】さて、最近のメモリ容量の増大に伴い、デ
ータ線の微細化および線長の増大により、データ線の寄
生抵抗ＲDL、ＲDL´が増大する傾向にある。このデータ
線寄生抵抗の増大により、データ線間電圧振幅△ＶDLは
ータ線の微細化および線長の増大により、データ線の寄
生抵抗ＲDL、ＲDL´が増大する傾向にある。このデータ
線寄生抵抗の増大により、データ線間電圧振幅△ＶDLは
【０００９】
【数４】
【００１０】となり、データ線を流れる読み出し電流と
データ線の寄生抵抗による電位降下により、データ線寄
生抵抗ＲDL、ＲDL´が無い場合に比較して、数４の第２
項の分だけデータ線対の線間の電圧振幅が大きくなる。
このため、データ線の充放電に費される時間ｔDLは
データ線の寄生抵抗による電位降下により、データ線寄
生抵抗ＲDL、ＲDL´が無い場合に比較して、数４の第２
項の分だけデータ線対の線間の電圧振幅が大きくなる。
このため、データ線の充放電に費される時間ｔDLは
【００１１】
【数５】
【００１２】となり、この式の第２項の分だけ、データ
線部での遅延が大きくなる。なお、上記数４、数５にお
いて、一方のデータ線の電流をＩDL、他方のデータ線の
電流をＩDL´として「△ＩDL＝ＩDL−ＩDL´」、またＲ
DL＝ＲDL´と考えている。
線部での遅延が大きくなる。なお、上記数４、数５にお
いて、一方のデータ線の電流をＩDL、他方のデータ線の
電流をＩDL´として「△ＩDL＝ＩDL−ＩDL´」、またＲ
DL＝ＲDL´と考えている。
【００１３】センスアンプ遅延のデータ線長依存性を図
１１に示す。ここでデータ線の寄生抵抗及び容量は、デ
ータ線長に対しそれぞれ１０Ω／ｍｍ、０．４ＰＦ／ｍ
ｍの割合で増加すると仮定している。データ線長が０ｍ
ｍの場合には約０．２ｎｓであったセンスアンプ遅延
は、２５ｍｍ（１Ｍビット級のメモリを想定した場合）
には、約１．８ｎｓにまで増大する。
１１に示す。ここでデータ線の寄生抵抗及び容量は、デ
ータ線長に対しそれぞれ１０Ω／ｍｍ、０．４ＰＦ／ｍ
ｍの割合で増加すると仮定している。データ線長が０ｍ
ｍの場合には約０．２ｎｓであったセンスアンプ遅延
は、２５ｍｍ（１Ｍビット級のメモリを想定した場合）
には、約１．８ｎｓにまで増大する。
【００１４】この点に鑑みて、データ線遅延を改善する
試みが幾つかなされてきた。図１２に、本出願の発明者
が提案した特願平１−１８４８０６号の回路を示す。こ
れは、データ線遅延を軽減した半導体装置のセンスアン
プ回路である。これの特徴は、データ線対に階層構造を
持たせることにより、各階層のデータ線長（データ線抵
抗値）の削減を狙ったものである。第１階層のデータ線
対ＤＬ１、／ＤＬ１には、ベースをビット線対に接続し
たバイポーラトランジスタのエミッタ結合差動対（差動
アンプ１）が複数個接続されてており、そのエミッタ結
合部と電源ＶSS（接地）との間に接続されたＮＭＯＳト
ランジスタの電流源のうち、選択されたビット線に対応
するただ１つの電流源が活性化される。エミッタ結合差
動対により、ビット線に現れた電位差データを電流差デ
ータに変換し、第１階層のデータ線対ＤＬ１、／ＤＬ１
に伝達する。このデータ線対に出力された読み出し電流
は、読み出し電流伝達回路を介して第２階層のデータ線
対ＤＬ２、／ＤＬ２に伝達される。読み出し電流伝達回
路１１は、ベースを基準電位ＶREF´に接続し、エミッ
タ、コレクタをそれぞれ第１、第２階層のデータ線に接
続されたバイポーラトランジスタ対で構成されている。
エミッタ側から見たバイポーラトランジスタのインピー
ダンスは低く、第１階層のデータ線対は強固に「ＶREF
´−Ｖf」にクランプされるため、ＤＬ１、／ＤＬ１間
の電圧振幅は小さくなり、データ線対の充放電に起因す
るデータ線部の遅延は抑えられる。また、ＤＬ１、／Ｄ
Ｌ１を流れるデータ線対電流は、単に１つのバイポーラ
トランジスタを介してＤＬ２、／ＤＬ２に伝達されるだ
けなので、伝達時間は非常に速い。ＤＬ２、／ＤＬ２に
は、図１０の場合と同様に共通負荷回路２が接続されて
おり、第２共通データ線対をバイポーラトランジスタに
より強固にクランプし、かつ電流差データを電位差デー
タＶOUTに変換する。
試みが幾つかなされてきた。図１２に、本出願の発明者
が提案した特願平１−１８４８０６号の回路を示す。こ
れは、データ線遅延を軽減した半導体装置のセンスアン
プ回路である。これの特徴は、データ線対に階層構造を
持たせることにより、各階層のデータ線長（データ線抵
抗値）の削減を狙ったものである。第１階層のデータ線
対ＤＬ１、／ＤＬ１には、ベースをビット線対に接続し
たバイポーラトランジスタのエミッタ結合差動対（差動
アンプ１）が複数個接続されてており、そのエミッタ結
合部と電源ＶSS（接地）との間に接続されたＮＭＯＳト
ランジスタの電流源のうち、選択されたビット線に対応
するただ１つの電流源が活性化される。エミッタ結合差
動対により、ビット線に現れた電位差データを電流差デ
ータに変換し、第１階層のデータ線対ＤＬ１、／ＤＬ１
に伝達する。このデータ線対に出力された読み出し電流
は、読み出し電流伝達回路を介して第２階層のデータ線
対ＤＬ２、／ＤＬ２に伝達される。読み出し電流伝達回
路１１は、ベースを基準電位ＶREF´に接続し、エミッ
タ、コレクタをそれぞれ第１、第２階層のデータ線に接
続されたバイポーラトランジスタ対で構成されている。
エミッタ側から見たバイポーラトランジスタのインピー
ダンスは低く、第１階層のデータ線対は強固に「ＶREF
´−Ｖf」にクランプされるため、ＤＬ１、／ＤＬ１間
の電圧振幅は小さくなり、データ線対の充放電に起因す
るデータ線部の遅延は抑えられる。また、ＤＬ１、／Ｄ
Ｌ１を流れるデータ線対電流は、単に１つのバイポーラ
トランジスタを介してＤＬ２、／ＤＬ２に伝達されるだ
けなので、伝達時間は非常に速い。ＤＬ２、／ＤＬ２に
は、図１０の場合と同様に共通負荷回路２が接続されて
おり、第２共通データ線対をバイポーラトランジスタに
より強固にクランプし、かつ電流差データを電位差デー
タＶOUTに変換する。
【００１５】この回路方式の長所の１つは、データ線対
を階層構造とすることにより、第１データ線対の線長を
短くすることができ、第１データ線対の寄生抵抗、寄生
容量を大幅に低減し、データ線遅延を大きく削減するこ
とが可能である。また第２階層のデータ線も配置によっ
ては、配線長が短くてすみ、配線抵抗は小さく、かつ容
量は、読み出し電流伝達回路に用いられるバイポーラト
ランジスタのコレクタ容量が伝達回路の個数分付加され
るだけなので、データ線容量もかなり小さくて済む。し
たがって第２データ線部での遅延も小さくできるため、
総合的にみて、全データ線遅延は大きく改善されること
になる。１Ｍビット・メモリ級を想定したシミュレーシ
ョンでは、本方式を用いると、センスアンプ遅延が約
１．１ｎｓとなり、従来方の遅延に対し、０．７ｎｓ
（３９％）高速化が可能である。また本方式のもう１つ
の利点は、データ線に階層構造を持たせているにもかか
わらず、複数の第１データ線対に接続されている多数の
エミッタ結合差動対のうち、ただ１つだけ活性化すれば
よいので、差動アンプ部１での消費電流は、従来型とほ
ぼ同じで済むということである。
を階層構造とすることにより、第１データ線対の線長を
短くすることができ、第１データ線対の寄生抵抗、寄生
容量を大幅に低減し、データ線遅延を大きく削減するこ
とが可能である。また第２階層のデータ線も配置によっ
ては、配線長が短くてすみ、配線抵抗は小さく、かつ容
量は、読み出し電流伝達回路に用いられるバイポーラト
ランジスタのコレクタ容量が伝達回路の個数分付加され
るだけなので、データ線容量もかなり小さくて済む。し
たがって第２データ線部での遅延も小さくできるため、
総合的にみて、全データ線遅延は大きく改善されること
になる。１Ｍビット・メモリ級を想定したシミュレーシ
ョンでは、本方式を用いると、センスアンプ遅延が約
１．１ｎｓとなり、従来方の遅延に対し、０．７ｎｓ
（３９％）高速化が可能である。また本方式のもう１つ
の利点は、データ線に階層構造を持たせているにもかか
わらず、複数の第１データ線対に接続されている多数の
エミッタ結合差動対のうち、ただ１つだけ活性化すれば
よいので、差動アンプ部１での消費電流は、従来型とほ
ぼ同じで済むということである。
【００１６】しかしながら図１２での方式では、２つの
基準電位ＶREF、ＶREF´が必要であるばかりか、バイポ
ーラ回路が３段シリーズ接続されているため、電源電圧
マージンが、図１０の従来型よりも電圧Ｖf分だけ悪い
という欠点がある。微細化したＣＭＯＳを用いたＢｉ・
ＣＭＯＳ（バイポーラ・ＣＭＯＳ）メモリなどにおいて
は、電源電圧がスケールダウンしていく傾向にあるが、
この様な場合には、本タイプのセンスアンプ回路は、実
用上使用できないということになる。
基準電位ＶREF、ＶREF´が必要であるばかりか、バイポ
ーラ回路が３段シリーズ接続されているため、電源電圧
マージンが、図１０の従来型よりも電圧Ｖf分だけ悪い
という欠点がある。微細化したＣＭＯＳを用いたＢｉ・
ＣＭＯＳ（バイポーラ・ＣＭＯＳ）メモリなどにおいて
は、電源電圧がスケールダウンしていく傾向にあるが、
この様な場合には、本タイプのセンスアンプ回路は、実
用上使用できないということになる。
【００１７】図１０の欠点を改善する別の試みとして、
文献（ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ． ＶＯＬ．２５，ＮＯ．
５，ＯＣＴＯＢＥＲ １９９０ ＰＰ１０５７〜１０６
２）に示されている図１３のものがある。このセンスア
ンプ回路は図１０の回路のデータ線対間に抵抗ＲEQを接
続し、これにバイパス電流を流して、データ線対を常に
イコライズすることを特徴とする。この場合、共通負荷
回路２に伝達されるデータ線対電流ＩDL、ＩDL´は
文献（ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ． ＶＯＬ．２５，ＮＯ．
５，ＯＣＴＯＢＥＲ １９９０ ＰＰ１０５７〜１０６
２）に示されている図１３のものがある。このセンスア
ンプ回路は図１０の回路のデータ線対間に抵抗ＲEQを接
続し、これにバイパス電流を流して、データ線対を常に
イコライズすることを特徴とする。この場合、共通負荷
回路２に伝達されるデータ線対電流ＩDL、ＩDL´は
【００１８】
【数６】
【００１９】となるため（ＩEQはＲEQを流れるバイパス
電流）、データ線対を流れる電流差が小さくなり、デー
タ線抵抗ＲDLによるデータ線対間電圧ＶDLは以下のよう
に小さくなる。
電流）、データ線対を流れる電流差が小さくなり、デー
タ線抵抗ＲDLによるデータ線対間電圧ＶDLは以下のよう
に小さくなる。
【００２０】
【数７】
【００２１】ここで△ＩDLOは図１０の場合のデータ線
電流差である。したがって、数７の式の第３項分だけデ
ータ線対電圧振幅は小さくなり、データ線部での遅延は
小さくなる。図１４に、図１３の構成の１Ｍビットメモ
リを想定したデータ線対、データ線間電圧振幅のＲEQの
コンダクタンス依存性を示す。すなわちＲEQのコンダク
タンスを大きくすることにより、つまりＩEQの増加によ
り、データ線対間の電圧振幅が減少していることが分か
る。しかし同時にセンスアンプ出力振幅△ＶOUTも、
電流差である。したがって、数７の式の第３項分だけデ
ータ線対電圧振幅は小さくなり、データ線部での遅延は
小さくなる。図１４に、図１３の構成の１Ｍビットメモ
リを想定したデータ線対、データ線間電圧振幅のＲEQの
コンダクタンス依存性を示す。すなわちＲEQのコンダク
タンスを大きくすることにより、つまりＩEQの増加によ
り、データ線対間の電圧振幅が減少していることが分か
る。しかし同時にセンスアンプ出力振幅△ＶOUTも、
【００２２】
【数８】
【００２３】にて明らかなように、この式の第２項分だ
け小さくなるという問題が生じる。ここで共通負荷回路
２の負荷抵抗Ｒ、Ｒ´の値を調整（大きくする）ことに
より、出力振幅△ＶOUTを一定に保つことができる。出
力振幅一定の状態でのセンス遅延とＲEQのコンダクタン
スとの関係を図１５に示す。この図から、ＲEQのコンダ
クタンスを大きくし、データ線対の電圧振幅を小さくす
ることにより、センス遅延は、最大１．１ｎｓと大きく
改善する。しかしＲEQのコンダクタンスが一定以上大き
くなると、共通負荷回路２のバイポーラトランジスタが
飽和してしまうという問題がある。これは共通負荷回路
２に伝達される読み出し電流の総和が、常にセンスアン
プの総電流（センスアンプの相補電流の和）ＩSAである
ことに起因している。したがってＲEQを高コンダクタン
ス状態にした場合は、負荷抵抗Ｒ、Ｒ´の値を増大（出
力ＯＵＴでの利得を所定に確保するため）させることに
より、出力振幅の中心電圧が低電圧側にシフトしてしま
い、トランジスタＱC、ＱC´の飽和を引き起こす。また
共通負荷２に近い側の差動アンプ１を活性化した場合に
は、等価的にイコライズ抵抗の値が「ＲEQ＋２ＲDR」と
なるため、電流ＩEQが減少し、数８により、出力振幅△
ＶOUTが増大する。この時クランプ用のトランジスタ
ＱC、ＱC´はさらに飽和動作しやすくなるため、ＲEQの
コンダクタンスは余り大きく出来ず、センスアンプ遅延
の改善度は余り大きくできないという問題があった。
け小さくなるという問題が生じる。ここで共通負荷回路
２の負荷抵抗Ｒ、Ｒ´の値を調整（大きくする）ことに
より、出力振幅△ＶOUTを一定に保つことができる。出
力振幅一定の状態でのセンス遅延とＲEQのコンダクタン
スとの関係を図１５に示す。この図から、ＲEQのコンダ
クタンスを大きくし、データ線対の電圧振幅を小さくす
ることにより、センス遅延は、最大１．１ｎｓと大きく
改善する。しかしＲEQのコンダクタンスが一定以上大き
くなると、共通負荷回路２のバイポーラトランジスタが
飽和してしまうという問題がある。これは共通負荷回路
２に伝達される読み出し電流の総和が、常にセンスアン
プの総電流（センスアンプの相補電流の和）ＩSAである
ことに起因している。したがってＲEQを高コンダクタン
ス状態にした場合は、負荷抵抗Ｒ、Ｒ´の値を増大（出
力ＯＵＴでの利得を所定に確保するため）させることに
より、出力振幅の中心電圧が低電圧側にシフトしてしま
い、トランジスタＱC、ＱC´の飽和を引き起こす。また
共通負荷２に近い側の差動アンプ１を活性化した場合に
は、等価的にイコライズ抵抗の値が「ＲEQ＋２ＲDR」と
なるため、電流ＩEQが減少し、数８により、出力振幅△
ＶOUTが増大する。この時クランプ用のトランジスタ
ＱC、ＱC´はさらに飽和動作しやすくなるため、ＲEQの
コンダクタンスは余り大きく出来ず、センスアンプ遅延
の改善度は余り大きくできないという問題があった。
【００２４】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、電源電圧、動作マージンを落とす
ことなく、最近のデータ線長の増加に伴うデータ線部分
での信号遅延の問題を改善したセンスアンプ回路を提供
することを目的とする。
みてなされたもので、電源電圧、動作マージンを落とす
ことなく、最近のデータ線長の増加に伴うデータ線部分
での信号遅延の問題を改善したセンスアンプ回路を提供
することを目的とする。
【００２５】
【課題を解決するための手段と作用】本発明は、複数の
ビット線対と、該ビット線対をそれぞれ差動入力とする
複数の差動アンプ回路と、該複数の差動アンプ回路の共
通負荷回路と、前記複数の差動アンプ回路に接続される
データ線対と、前記共通負荷回路とデータ線対との間に
設けられた第１のデータ線クランプ回路と、前記データ
線対において一方のデータ線と他方のデータ線との間の
電圧振幅を小さくする第２のデータ線クランプ回路とを
具備したことを特徴とする。
ビット線対と、該ビット線対をそれぞれ差動入力とする
複数の差動アンプ回路と、該複数の差動アンプ回路の共
通負荷回路と、前記複数の差動アンプ回路に接続される
データ線対と、前記共通負荷回路とデータ線対との間に
設けられた第１のデータ線クランプ回路と、前記データ
線対において一方のデータ線と他方のデータ線との間の
電圧振幅を小さくする第２のデータ線クランプ回路とを
具備したことを特徴とする。
【００２６】すなわち本発明は、データ線対に第２のデ
ータ線クランプ回路を設けて、データ線対の電圧振幅を
小さくし、センス遅延時間の縮小を図る。また例えば図
１２のような階層構造は取らずに済むようにして、電源
電圧マージンの低下を防ぐ。また第２のクランプ回路か
らデータ線に給電するようにしたことにより、データ線
対の電圧振幅小としたときに出力利得を上げるため、共
通負荷回路の負荷抵抗値を上げても、第１のデータ線ク
ランプ回路のトランジスタには飽和が生じないようにす
る。
ータ線クランプ回路を設けて、データ線対の電圧振幅を
小さくし、センス遅延時間の縮小を図る。また例えば図
１２のような階層構造は取らずに済むようにして、電源
電圧マージンの低下を防ぐ。また第２のクランプ回路か
らデータ線に給電するようにしたことにより、データ線
対の電圧振幅小としたときに出力利得を上げるため、共
通負荷回路の負荷抵抗値を上げても、第１のデータ線ク
ランプ回路のトランジスタには飽和が生じないようにす
る。
【００２７】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は同実施例の要部の構成図、図２は同構成の具
体例であるが、これらは図１０、図１３の従来例と対応
させた場合の例であるから、対応箇所には同一符号を用
いる。図においてデータ線振幅検知回路２１は、データ
線ＤＬ、／ＤＬの信号振幅をモニターし、データ線対の
線間電圧振幅が増大しないように制御型電流源回路２２
を制御する。この回路２２は回路２１からの信号に応じ
てクランプ電流ＩCL1、ＩCL2（これらの総和値がＩCL）
を制御する。すなわちデータ線クランプ回路２３は、デ
ータ線対間の電圧振幅△ＶDLをモニターしながら、低電
位側のデータ線の電位が下がり過ぎないようにクランプ
電流（ＩCL1またはＩCL2）を流してデータ線電流（ＩDL
または／ＩDL）を減らす。さらに具体的には、データ線
対のうち、低い電圧（つまり読み出し電流が多く流れて
いる方）のデータ線に多量の補償（クランプ）用電流を
流し、高い電圧（つまり読み出し電流が少ない方）のデ
ータ線に少量の補償（クランプ）用電流を流すように行
われる。これによりクランプ回路２３は、データ線対を
流れて共通負荷回路２に伝達するデータ線電流を減少す
ることが可能である。したがってデータ線対の電圧振幅
の減少、それに伴うデータ線遅延の減少などが期待でき
る。
る。図１は同実施例の要部の構成図、図２は同構成の具
体例であるが、これらは図１０、図１３の従来例と対応
させた場合の例であるから、対応箇所には同一符号を用
いる。図においてデータ線振幅検知回路２１は、データ
線ＤＬ、／ＤＬの信号振幅をモニターし、データ線対の
線間電圧振幅が増大しないように制御型電流源回路２２
を制御する。この回路２２は回路２１からの信号に応じ
てクランプ電流ＩCL1、ＩCL2（これらの総和値がＩCL）
を制御する。すなわちデータ線クランプ回路２３は、デ
ータ線対間の電圧振幅△ＶDLをモニターしながら、低電
位側のデータ線の電位が下がり過ぎないようにクランプ
電流（ＩCL1またはＩCL2）を流してデータ線電流（ＩDL
または／ＩDL）を減らす。さらに具体的には、データ線
対のうち、低い電圧（つまり読み出し電流が多く流れて
いる方）のデータ線に多量の補償（クランプ）用電流を
流し、高い電圧（つまり読み出し電流が少ない方）のデ
ータ線に少量の補償（クランプ）用電流を流すように行
われる。これによりクランプ回路２３は、データ線対を
流れて共通負荷回路２に伝達するデータ線電流を減少す
ることが可能である。したがってデータ線対の電圧振幅
の減少、それに伴うデータ線遅延の減少などが期待でき
る。
【００２８】図２において、ベースをデータ線対ＤＬ、
／ＤＬ、エミッタを相互接続したバイポーラトランジス
タＴ１、Ｔ２とそのエミッタ結合部と電源（接地）との
間に電流源Ｔ３を接続している。バイポーラトランジス
タ対Ｔ１、Ｔ２のコレクタはそれぞれＰＭＯＳトランジ
スタのカレントミラー（電流複製）回路２５、２６の入
力側に接続され、ミラー回路２５、２６の出力側は、そ
れぞれデータ線対に接続されている。結局トランジスタ
Ｔ１、Ｔ２の入力（ベース）と出力（コレクタ）は、カ
レントミラー回路２５、２６を介してクロスカップル接
続されている。
／ＤＬ、エミッタを相互接続したバイポーラトランジス
タＴ１、Ｔ２とそのエミッタ結合部と電源（接地）との
間に電流源Ｔ３を接続している。バイポーラトランジス
タ対Ｔ１、Ｔ２のコレクタはそれぞれＰＭＯＳトランジ
スタのカレントミラー（電流複製）回路２５、２６の入
力側に接続され、ミラー回路２５、２６の出力側は、そ
れぞれデータ線対に接続されている。結局トランジスタ
Ｔ１、Ｔ２の入力（ベース）と出力（コレクタ）は、カ
レントミラー回路２５、２６を介してクロスカップル接
続されている。
【００２９】以上の構成において、データ線電流、デー
タ線抵抗（ＲDL＝ＲDL´としている）により生じるデー
タ線対間の電圧振幅の増大をエミッタ結合差動部Ｔ１、
Ｔ２で検知し、データ線電位が高い（データ線電流が少
ない方）のデータ線に接続されているバイポーラトラン
ジスタに差動部電流ＩCLの内の大部分が流れる。この電
流は、カレントミラー回路２５または２６により、ドラ
イバ側からデータ線電位が低い方（データ線電流が多い
方）のデータ線にエコー（電流複製）される。したがっ
て、データ線を流れ共通負荷部２に達するデータ線電流
は、
タ線抵抗（ＲDL＝ＲDL´としている）により生じるデー
タ線対間の電圧振幅の増大をエミッタ結合差動部Ｔ１、
Ｔ２で検知し、データ線電位が高い（データ線電流が少
ない方）のデータ線に接続されているバイポーラトラン
ジスタに差動部電流ＩCLの内の大部分が流れる。この電
流は、カレントミラー回路２５または２６により、ドラ
イバ側からデータ線電位が低い方（データ線電流が多い
方）のデータ線にエコー（電流複製）される。したがっ
て、データ線を流れ共通負荷部２に達するデータ線電流
は、
【００３０】
【数９】 となり、データ線対間の電圧振幅△ＶDLは次式のように
小さくなる。
小さくなる。
【００３１】
【数１０】
【００３２】ここで△ＩDLOは、“Ｌ”レベル側のデー
タ線電流と“Ｈ”レベル側のデータ線電流との差であ
る。すなわち本実施例の場合も、従来（図１３）の場合
と同様に、データ線電流の減少に伴い、データ線対間電
圧振幅、センスアンプ出力振幅（ＯＵＴの出力ＶOUT）
が減少する。したがってセンスアンプ出力ＶOUTを増大
するには、負荷抵抗Ｒ、Ｒ´を大きくすればよい。
タ線電流と“Ｈ”レベル側のデータ線電流との差であ
る。すなわち本実施例の場合も、従来（図１３）の場合
と同様に、データ線電流の減少に伴い、データ線対間電
圧振幅、センスアンプ出力振幅（ＯＵＴの出力ＶOUT）
が減少する。したがってセンスアンプ出力ＶOUTを増大
するには、負荷抵抗Ｒ、Ｒ´を大きくすればよい。
【００３３】図２において、１Ｍビットメモリを想定し
たセンスアンプ遅延と、クランプ回路２３のエミッタ結
合差動電流ＩCLとの関係を示したのが図３である。すな
わちＩCLを増大していくとセンスアンプ遅延は減少して
いくが、あるところ以上にＩCLを増大させると、共通負
荷回路２の負荷抵抗Ｒ、Ｒ´の値の増加とトランジスタ
ＱC、ＱC´のコレクタ容量とによるＣＲ遅延が大きくな
り、センス遅延が悪化する。したがって最適ＩCLが存在
し、センス遅延は、１．８ｎｓから１．１ｎｓへと０．
７ｎｓ（３９％）の高速化が可能となる。また、出力振
幅小化によるセンスアンプ出力振幅小化を補償するため
に、負荷抵抗Ｒ、Ｒ´の値を大きくしても、従来の図１
３のようにバイポーラトランジスタＱC、ＱC´の飽和は
起こらない。このことを示したのが図４で、矢印ａは、
クランプにより電圧振幅を小とすることを示し、矢印ｂ
は該振幅小になったのを、負荷抵抗Ｒ、Ｒ´の値を大と
して、出力振幅を再度大きくし直すことを示す。ｃは、
クランプトランジスタ（ＱC、ＱC´）の飽和領域を示
す。すなわち図２の共通負荷回路２に伝達されるデータ
線電流の総和が「ＩSA−ＩCL」となってクランプ回路２
３の差動部電流分だけ減少するため、センスアンプ出力
の振幅の中間ポテンシャル値が、矢印ａのごとく上方へ
シフトすることによる。これは、データ線電流の総和が
一定で、出力振幅の中間値が変化しない従来例（図１
３）とは、本質的に異なることである。つまりデータ線
対間に関し、データ線対間電圧振幅を縮小化する補償電
流がデータ線対全体に渡り流れる図１３の従来例と、ク
ランプ回路２３からデータ線クランプ電流を供給するこ
とにより、図２のごとくデータ線をクランプすることの
違いである。したがって、ＯＵＴの出力振幅拡大のた
め、負荷抵抗Ｒ、Ｒ´の値を大きくしても、（図１３で
は図４のごとく飽和しやすかったものが、）図２ではセ
ンスアンプ出力が高い電圧（ポテンシャル）で振幅する
ため、トランジスタＱC、ＱC´の飽和は起こりにくい。
選択された差動アンプ１が共通負荷回路２の近傍であっ
ても、トランジスタＱC、ＱC´の飽和は起こりにくいと
いう長所がある。またクランプ回路２３を設けたことに
より、ビット線対のデータが反転した場合に、データ線
はデータが反転するまではデータ線のリカバリーを加速
することが可能なため、センス遅延は大きく改善され
る。
たセンスアンプ遅延と、クランプ回路２３のエミッタ結
合差動電流ＩCLとの関係を示したのが図３である。すな
わちＩCLを増大していくとセンスアンプ遅延は減少して
いくが、あるところ以上にＩCLを増大させると、共通負
荷回路２の負荷抵抗Ｒ、Ｒ´の値の増加とトランジスタ
ＱC、ＱC´のコレクタ容量とによるＣＲ遅延が大きくな
り、センス遅延が悪化する。したがって最適ＩCLが存在
し、センス遅延は、１．８ｎｓから１．１ｎｓへと０．
７ｎｓ（３９％）の高速化が可能となる。また、出力振
幅小化によるセンスアンプ出力振幅小化を補償するため
に、負荷抵抗Ｒ、Ｒ´の値を大きくしても、従来の図１
３のようにバイポーラトランジスタＱC、ＱC´の飽和は
起こらない。このことを示したのが図４で、矢印ａは、
クランプにより電圧振幅を小とすることを示し、矢印ｂ
は該振幅小になったのを、負荷抵抗Ｒ、Ｒ´の値を大と
して、出力振幅を再度大きくし直すことを示す。ｃは、
クランプトランジスタ（ＱC、ＱC´）の飽和領域を示
す。すなわち図２の共通負荷回路２に伝達されるデータ
線電流の総和が「ＩSA−ＩCL」となってクランプ回路２
３の差動部電流分だけ減少するため、センスアンプ出力
の振幅の中間ポテンシャル値が、矢印ａのごとく上方へ
シフトすることによる。これは、データ線電流の総和が
一定で、出力振幅の中間値が変化しない従来例（図１
３）とは、本質的に異なることである。つまりデータ線
対間に関し、データ線対間電圧振幅を縮小化する補償電
流がデータ線対全体に渡り流れる図１３の従来例と、ク
ランプ回路２３からデータ線クランプ電流を供給するこ
とにより、図２のごとくデータ線をクランプすることの
違いである。したがって、ＯＵＴの出力振幅拡大のた
め、負荷抵抗Ｒ、Ｒ´の値を大きくしても、（図１３で
は図４のごとく飽和しやすかったものが、）図２ではセ
ンスアンプ出力が高い電圧（ポテンシャル）で振幅する
ため、トランジスタＱC、ＱC´の飽和は起こりにくい。
選択された差動アンプ１が共通負荷回路２の近傍であっ
ても、トランジスタＱC、ＱC´の飽和は起こりにくいと
いう長所がある。またクランプ回路２３を設けたことに
より、ビット線対のデータが反転した場合に、データ線
はデータが反転するまではデータ線のリカバリーを加速
することが可能なため、センス遅延は大きく改善され
る。
【００３４】図５は、本発明の異なる実施例で、変更し
た部分のみを示してある。これは、データ線／ＤＬ、Ｄ
Ｌと電源（接地）ＶSSとの間に、それぞれアイドリング
用の定電流源４１、４２を付加した例である。センスア
ンプ回路の高速化と同時に、低消費電力化を図る場合に
は、チップ非選択時またはデータ書き込み時などに、エ
ミッタ結合差動部のすべてを非選択にする場合がある。
この場合には、共通データ線がクランプ用電流により電
位が上がり過ぎたりし、次のアクセス時に読み出し速度
が劣化する可能性がある。この点を考慮して、トランジ
スタ４１、４２により、常に共通データ線にプルダウン
用のアイドリング電流を流しておくものである。図６
は、前記クランプ回路２３のカレントミラー回路２５、
２６を、ＰＮＰ型のバイポーラ・カレントミラー回路２
５´、２６´とした例である。
た部分のみを示してある。これは、データ線／ＤＬ、Ｄ
Ｌと電源（接地）ＶSSとの間に、それぞれアイドリング
用の定電流源４１、４２を付加した例である。センスア
ンプ回路の高速化と同時に、低消費電力化を図る場合に
は、チップ非選択時またはデータ書き込み時などに、エ
ミッタ結合差動部のすべてを非選択にする場合がある。
この場合には、共通データ線がクランプ用電流により電
位が上がり過ぎたりし、次のアクセス時に読み出し速度
が劣化する可能性がある。この点を考慮して、トランジ
スタ４１、４２により、常に共通データ線にプルダウン
用のアイドリング電流を流しておくものである。図６
は、前記クランプ回路２３のカレントミラー回路２５、
２６を、ＰＮＰ型のバイポーラ・カレントミラー回路２
５´、２６´とした例である。
【００３５】図７は、本発明の異なる実施例である。陰
極を相互に接続し、陽極をデータ線対に接続したダイオ
ード対５１、５２を設け、その陰極と接地との間に定電
流源５３を設け、各ダイオードの陽極と電源ＶCCとの間
にそれぞれ定電流源５４、５５を設けている。これは、
データ線電流、データ線抵抗により生じるデータ線間電
圧振幅の増大を陰極結合差動部で検出し、データ線電位
が高い（データ線電流が少ない）方のデータ線に接続さ
れているダイオードにＩCLのうちの大部分の電流が流れ
る。これにより、データ線対を流れ、共通負荷回路２に
伝達されるデータ線電流は、
極を相互に接続し、陽極をデータ線対に接続したダイオ
ード対５１、５２を設け、その陰極と接地との間に定電
流源５３を設け、各ダイオードの陽極と電源ＶCCとの間
にそれぞれ定電流源５４、５５を設けている。これは、
データ線電流、データ線抵抗により生じるデータ線間電
圧振幅の増大を陰極結合差動部で検出し、データ線電位
が高い（データ線電流が少ない）方のデータ線に接続さ
れているダイオードにＩCLのうちの大部分の電流が流れ
る。これにより、データ線対を流れ、共通負荷回路２に
伝達されるデータ線電流は、
【００３６】
【数１１】
【００３７】となり、第２項の電流成分×データ線抵抗
分だけ、データ線間の電圧振幅は縮小される。したがっ
て、データ線部での遅延は、図２の実施例と同様に改善
される。この実施例では、データ線電位差の検知からク
ランプ電流への帰還速度が図２のようなカレントミラー
回路を経由しない分だけ高速になるため、アドレス・ス
キューなどにより発生する一時的に不確定なデータを出
力する際の誤動作が起こりにくい。
分だけ、データ線間の電圧振幅は縮小される。したがっ
て、データ線部での遅延は、図２の実施例と同様に改善
される。この実施例では、データ線電位差の検知からク
ランプ電流への帰還速度が図２のようなカレントミラー
回路を経由しない分だけ高速になるため、アドレス・ス
キューなどにより発生する一時的に不確定なデータを出
力する際の誤動作が起こりにくい。
【００３８】図８は、図７の具体例である。ここでは定
電流源にＭＯＳトランジスタ５４´、５５´を用い、そ
れらのゲートに基準電圧ＶREF1を印加している。また、
アイドリング電流源４１、４２を用い、これらのゲート
に基準電圧ＶREF2を印加しており、その点では図５、図
６の場合と対応している。図９は、定電流源６１〜６５
をバイポーラトランジスタで形成している。
電流源にＭＯＳトランジスタ５４´、５５´を用い、そ
れらのゲートに基準電圧ＶREF1を印加している。また、
アイドリング電流源４１、４２を用い、これらのゲート
に基準電圧ＶREF2を印加しており、その点では図５、図
６の場合と対応している。図９は、定電流源６１〜６５
をバイポーラトランジスタで形成している。
【００３９】なお、本発明は実施例のみに限られず、種
々の応用が可能である。例えば、本発明によるクランプ
回路は、共通データ線上で、共通負荷回路から最も離れ
た場所に配置するのが望ましい。また、同一データ線上
で複数のクランプ回路を配置してもよい。
々の応用が可能である。例えば、本発明によるクランプ
回路は、共通データ線上で、共通負荷回路から最も離れ
た場所に配置するのが望ましい。また、同一データ線上
で複数のクランプ回路を配置してもよい。
【００４０】
【発明の効果】以上説明したごとく本発明によれば、回
路の電源電圧および動作マージンを悪化させることな
く、データ線抵抗によるデータ遅延の問題をし、センス
アンプの動作を高速化できるなどの利点がある。
路の電源電圧および動作マージンを悪化させることな
く、データ線抵抗によるデータ遅延の問題をし、センス
アンプの動作を高速化できるなどの利点がある。
【図１】本発明の実施例の概略的構成図。
【図２】本発明の実施例の具体的回路図。
【図３】本発明の他の実施例の要部回路図。
【図４】本発明の他の実施例の要部回路図。
【図５】本発明の他の実施例の要部回路図。
【図６】本発明の他の実施例の要部回路図。
【図７】本発明の他の実施例の要部回路図。
【図８】本発明の他の実施例の要部回路図。
【図９】本発明の他の実施例の要部回路図。
【図１０】従来のセンスアンプ回路図。
【図１１】図１０の特性図。
【図１２】従来のセンスアンプ回路図。
【図１３】従来のセンスアンプ回路図。
【図１４】図１３の特性図。
【図１５】図１３の特性図。
１…差動アンプ、２…共通負荷回路、２１…データ線振
幅検知回路、２２…制御型電流源、２３…クランプ回
路、２５、２６…カレントミラー（電流複製）回路、５
１、５２…ダイオード、５１〜５３…定電流源、ＢＬ、
／ＢＬ…ビット線対、ＤＬ、／ＤＬ…データ線対、Ｒ、
Ｒ´…負荷抵抗、ＲDL、ＲDL´…寄生抵抗、Ｔ１、Ｔ２
…バイポーラ差動対、Ｔ３…定電流源トランジスタ。
幅検知回路、２２…制御型電流源、２３…クランプ回
路、２５、２６…カレントミラー（電流複製）回路、５
１、５２…ダイオード、５１〜５３…定電流源、ＢＬ、
／ＢＬ…ビット線対、ＤＬ、／ＤＬ…データ線対、Ｒ、
Ｒ´…負荷抵抗、ＲDL、ＲDL´…寄生抵抗、Ｔ１、Ｔ２
…バイポーラ差動対、Ｔ３…定電流源トランジスタ。
Claims (19)
- 【請求項１】 複数のビット線対それぞれの電位を増幅
する複数の差動アンプ回路と、上記複数の差動アンプ回
路の共通負荷として作用する共通負荷回路と、上記複数
の差動アンプ回路に接続されたデータ線対と、上記共通
負荷回路と上記データ線対との間に接続され上記データ
線対の電位をクランプする第１のデータ線クランプ回路
と、上記データ線対の電圧振幅を小さくする第２のデー
タ線クランプ回路とを具備したことを特徴とするセンス
アンプ回路。 - 【請求項２】 前記複数の差動アンプ回路のそれぞれ
が、前記データ線対の一方にコレクタが接続され前記複
数のビット線対の対応するビット線対の一方のビット線
にベースが接続された第１のバイポーラトランジスタ
と、前記データ線対の他方にコレクタが接続され前記複
数のビット線対の対応するビット線対の他方のビット線
にベースが接続され上記第１のバイポーラトランジスタ
のエミッタにエミッタが接続された第２のバイポーラト
ランジスタと、電流通路が上記第１及び第２のバイポー
ラトランジスタの両エミッタと接地電位との間に接続さ
れゲートに制御信号を受けるＭＯＳＦＥＴとを含んで構
成されていることを特徴とする請求項１に記載のセンス
アンプ回路。 - 【請求項３】 前記共通負荷回路が一対の負荷トランジ
スタを含んで構成されていることを特徴とする請求項１
に記載のセンスアンプ回路。 - 【請求項４】 前記第１のデータ線クランプ回路が、そ
れぞれのコレクタ、エミッタ間が前記共通負荷回路と対
応する前記データ線対との間に接続され各ベースに基準
電位が供給される一対のバイポーラトランジスタを含ん
で構成されていることを特徴とする請求項１に記載のセ
ンスアンプ回路。 - 【請求項５】 前記第２のデータ線クランプ回路が、前
記データ線対間の電圧振幅を検出する検出手段と、前記
データ線対間の電圧振幅が増加することを防止するため
に上記検出手段の出力に基づいて前記データ線対に流れ
る電流量を制御する制御型電流源とを含んで構成されて
いることを特徴とする請求項１に記載のセンスアンプ回
路。 - 【請求項６】 前記第２のデータ線クランプ回路が、前
記データ線対間の電圧振幅を検出する検出手段と、前記
データ線対のうち低電位に設定された方の データ線に大
きな値の補償電流を供給しかつ前記データ線対のうち高
電位に設定された方のデータ線に小さな値の補償電流を
供給するために上記検出手段の出力に基づいて前記デー
タ線対に流れる電流量を制御する制御型電流源とを含ん
で構成されていることを特徴とする請求項１に記載のセ
ンスアンプ回路。 - 【請求項７】 前記第２のデータ線クランプ回路が、前
記データ線対上で、前記共通負荷回路から最も遠い位置
に配置されていることを特徴とする請求項１に記載のセ
ンスアンプ回路。 - 【請求項８】 前記第１のデータ線クランプ回路が前記
データ線対の一端に接続され、前記第２のデータ線クラ
ンプ回路が前記データ線対の他端に接続されていること
を特徴とする請求項１に記載のセンスアンプ回路。 - 【請求項９】 前記第２のデータ線クランプ回路が、各
ベースが前記データ線対にそれぞれ接続されエミッタが
共通接続された一対のバイポーラトランジスタと、上記
一対のバイポーラトランジスタのエミッタ共通接続部と
第１の電源電位との間に接続された定電流源と、入力端
子がそれぞれ上記一対のバイポーラトランジスタの各コ
レクタに接続され出力端子がそれぞれ前記データ線対に
接続された第１及び第２の電流複製回路とを具備し、上
記一対のバイポーラトランジスタのコレクタ、ベース間
がそれぞれ上記第１及び第２の電流複製回路を介してク
ロスカップル接続されていることを特徴とする請求項１
に記載のセンスアンプ回路。 - 【請求項１０】 前記第２のデータ線クランプ回路が、
陰極どうしが接続され陽極がそれぞれ前記データ線対に
接続されたダイオード対と、上記ダイオード対の陰極共
通接続部と第１の電源電位との間に接続された第１の定
電流源と、第２の電源電位と前記データ線対の一方との
間に接続された第２の定電流源と、第２の電源電位と前
記データ線対の他方との間に接続された第３の定電流源
とを含んで構成されていることを特徴とする請求項１に
記載のセンスアンプ回路。 - 【請求項１１】 複数のビット線対の電位を入力端子に
それぞれ受けて増幅する複数の第１の差動アンプ回路
と、上記複数の第１の差動アンプ回路に接続されたデー
タ線対と、上記データ線対に接続され上記複数の第１の
差動アンプ回路で増幅された電位をさらに増幅して上記
データ線対に出力する第２の差動アン プ回路と、上記デ
ータ線対間の電圧振幅を減少させるクランプ回路とを具
備し、上記クランプ回路は、上記データ線対間の電圧振
幅を検出する検出手段と、上記検出手段の出力に基づい
て上記データ線対間の電圧振幅が増加することを防止す
るために上記検出手段の出力に基づいて上記データ線対
に流れる電流量を制御する制御型電流源とを含んで構成
されていることを特徴とするセンスアンプ回路。 - 【請求項１２】 前記複数の第１の差動アンプ回路のそ
れぞれが、コレクタが前記データ線対の一方に接続され
ベースが前記複数のビット線対のうち対応するビット線
対の一方に接続された第１のバイポーラトランジスタ
と、コレクタが前記データ線対の他方に接続されベース
が前記複数のビット線対のうち対応するビット線対の他
方に接続されエミッタが上記第１のバイポーラトランジ
スタのエミッタに接続された第２のバイポーラトランジ
スタと、電流通路が上記第１及び第２のバイポーラトラ
ンジスタの両エミッタと接地電位との間に接続されゲー
トに制御信号を受けるＭＯＳＦＥＴとを含んで構成され
ていることを特徴とする請求項１１に記載のセンスアン
プ回路。 - 【請求項１３】 前記第２の差動アンプ回路が、前記デ
ータ線対と第１の電源電位との間に接続され前記複数の
第１の差動アンプ回路の共通負荷として作用する一対の
負荷抵抗と、コレクタ、エミッタ間が上記一対の負荷抵
抗と上記データ線対との間に接続され各ベースに基準電
位が供給される一対のバイポーラトランジスタとを含ん
で構成されていることを特徴とする請求項１１に記載の
センスアンプ回路。 - 【請求項１４】 前記第２の差動アンプ回路が、前記デ
ータ線対と第１の電源電位との間に接続され前記複数の
第１の差動アンプ回路の共通負荷として作用する一対の
第１の負荷抵抗と、エミッタが共通接続され前記データ
線対と上記一対の第１の負荷抵抗との接続部の各電位に
応じた電流がベースに供給される一対のバイポーラトラ
ンジスタと、上記一対のバイポーラトランジスタのエミ
ッタ共通接続部と第２の電源電位との間に接続された定
電流源と、上記一対のバイポーラトランジスタのコレク
タと第１の電源電位との間にそれぞれ接続された一対の
負荷素子とを含んで構成されていることを特徴とする請
求項１１に記載のセン スアンプ回路。 - 【請求項１５】 前記制御型電流源は、前記検出手段の
出力に基づいて、前記データ線対のうち低電位に設定さ
れた方のデータ線に大きな値の補償電流を供給しかつ前
記データ線対のうち高電位に設定された方のデータ線に
小さな値の補償電流を供給するように前記データ線に流
れる電流量を制御することを特徴とする請求項１１に記
載のセンスアンプ回路。 - 【請求項１６】 前記クランプ回路が、前記データ線対
上で、前記共通負荷から最も遠い位置に配置されている
ことを特徴とする請求項１３に記載のセンスアンプ回
路。 - 【請求項１７】 前記第２の差動アンプ回路が前記デー
タ線対の一端に接続され、前記クランプ回路が前記デー
タ線対の他端に接続されていることを特徴とする請求項
１３に記載のセンスアンプ回路。 - 【請求項１８】 前記クランプ回路が、各ベースが前記
データ線対のそれぞれに接続されエミッタが共通接続さ
れた一対のバイポーラトランジスタと、前記一対のバイ
ポーラトランジスタのエミッタ共通接続部と第１の電源
電位との間に接続された定電流源回路と、入力端子がそ
れぞれ上記一対のバイポーラトランジスタの各コレクタ
に接続され出力端子がそれぞれ前記データ線対に接続さ
れた第１及び第２の電流複製回路とを具備し、上記一対
のバイポーラトランジスタのコレクタ、ベース間がそれ
ぞれ上記第１及び第２の電流複製回路を介してクロスカ
ップル接続されていることを特徴とする請求項１１に記
載のセンスアンプ回路。 - 【請求項１９】 前記クランプ回路が、陰極どうしが接
続され陽極がそれぞれ前記データ線対に接続されたダイ
オード対と、上記ダイオード対の陰極共通接続部と第１
の電源電位との間に接続された第１の定電流源回路と、
第２の電源電位と前記データ線対の一方との間に接続さ
れた第２の定電流源回路と、第２の電源電位と前記デー
タ線対の他方との間に接続された第３の定電流源回路と
を含んで構成されていることを特徴とする請求項１１に
記載のセンスアンプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121353A JP2672721B2 (ja) | 1991-05-27 | 1991-05-27 | センスアンプ回路 |
| US07/891,965 US5331233A (en) | 1991-05-27 | 1992-05-26 | Sense amplifier circuit for reducing transmission delay in data line |
| KR1019920008901A KR950014252B1 (ko) | 1991-05-27 | 1992-05-26 | 감지 증폭기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121353A JP2672721B2 (ja) | 1991-05-27 | 1991-05-27 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349297A JPH04349297A (ja) | 1992-12-03 |
| JP2672721B2 true JP2672721B2 (ja) | 1997-11-05 |
Family
ID=14809177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121353A Expired - Fee Related JP2672721B2 (ja) | 1991-05-27 | 1991-05-27 | センスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5331233A (ja) |
| JP (1) | JP2672721B2 (ja) |
| KR (1) | KR950014252B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| KR0137083B1 (ko) * | 1993-09-14 | 1998-04-29 | 세까자와 다다시 | 반도체 메모리 장치 및 데이타 판독방법 |
| SE502429C2 (sv) * | 1994-02-21 | 1995-10-16 | Ellemtel Utvecklings Ab | Signalmottagande och signalbehandlande krets |
| JPH07326192A (ja) * | 1994-05-31 | 1995-12-12 | Toshiba Micro Comput Eng Corp | 半導体記憶装置 |
| JPH0945085A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体メモリ |
| DE19736900B4 (de) * | 1997-08-25 | 2006-02-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Leitungsempfängerschaltkreis mit großem Gleichtaktspannungsbereich für differentielle Eingangssignale |
| JPH11203870A (ja) | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | Ｉ／ｏクランプ回路を備えた半導体装置 |
| SE511827C2 (sv) * | 1998-03-02 | 1999-12-06 | Ericsson Telefon Ab L M | Differentiell linjedrivenhet |
| KR100322539B1 (ko) | 1999-07-10 | 2002-03-18 | 윤종용 | 반도체 집적회로의 감지 증폭장치 |
| JP2011146101A (ja) * | 2010-01-15 | 2011-07-28 | Elpida Memory Inc | 半導体装置、データ伝送システム、及び半導体装置の制御方法 |
| US8400852B2 (en) * | 2011-03-04 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit with remote amplifier |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032912B2 (ja) * | 1979-09-13 | 1985-07-31 | 株式会社東芝 | Ｃｍｏｓセンスアンプ回路 |
| JPS59186188A (ja) * | 1983-04-07 | 1984-10-22 | Fujitsu Ltd | センス増幅器 |
| JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
| KR910009551B1 (ko) * | 1988-06-07 | 1991-11-21 | 삼성전자 주식회사 | 메모리장치의 센스앰프 분할 제어회로 |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| JPH0352194A (ja) * | 1989-07-19 | 1991-03-06 | Toshiba Corp | 半導体記憶装置のセンスアンプ回路 |
| JPH0634294A (ja) * | 1992-07-20 | 1994-02-08 | Babcock Hitachi Kk | 熱交換器 |
-
1991
- 1991-05-27 JP JP3121353A patent/JP2672721B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-26 US US07/891,965 patent/US5331233A/en not_active Expired - Lifetime
- 1992-05-26 KR KR1019920008901A patent/KR950014252B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022299A (ko) | 1992-12-19 |
| US5331233A (en) | 1994-07-19 |
| JPH04349297A (ja) | 1992-12-03 |
| KR950014252B1 (ko) | 1995-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4509147A (en) | High speed semiconductor memory device having a high gain sense amplifier | |
| RU2119243C1 (ru) | Дифференциальный усилитель считывания | |
| US4136292A (en) | Voltage sensing circuit of differential input type | |
| EP0383078B1 (en) | A bicmos static memory with improved performance stability | |
| JP2672721B2 (ja) | センスアンプ回路 | |
| US3986045A (en) | High speed logic level converter | |
| US5309047A (en) | Differential sense amplifier with cross connected reference circuits | |
| US5477497A (en) | Semiconductor memory device | |
| EP0326695B1 (en) | Bimos memory sense amplifier system | |
| JPH08339691A (ja) | 読取回路 | |
| JPH0222474B2 (ja) | ||
| JPH02282995A (ja) | 半導体記憶装置 | |
| JPH10293997A (ja) | Ｃｍｏｓラッチ型感知増幅回路 | |
| US5587952A (en) | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers | |
| US5521536A (en) | Integrated circuit device having different signal transfer circuits for wirings with different lengths | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| JPS62132419A (ja) | センス増幅器 | |
| US4949306A (en) | Sense circuit and semiconductor memory having a current-voltage converter circuit | |
| KR950006336B1 (ko) | 반도체 메모리장치의 전류센싱회로 | |
| US4541077A (en) | Self compensating ROM circuit | |
| US5412607A (en) | Semiconductor memory device | |
| KR100326236B1 (ko) | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 | |
| US5432736A (en) | BiCMOS memory cell with current access | |
| US6285602B1 (en) | Semiconductor memory device provided with I/O clamp circuit | |
| JP2514988B2 (ja) | センスアンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090711 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |