JPS63164092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63164092A JPS63164092A JP61308272A JP30827286A JPS63164092A JP S63164092 A JPS63164092 A JP S63164092A JP 61308272 A JP61308272 A JP 61308272A JP 30827286 A JP30827286 A JP 30827286A JP S63164092 A JPS63164092 A JP S63164092A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- sense
- transistor
- mosfet
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000463 material Substances 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ダイナミックＲＡＭ （ＤＲＡＭ ）に関す
る。
る。
（従来の技術）
ＤＲＡＭでは、１トランジスタ、１コンデンサで構成さ
れるメモリーセルｃＣ書き込まれた微小な信号を外部に
読み出す為ｌこ、高感度なフリップ・フロップ型のセン
スアンプが用いられている。一般的なセンス方式の一例
を第３図１こ示す。図でセンス開始前はビット線対ＢＬ
、ＢＬ、及びノード■はある同一電位ＶＢＬにプリチャ
ージされている。次にワード線二苗−を高レベルに上げ
、ビット線容量ｃＢとメモリーセル容量Ｃｓとを電気的
に短絡する。
れるメモリーセルｃＣ書き込まれた微小な信号を外部に
読み出す為ｌこ、高感度なフリップ・フロップ型のセン
スアンプが用いられている。一般的なセンス方式の一例
を第３図１こ示す。図でセンス開始前はビット線対ＢＬ
、ＢＬ、及びノード■はある同一電位ＶＢＬにプリチャ
ージされている。次にワード線二苗−を高レベルに上げ
、ビット線容量ｃＢとメモリーセル容量Ｃｓとを電気的
に短絡する。
これによりビット線対には、Ｃ８Ｉｃ書き込まれていま
た電圧に従った電位差ΔＶが生ずる。そこでダＡを高レ
ベルにし、ノード■の電位を徐々に下げるとセンスアン
プトランジスタＱ、、Ｑｓのうち低レベル側のビット線
に接続された方が他方より先にオンし、更にそのビット
線の電荷を引き抜き、レベル差ΔＶを増幅することがで
きる。
ベルにし、ノード■の電位を徐々に下げるとセンスアン
プトランジスタＱ、、Ｑｓのうち低レベル側のビット線
に接続された方が他方より先にオンし、更にそのビット
線の電荷を引き抜き、レベル差ΔＶを増幅することがで
きる。
しかしながら、この種のセンスアンプ系では次のような
問題点があった。一般にＤＲＡＭでは、第４図に示す様
に複数個のビット線対を同時にセンスする為ｌこ各セン
スアンプトランジスタのソースを低抵抗配線材料で接続
し、その一端の電位を制御する方式がとられている。こ
こで、前記配線材料の抵抗Ｒｗが充分小さい場合には、
各センスアンプは全く独立ｆこセンス動作をすることが
できる。
問題点があった。一般にＤＲＡＭでは、第４図に示す様
に複数個のビット線対を同時にセンスする為ｌこ各セン
スアンプトランジスタのソースを低抵抗配線材料で接続
し、その一端の電位を制御する方式がとられている。こ
こで、前記配線材料の抵抗Ｒｗが充分小さい場合には、
各センスアンプは全く独立ｆこセンス動作をすることが
できる。
しかしながらＤＲＡＭの高集積化に伴い、その配線抵抗
の増大及び、総放電電流の増加によるセンス動作への悪
影響が問題化して来ている。
の増大及び、総放電電流の増加によるセンス動作への悪
影響が問題化して来ている。
第４図でｌｌｋを′″Ｈ＃としＱｌをオンすることによ
りＱ、に近いセンスアンプは、共通ノードＡ、 、 Ａ
、 。
りＱ、に近いセンスアンプは、共通ノードＡ、 、 Ａ
、 。
Ａｓ、・・・の電位が即引き下げられセンス動作を開始
する。同時に、大きなビット線容量の放電電流がＱｌ及
びＲｗを流れる為、ノードＡ１．４ 、 ＡＨ、・・・
。
する。同時に、大きなビット線容量の放電電流がＱｌ及
びＲｗを流れる為、ノードＡ１．４ 、 ＡＨ、・・・
。
Ａｎの電位の落ち方は急激に遅くなる。当然その効果は
Ｑヨから遠いセンスアンプに対し大きい為、雛５図に示
す様に大幅なセンス動作の遅れが発生してしまう。これ
は、ＤＲＡＭの高速化に対し大きな障害となる。
Ｑヨから遠いセンスアンプに対し大きい為、雛５図に示
す様に大幅なセンス動作の遅れが発生してしまう。これ
は、ＤＲＡＭの高速化に対し大きな障害となる。
（発明が解決しようとする問題点）
以上のように従来提案されているＤＲＡＭのセンスアン
プ列では、その駆動トランジスタから遠いセンスアンプ
の動作が著しく遅れてしまうという問題があった。
プ列では、その駆動トランジスタから遠いセンスアンプ
の動作が著しく遅れてしまうという問題があった。
本発明は、上記した点に鑑みなされたもので、全てのセ
ンスアンプが均一に高速なセンス動作を行える半導体記
憶装置を提供することを目的とする。
ンスアンプが均一に高速なセンス動作を行える半導体記
憶装置を提供することを目的とする。
（問題点を解決するための手段）
本発明は、センスアンプ列の並びに従ってセンスアンプ
駆動トランジスタから遠い位置１にあるセンスアンプ程
高い電流駆動能力をもたせたことを％徴とする。
駆動トランジスタから遠い位置１にあるセンスアンプ程
高い電流駆動能力をもたせたことを％徴とする。
（作用）
本発明によれば、前述のビット線容量放電電流と配線抵
抗によりセンスアンプのソース電位が浮く効果と、各セ
ンスアンプがもつ電流駆動能力の差の効果が相殺し、全
センスアンプが均一なセンス動作を行うことができる。
抗によりセンスアンプのソース電位が浮く効果と、各セ
ンスアンプがもつ電流駆動能力の差の効果が相殺し、全
センスアンプが均一なセンス動作を行うことができる。
従って、高速読み出しが可能な集積回路が得られる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例のセンス回路の概略構成を示す。本
実施例は、ビット線対とフリップフロップとの一間にＮ
ｃｈ ＭＯＳＦＥＴを挿入しそのゲート電圧を制御する
ことｌこより各センスアンプの電流駆動能力に差をつけ
るものである。具体的には、図１こ示した様ｌこ各セン
スアンプに挿入したトランジスタＱ４− Ｑ０ゲートを
ある程度抵抗の高い配線材料（例えばゲート材料と同じ
ポリシリコン）で直列に接続し、その両端をＶ、 ＞Ｖ
、なる関係にある両電位に固定した状態でセンスを行な
う。本実施例によれば、センスアンプ駆動トランジスタ
から遠いセンスアンプ程ビット線とクリップフロップト
ランジスタとの間に入るＭＯＳ ）ランジスタのオン抵
抗が小さくなる為センス動作には有利な状態となる。Ｖ
、、Ｖ、（こ電位勾配をつけることにより、全センスア
ンプが一斉ζこ動作を開始したときのビット線容量放電
電流によるフリップフロップのソース電位の浮きの影響
をキャンセルし、均一なセンス動作を行うことが可能と
なる。この実施例では、センスアンプ駆動トランジスタ
に近いセンスアンプの動作には第２図の従来例より若干
遅くなるが、最悪ポジシ嘗ン（最遠部）のセンスアンプ
の落ちこぼれ現象が解消されるため総合的な特性は大＠
ｉこ改善される。
実施例は、ビット線対とフリップフロップとの一間にＮ
ｃｈ ＭＯＳＦＥＴを挿入しそのゲート電圧を制御する
ことｌこより各センスアンプの電流駆動能力に差をつけ
るものである。具体的には、図１こ示した様ｌこ各セン
スアンプに挿入したトランジスタＱ４− Ｑ０ゲートを
ある程度抵抗の高い配線材料（例えばゲート材料と同じ
ポリシリコン）で直列に接続し、その両端をＶ、 ＞Ｖ
、なる関係にある両電位に固定した状態でセンスを行な
う。本実施例によれば、センスアンプ駆動トランジスタ
から遠いセンスアンプ程ビット線とクリップフロップト
ランジスタとの間に入るＭＯＳ ）ランジスタのオン抵
抗が小さくなる為センス動作には有利な状態となる。Ｖ
、、Ｖ、（こ電位勾配をつけることにより、全センスア
ンプが一斉ζこ動作を開始したときのビット線容量放電
電流によるフリップフロップのソース電位の浮きの影響
をキャンセルし、均一なセンス動作を行うことが可能と
なる。この実施例では、センスアンプ駆動トランジスタ
に近いセンスアンプの動作には第２図の従来例より若干
遅くなるが、最悪ポジシ嘗ン（最遠部）のセンスアンプ
の落ちこぼれ現象が解消されるため総合的な特性は大＠
ｉこ改善される。
本発明は、上記した実施例に限られるものではない。例
えば第２図に示す様なＣＭＯ８タイプのセンスアンプｌ
こも同様に適用できる。また実施例では、ビット線とフ
リップフロップトランジスタとの間にトランジスタを挿
入することにより各センスアンプの動作スピードを補障
したが、それらを挿入する代りに、各センスアンプのフ
リップフロップのトランジスタＱ、、Ｑｊのゲート幅に
差をつけてもよい。即ちセンスアンプ駆動トランジスタ
から遠いセンスアンプのフリップフロップ程ゲート幅を
長くする。また、センスアンプ駆動トランジスタから遠
いフリップフロップ程しきい値の小さなトランジスタを
用いても同様の効果が得られる。
えば第２図に示す様なＣＭＯ８タイプのセンスアンプｌ
こも同様に適用できる。また実施例では、ビット線とフ
リップフロップトランジスタとの間にトランジスタを挿
入することにより各センスアンプの動作スピードを補障
したが、それらを挿入する代りに、各センスアンプのフ
リップフロップのトランジスタＱ、、Ｑｊのゲート幅に
差をつけてもよい。即ちセンスアンプ駆動トランジスタ
から遠いセンスアンプのフリップフロップ程ゲート幅を
長くする。また、センスアンプ駆動トランジスタから遠
いフリップフロップ程しきい値の小さなトランジスタを
用いても同様の効果が得られる。
その他事発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
以上述べたように本発明によれば、全センスアンプが均
一の高速センス動作を行える半導体記憶装置を提供する
ことができる。
一の高速センス動作を行える半導体記憶装置を提供する
ことができる。
第１図は本発明の一実施例のセンス回路の概略を示す図
、第２図は他の実施例を示す図、第３図。 第４図及び第５図は、従来のセンスアンプ回路の構成及
び特性を示す図である。 Ｑ、〜Ｑ１・・Ｎｃｈ ＭＯＳＦＥＴ、Ｑ６へＱ８Ｐｃ
ｈ ＭＯＳ −ＦＥＴ％Ｒｗ・・・センスアンプの配線
抵抗、Ｒ／ｒ・・・抵抗、ＢＬ 、 ＢＬ・・・ビット
線対。
、第２図は他の実施例を示す図、第３図。 第４図及び第５図は、従来のセンスアンプ回路の構成及
び特性を示す図である。 Ｑ、〜Ｑ１・・Ｎｃｈ ＭＯＳＦＥＴ、Ｑ６へＱ８Ｐｃ
ｈ ＭＯＳ −ＦＥＴ％Ｒｗ・・・センスアンプの配線
抵抗、Ｒ／ｒ・・・抵抗、ＢＬ 、 ＢＬ・・・ビット
線対。
Claims (4)
- （１）ソースを共通とし、第１のＭＯＳＦＥＴのドレイ
ンと第２のＭＯＳＦＥＴのゲートとを接続し、第１のＭ
ＯＳＦＥＴのゲートと第２のＭＯＳＦＥＴのドレインと
を接続して成るセンスアンプと、それにメモリーセルか
らの信号を入力するビット線対とが、複数個前記センス
アンプのソースを共通ノードとして並列に集積形成され
た半導体記憶装置において、前記センスアンプ群を駆動
するトランジスタから遠い位置にあるセンスアンプ程大
きな電流駆動能力を備えていることを特徴とする半導体
記憶装置。 - （２）前記センスアンプの電流駆動能力の差は、各ビッ
ト線とセンスアンプとの間にＭＯＳＦＥＴを挿入し、そ
のゲートにセンスアンプ列に沿った電位勾配をつけるこ
とによるものである特許請求の範囲第１項記載の半導体
記憶装置。 - （３）前記センスアンプ群は、センスアンプ駆動トラン
ジスタから遠い位置のもの程大きなゲート幅をもつＭＯ
ＳＦＥＴで構成するものである特許請求の範囲第１項記
載の半導体記憶装置。 - （４）前記センスアンプ群は、センスアンプ駆動トラン
ジスタから遠い位置のもの程しきい値の小さいＭＯＳＦ
ＥＴで構成するものである特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308272A JPS63164092A (ja) | 1986-12-26 | 1986-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308272A JPS63164092A (ja) | 1986-12-26 | 1986-12-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164092A true JPS63164092A (ja) | 1988-07-07 |
Family
ID=17979025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308272A Pending JPS63164092A (ja) | 1986-12-26 | 1986-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227591A (ja) * | 1988-06-07 | 1990-01-30 | Samsung Electron Co Ltd | 記憶装置のセンスアンプ分割制御回路 |
-
1986
- 1986-12-26 JP JP61308272A patent/JPS63164092A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227591A (ja) * | 1988-06-07 | 1990-01-30 | Samsung Electron Co Ltd | 記憶装置のセンスアンプ分割制御回路 |
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