DE3844154A1 - Verteilte lesesteuerschaltung fuer einen leseverstaerker einer speichereinrichtung - Google Patents

Verteilte lesesteuerschaltung fuer einen leseverstaerker einer speichereinrichtung

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DE3844154A1 DE3844154A DE3844154A DE3844154A1 DE 3844154 A1 DE3844154 A1 DE 3844154A1 DE 3844154 A DE3844154 A DE 3844154A DE 3844154 A DE3844154 A DE 3844154A DE 3844154 A1 DE3844154 A1 DE 3844154A1
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Description

Die Erfindung betrifft eine verteilte Lesesteuerschaltung für einen Leseverstärker von Speichereinrichtungen, die als integrierte Speichereinrichtung verwendbar sind.
Es wird auf den Stand der Technik Bezug genommen. Wird die Speicherdichte höher, so steigt die Anzahl der Leseverstärkerschaltungen an und die gesamte, innerhalb eines Zyklus zu verarbeitende Ladung wird größer, was einen Anstieg der Scheitelströme verursacht, sowie eine Erniedrigung der Signalspannungen der Bitleitungen und der Lesegeschwindigkeit.
Infolgedessen wird die Zuverlässigkeit einer Speichereinrichtung verschlechtert. Die Schaltungsanordnung des Stands der Technik wird unter Bezugnahme auf Fig. 1 erläutert.
Ein NMOS-Lesesteuertransistor (M 1) und ein PMOS- Lesesteuertransistor (M 2) sind mit einer Wiederbereitschaftsschaltung (PC) verbunden. Jeder Leseverstärker (S A 1, S A 2, ... S A n ) ist durch jeden parasitären Widerstand (R) gemeinsam an die N- und PMOS- Lesesteuertransistoren M 1 und M 2 angeschlossen, wobei der einzelne Leseverstärker die in Fig. 4 dargestellte Schaltungsanordnung aufweist, wobei der Abschnitt "a" einen MMOS-Leseverstärker und der Abschnitt "b" einen PMOS-Leseverstärker hat. Die Lesesteuertransistoren (M 1) und (M 2) haben Gates, durch welche Lesesteuersignale (, LA) aus einer externen Leseverstärkersteuerschaltung (die nicht dargestellt ist) zugeführt werden. Der Widerstand (R) ist ein parasitärer Widerstand, der sich aus dem Layout ergibt, und des Wert der Widerstands ist klein, typischerweise etwa 5 Ohm.
Bei der bekannten Schaltungsanordnung einer Bauart der vorausgehend genannten Gestaltung steuern die Lesesteuertransistoren (M 1 und M 2) über das , LA-Signal die Anzahl der Leseverstärker (S A 1-SA n ), so daß der Wert, der sich mit der Zeit (di/dt) ändernden Ströme ansteigt, da die Scheitelströme der Stromversorgungsleitung aus V cc und V ss einen scharfen Zuwachs haben, wenn die Leseknoten (, S) jeweils bei V cc, Vss über die Lesesteuertransistoren (M 1, M 2) geladen und entladen werden.
Daher erzeugt die Induktivitätskomponente in der Stromversorgungsleitung aus V cc und V ss einen Rauschen in V cc und V ss
und die Signalspannung der Bitleitung und die Lesegeschwindigkeit verringert sich beim Betrieb des Leseverstärkers.
Die Anzahl der Leseverstärker, die an die Lesesteuertransistoren (M 1 und M 2) angeschlossen werden sollen, erhöht sich mit dem Ansteigen der Speicherdichte. Entsprechend wird der Gesamtstrom durch die Transistoren (M 1 und M 2) größer. Dies erniedrigt die Lesegeschwindigkeit, da es eine lange Zeit braucht, um die Leseverstärkerspannung zu entladen.
Die vorliegende Erfindung wurde unter Berücksichtigung dieser Schwierigkeiten realisiert und es liegt ihr die Aufgabe zugrunde, eine verteilte Steuerschaltung für einen Leseverstärker einer Speichereinrichtung zu schaffen, bei welcher jeder Leseverstärker ein Paar Lesesteuertransistoren aufweist, die in Reihe mit jedem Leseknoten der Leseverstärker verbunden sind, wobei jedes Gate der Lesesteuertransistoren jeweils aufeinanderfolgend ausgehend vom Gate des obersten Lesesteuertransistors bis zum Gate des untersten Lesesteuertransistors mit einem Widerstand verbunden ist.
Ein Verzögerungskompensationswiderstand ist mit jeder Gruppe mit der Zahl k (k ist eine ganze Zahl) der Lesesteuertransistoren verbunden.
In der erfindungsgemäßen Schaltungsanordnung können Rauschspannungen, die durch Scheitelströme in einer Stromversorgungsleitung für die Zeit des Lesens verringert werden, der Betrieb eines Leseverstärkers kann durch die Erhöhung einer Bitleitungssignalspannung stabilisiert und die Lesegeschwindigkeit kann verbessert werden.
Die vorausgehend aufgeführte Aufgabenstellung wird durch eine verteilte Lesesteuerschaltung für einen Leseverstärker einer Speichereinrichtung gelöst, die gekennzeichnet ist durch:
  • (a) eine Anzahl Lesesteuertransistoren (N 1-N n ) zur Entladung von Spannungen an Leseknoten (S), wobei jeder der Lesesteuertransistoren jeweils mit einem zugeordneten Leseknoten ( ) einer vorgegebenen Anzahl Leseverstärker (S A 1-SA n) verbunden ist, und die Leseknoten ( ) gemeinsam an eine Wiederbereitschaftsschaltung (precharge circuit) (PC) angeschlossen sind;
  • (b) eine Anzahl Lesesteuertransistoren (P 1-P n ) zum Laden von Spannungen an anderen Leseknoten (S), wobei jeder der Lesesteuertransistoren jeweils mit dem zugeordneten anderen Leseknoten der vorbestimmten Anzahl Leseverstärker verbunden ist, und die anderen Leseknoten (S) gemeinsam an die Wiederbereitschaftsschaltung (PC) angeschlossen sind; und
  • (c) eine Anzahl Widerstandsanordnungen (R), die aufeinanderfolgend jeweils mit einem Gate der Lesesteuertransistoren verbunden sind wobei die Widerstandsanordnung über jedes der Gates der Lesesteuertransistoren (N 1-N n ; P 1-P n ) in Folge verbunden sind, und die Einschaltzeiten eines jeden der anderen Lesesteuertransistoren in aufeinander­ folgender Ordnung verzögert werden, nachdem ein Lesesteuersignal dem Gate des ersten Lesesteuertransistors zugeführt wird, weil das zugeführte Lesesteuersignal durch die Widerstandsanordnung verzögert wird.
In den Zeichnungen zeigen:
Fig. 1 eine bekannte Steuerschaltung eines Leseverstärkers,
Fig. 2 eine erfindungsgemäße Ausführungsform einer verteilten Steuerschaltung für einen Leseverstärker,
Fig. 3 eine weitere erfindungsgemäße Ausführungsform einer verteilten Steuerschaltung,
Fig. 4 eine allgemeine Leseverstärkerschaltung,
Fig. 5 eine erfindungsgemäße Betriebsablaufsteuerung,
Fig. 6 eine Kurvendarstellung der Scheitelstromwellenform gemäß der Erfindung im Vergleich zur Scheitelstromwellenform des Stands der Technik,
Fig. 7 eine Kurvendarstellung der Rauschwellenformen und der Bitleitungssignalspannungen gemäß der Erfindung im Vergleich zu jenen gemäß dem Stand der Technik.
Es wird auf die Beschreibung der bevorzugten Ausführungsformen Bezug genommen. Die erfindungsgemäße Schaltung wird im einzelnen in Verbindung mit den anliegenden Zeichnungen erläutert.
Fig. 2 zeigt eine Ausführungsform der erfindungsgemäßen Schaltung, bei welcher jeder der Leseverstärker (S A 1-SA n) gemeinsam mit einer Wiederbereitschaftsschaltung aus 1/2 V cc PC verbunden ist, wobei V cc eine Stromversorgungsspannung darstellt. Jeder der Leseknoten ( ) der NMOS-Leseverstärkerschaltungen ist mit jedem der zugeordneten NMOS-Lesesteuertransistoren (N 1-N n ) verbunden. In ähnlicher Weise ist jeder der Leseknoten (S) der PMOS-Leseverstärkerschaltungen mit jedem der zugeordneten PMOS-Lesesteuertransistoren (P 1-P n ) verbunden. Stromversorgungsspannungen werden der Schaltung über die Lesesteuertransistoren zugeführt.
Die Schaltung gemäß Fig. 2 umfaßt zusätzlich eine Vielzahl von Widerständen. Ein jeweiliges Gate der N, PMOS- Lesesteuertransistoren (N 1-N n , P 1-p n ) hat einen zugeordneten Widerstand. Die mit jedem Gate der Lesesteuertransistoren verbundenen Widerstände sind aufeinanderfolgend angeschlossen, ausgehend vom Gate des obersten Lesesteuertransistors bis zum Gate des untersten Lesesteuertransistors.
Ferner sind Verzögerungskompensationswiderstände (R t ) in der Schaltung gemäß Fig. 2 enthalten. Die Verzögerungskompensationswiderstände sind in Reihe miteinander verbunden, und ein Verzögerungskompensationswiderstand versorgt eine Gruppe mit den Lesesteuertransistoren der Zahl k (ganze Zahl). Gemäß Fig. 2 sind die Lesesteuertransistoren in Gruppen eingeteilt, die unterteilt sind als N 1-N k, Nk+1-N 2k ,. . ., P 1-P k, Pk+1-P 2k . . .
Das Paar der Lesesteuersignale (LA, ) wird den Verzögerungskompensationswiderständen (R t ) wie auch den Gatewiderständen (R) zugeführt. In Fig. 2 hat die Stromversorgungsspannung (V ss) den Pegel von Erde. Die Widerstandswerte der Widerstände (R) sind die sich aus dem Layout ergebenden parasitären Widerstände, und die Verzögerungskompensationswiderstände (R t ) sind Widerstandseinrichtungen mit einem kleinen Blechwiderstand.
Die Schaltung arbeitet in folgender Weise.
Wenn das in einer externen Steuerschaltung eines Leseverstärkers erzeugte Lesesteuersignal () einen niedrigen Pegel in einen hohen Pegel umwandelt, wird der NMOS-Lesesteuertransistor (N 1) eingeschaltet. Demzufolge liest der Leseverstärker (S A 1) Daten da die 1/2 Vcc- Spannung im Leseknoten ( ) über den NMOS- Lesesteuertransistor (N 1) entladen wird. Zu diesem Zeitpunkt wird die Einschaltzeit der anderen NMOS- Leseverstärker (N 2-N n ) durch jeden der mit jedem der Gates verbundenen Widerstände verzögert. Der Unterschied der Lesezeit zwischen den Leseverstärkern, der durch die durch die Widerstände bedingte Verzögerungszeit verursacht wird, läßt das zeitabhängige Verhältnis in den Strömen (I ss) kleiner werden, so daß sich das Scheitelstromrauschen verringert. Jedoch erfolgt die Verzögerung des Lesens im Leseverstärker nicht bezüglich aller Leseverstärker, sondern erfolgt mittels des Verzögerungskompensationswiderstands (R t ) mittels der Lesesteuertransistorgruppe (N 1-N k , Nk+1-N 2k ...).
Der Widerstandswert des Verzögerungskompensationswiderstands (R t ) wird durch die Größe der Widerstandseinrichtung mit kleinem Blechwiderstand bestimmt. Daher kann die Einwirkung auf die Lesezeit vernachlässigt werden, da der Wert des Widerstands (R t ) etwa einige 10 Ohm beträgt. Durch den Widerstandswert des Widerstands (R t ) können einige Leseverzögerungen am am Eingangsanschluß des Lesesteuersignals () zwischen der nahen Lesesteuertransistorgruppe und der fernliegenden Lesesteuertransistorgruppe auftreten. Jedoch erniedrigt der Unterschied der Lesezeit das zeitabhängige Verhältnis in den Strömen (I ss ). Entsprechend verringert sich die Größe der Scheitelströme. Wird andererseits das Lesesteuersignal (LA) von einem hohen Pegel auf einen niedrigen Pegel zwecks eines aktiven Umspeicherns umgeschaltet, so wird der PMOS-Lesesteuertransistor (P 1) eingeschaltet. Daher wird der Leseknoten von (P 1) über den PMOS-Lesesteuertransistor (P 1) von dem 1/2 Vcc-Spannungspegel auf den Vcc-Spannungspegel geladen. In ähnlicher Weise werden die anderen PMOS- Lesesteuertransistoren (P 2-P n ) durch den an den Gates angeschlossenen Widerstand (R) aufeinanderfolgend verzögert. Dieser Ladevorgang läuft in gleicher Weise ab wie der Entladevorgang mit dem Lesesteuersignal (LA) da die Verzögerungskompensationswiderstände (R t ) durch die PMOS-Lesesteuertransistorgruppe (P 1-P k , Pk+1-P2k , . . .) zur Verfügung gestellt werden.
Fig. 5 zeigt den Kurvenverlauf, der die erfindungsgemäße Zeisteuerung des Betriebs angibt. In Fig. 5 bezeichnen und jeweils die Gatespannungen der Lesesteuerwiderstände (N₁ und N n ); und zeigen die Spannungen an den Leseknoten ( ) jeweils der Leseverstärker (SA₁, SA n ). und zeigen jeweils die Spannungen an den Gates der Lesesteuertransistoren (P₁, P n ); und geben jeweils die Spannungen an den Leseknoten (S) eines jeden der Leseverstärker (SA₁, SA n ) an; und sind die Bitleitungsspannungen (V BL ) der Leseverstärker (SA₁, SA n ); und und sind die Bitleitungsspannungen (V ) an der entgegengesetzten Seite der Leseverstärker (SA₁, SA n ).
Fig. 3 stellt eine Ausführungsform der erfindungsgemäßen Schaltung dar, bei welcher die 1/2 Vcc- Wiederbereitschaftsschaltung (precharge circuit) (PC) und die Entzerrungsleitung (gemeinsame Leitung) zur gemeinsamen Entzerrung eines jeden der Leseverstärker (SA 1-SA n) entfernt sind. In Fig. 3 hat jeder der Leseverstärker (S A 1-S A n ) einen zugeordneten Leseknoten ( 1- n und S 1-S n ). Beim Betrieb der Leseverstärker (SA 1-SA n) wird jeder der Leseknoten ( 1- n ) beim Einschalten eines jeden Lesesteuertransistoren (N 1 N n ) oder (P 1-P n ) über V ss entladen oder über V cc aufgeladen. Der mit dem Gate verbundene Widerstand (R) und der Verzögerungskompensationswiderstand (R t ) arbeiten in gleicher Weise wie jene der Fig. 2.
Wird die verteilte Steuerschaltung des Leseverstärkers gemäß Fig. 3 in Zusammenarbeit mit einem Wortleitungsverbindungssystem verwendet, das jede Zelle aufeinanderfolgend durch ein Wortleitungssignal einschaltet, so wird die Betriebstoleranz eines jeden der Leseverstärker immer auf einem konstanten Pegel gehalten da die Verzögerungszeiten des Wortleitungssignals und des Steuersignals des Leseverstärkers als gleiche zeitliche Steuerung aufeinander abgestellt sind. Daher kann die Erniedrigung delta V BL des Bitleitungssignals, die durch die Zeitdifferenz zwischen dem Wortleitungssignal und dem Steuersignal des Leseverstärkers verursacht wird, verhindert werden.
Wie vorausgehend beschrieben wurde, werden gemäß Fig. 6 die Scheitelströme (I ss2, I cc2) während des Lesens stärker verringert als die Scheitelströme (I ss1, I cc1) des Stands der Technik. Entsprechend steigen gemäß Fig. 7 die Signalspannungen der Bitleitung an, und die Lesegeschwindigkeit wird verbessert, da die Rauschspannungen (V ssn 2, V ccn 2) in der Stromversorgungsleitung niedriger im Vergleich zu den bekannten Rauschspannungen (V ssn1, V ccn1) sind. Die Verläßlichkeit der Schaltung wird ebenfalls verbessert.
Die Erfindung ist keineswegs auf das vorausgehend beschriebene Ausführungsbeispiel beschränkt. Verschiedene Abänderungen der beschriebenen Ausführungsform sowie weitere Ausgestaltungen der Erfindung sind aufgrund der Beschreibung der Erfindung für den Fachmann offensichtlich. Derartige Abänderungen oder Ausführungsformen werden daher im Rahmen der anliegenden Ansprüche von der Erfindung mitumfaßt.

Claims (5)

1. Verteilte Lesesteuerschaltung für einen Leseverstärker einer Speichereinrichtung, gekennzeichnet durch:
  • (a) eine Anzahl Lesesteuertransistoren (N 1-N n ) zur Entladung von Spannungen an Leseknoten ( ), wobei jeder der Lesesteuertransistoren jeweils mit einem zugeordneten Leseknoten ( ) einer vorgegebenen Anzahl Leseverstärker (S A 1-SA n) verbunden ist, und die Leseknoten ( ) gemeinsam an eine Wiederbereitschaftsschaltung (precharge circuit) (PC) angeschlossen sind;
  • (b) eine Anzahl Lesesteuertransistoren (P 1-P n ) zum Laden von Spannungen an anderen Leseknoten (S), wobei jeder der Lesesteuertransistoren jeweils mit dem zugeordneten anderen Leseknoten der vorbestimmten Anzahl Leseverstärker verbunden ist, und die anderen Leseknoten (S) gemeinsam an die Wiederbereitschaftsschaltung (PC) angeschlossen sind; und
  • (c) eine Anzahl Widerstandsanordnungen (R), die aufeinanderfolgend jeweils mit einem Gate der Lesesteuertransistoren verbunden sind, wobei die Widerstandsanordnung über jedes der Gates der Lesesteuertransistoren (N 1-N n ; P 1-P n ) in Folge verbunden sind, und die Einschaltzeiten eines jeden der anderen Lesesteuertransistoren in aufeinander­ folgender Ordnung verzögert werden nachdem ein Lesesteuersignal dem Gate des ersten Lesesteuertransistors zugeführt wird, weil das zugeführte Lesesteuersignal durch die Widerstandsanordnung verzögert wird.
2. Verteilte Lesesteuerschaltung für einen Leseverstärker einer Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung ferner eine Anzahl Verzögerungskompensationswiderstandsanordnungen (R t ) aufweist, daß die Verzögerungskompensationswiderstands­ anordnung über die Einheit einer Lesesteuertransistorgruppe angeschlossen ist, die eine Anzahl k der Lesesteuertransistoren aufweist, wobei k eine ganze Zahl ist, wobei die Verzögerungskompensationswiderstandsanordnung die Lesezeitverzögerung über die Einheit der Lesesteuertransistorengruppe realisiert.
3. Verteilte Lesesteuerschaltung für einen Leseverstärker einer Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungskompensationselemente aus einer dünnen Aluminiumleitung bestehen.
4. Verteilte Lesesteuerschaltung für einen Leseverstärker einer Speichereinrichtung, gekennzeichnet durch
  • (a) eine Anzahl Lesesteuertransistoren (N 1-N n ) zur Entladung von Spannungen an Leseknoten ( ), wobei jeder der Lesesteuertransistoren jeweils mit einem der zugeordneten Leseknoten einer vorbestimmten Anzahl Leseverstärkern (S A 1-SA n) verbunden ist
  • (b) eine Anzahl Lesesteuertransistoren (P 1-P n ) zum Laden von Spannungen an anderen Leseknoten (S), wobei jeder der Lesesteuertransistoren mit einem zugeordneten der anderen Leseknoten der bestimmten Anzahl Leseverstärker verbunden ist; und
  • (c) eine Anzahl von Widerstandsanordnungen (R), die nacheinander mit jeweils einem Gate der Lesesteuertransistoren (N 1-N n, P1-P n ) verbunden sind, wobei die Widerstandsanordnung aufeinanderfolgend über jeweils eines der Gates der Lesesteuertransistoren angeschlossen ist, und Einschaltzeiten eines jeden der Lesesteuertransistoren in aufeinanderfolgender Ordnung verzögert werden, nachdem ein Lesesteuersignal dem Gate des ersten Lesesteuertransistors zugeführt wird, da das zugeführte Lesesteuersignal durch die Widerstände verzögert wird.
5. Verteilte Lesesteuerschaltung für einen Leseverstärker einer Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltung ferner eine Anzahl Verzögerungskompensationswiderstandsanordnungen (R t ) umfaßt, die Verzögerungskompensationswiderstandsanordnung über die Einheit einer Lesesteuertransistorgruppe angeschlossen ist, die eine Anzahl k der Lesesteuertransistoren enthält, wobei k eine ganze Zahl ist, und die Verzögerungskompensationswiderstandsanordnung die Lesezeitverzögerung über die Einheit der Lesesteuertransistorgruppe realisiert.
DE3844154A 1988-06-07 1988-12-28 Verteilte lesesteuerschaltung fuer einen leseverstaerker einer speichereinrichtung Withdrawn DE3844154A1 (de)

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