JPH06162779A - 半導体記憶装置におけるセンスアンプ制御回路 - Google Patents
半導体記憶装置におけるセンスアンプ制御回路Info
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- JPH06162779A JPH06162779A JP4313053A JP31305392A JPH06162779A JP H06162779 A JPH06162779 A JP H06162779A JP 4313053 A JP4313053 A JP 4313053A JP 31305392 A JP31305392 A JP 31305392A JP H06162779 A JPH06162779 A JP H06162779A
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- control signal
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Abstract
(57)【要約】 （修正有）
【目的】 センス制御トランジスタは少数のセンスアン
プ毎に並列に、又近傍に接続することにより、センスノ
ードの寄生抵抗を低減し、分散配置された各センス制御
トランジスタのゲート幅も広くとれ、製造ばらつき及び
狭チャネル効果の影響を低減できる。 【構成】 センス手段は、各々第１及び第２のセンスノ
ード２３，２４に接続された複数のセンスアンプ２から
なるセンスアンプ群と、このセンスアンプ群に接続さ
れ、前記第１及び第２のセンスノード２３，２４を制御
する第１及び第２の制御トランジスタ群２１，２２と、
この第１及び第２のトランジスタ群を制御する第１及び
第２の制御信号線２５，２６とを設け、この第１及び第
２の制御トランジスタ群の１個のトランジスタに少数の
センスアンプを並列に接続し、センスアンプの近傍に設
ける。
プ毎に並列に、又近傍に接続することにより、センスノ
ードの寄生抵抗を低減し、分散配置された各センス制御
トランジスタのゲート幅も広くとれ、製造ばらつき及び
狭チャネル効果の影響を低減できる。 【構成】 センス手段は、各々第１及び第２のセンスノ
ード２３，２４に接続された複数のセンスアンプ２から
なるセンスアンプ群と、このセンスアンプ群に接続さ
れ、前記第１及び第２のセンスノード２３，２４を制御
する第１及び第２の制御トランジスタ群２１，２２と、
この第１及び第２のトランジスタ群を制御する第１及び
第２の制御信号線２５，２６とを設け、この第１及び第
２の制御トランジスタ群の１個のトランジスタに少数の
センスアンプを並列に接続し、センスアンプの近傍に設
ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置におけ
るセンスアンプ制御回路に関するものである。
るセンスアンプ制御回路に関するものである。
【０００２】
【従来の技術】従来、この種の半導体記憶装置における
センスアンプ制御回路には、図２乃至図６に示すものが
あった。まず、図２に示す第１の構成例では、複数のメ
モリセルからなるメモリセルアレイ１に接続された複数
のセンスアンプ（ＳＡ）２は、第１のセンスノード（Ｓ
ＡＮ）３と第２のセンスノード（ＳＡＰ）４に接続さ
れ、第１のセンス制御トランジスタ５は、ソースをセン
スノード（ＳＡＮ）３の一端と、ドレインをＧＮＤと、
ゲートをセンス制御信号ΦＮに接続されている。
センスアンプ制御回路には、図２乃至図６に示すものが
あった。まず、図２に示す第１の構成例では、複数のメ
モリセルからなるメモリセルアレイ１に接続された複数
のセンスアンプ（ＳＡ）２は、第１のセンスノード（Ｓ
ＡＮ）３と第２のセンスノード（ＳＡＰ）４に接続さ
れ、第１のセンス制御トランジスタ５は、ソースをセン
スノード（ＳＡＮ）３の一端と、ドレインをＧＮＤと、
ゲートをセンス制御信号ΦＮに接続されている。
【０００３】また、第２のセンス制御トランジスタ６は
ソースをセンスノード（ＳＡＰ）４の一端と、ドレイン
を電源Ｖｃｃと、ゲートをセンス制御信号ΦＰに接続す
る。更に、プリチャージ信号ΦＰＲによって接続され、
センスノードをＶｃｃとＧＮＤの中間電位であるＨＶｃ
ｃに充電するプリチャージ回路８が、第１のセンスノー
ド（ＳＡＮ）３と第２のセンスノード（ＳＡＰ）４間に
接続されている。
ソースをセンスノード（ＳＡＰ）４の一端と、ドレイン
を電源Ｖｃｃと、ゲートをセンス制御信号ΦＰに接続す
る。更に、プリチャージ信号ΦＰＲによって接続され、
センスノードをＶｃｃとＧＮＤの中間電位であるＨＶｃ
ｃに充電するプリチャージ回路８が、第１のセンスノー
ド（ＳＡＮ）３と第２のセンスノード（ＳＡＰ）４間に
接続されている。
【０００４】なお、センスアンプ（ＳＡ）２は、図３に
示すように、ＮＭＯＳセンスアンプＮＡと、ＰＭＯＳセ
ンスアンプＰＡとで構成されている。以下、この半導体
記憶装置におけるセンスアンプ制御回路の動作について
図４を参照しながら説明する。待機時は、図４（ａ）及
び図４（ｂ）に示すように、プリチャージ信号ΦＰＲ、
センス制御信号ΦＰはＶｃｃレベル、図４（ｃ）に示す
ように、センス制御信号ΦＮはＧＮＤレベルであり、図
４（ｅ）に示すように、センスノードＳＡＮ，ＳＡＰは
プリチャージ回路８により中間電位であるＨＶｃｃレベ
ルにプリチャージされている。
示すように、ＮＭＯＳセンスアンプＮＡと、ＰＭＯＳセ
ンスアンプＰＡとで構成されている。以下、この半導体
記憶装置におけるセンスアンプ制御回路の動作について
図４を参照しながら説明する。待機時は、図４（ａ）及
び図４（ｂ）に示すように、プリチャージ信号ΦＰＲ、
センス制御信号ΦＰはＶｃｃレベル、図４（ｃ）に示す
ように、センス制御信号ΦＮはＧＮＤレベルであり、図
４（ｅ）に示すように、センスノードＳＡＮ，ＳＡＰは
プリチャージ回路８により中間電位であるＨＶｃｃレベ
ルにプリチャージされている。
【０００５】動作が開始すると、図４（ａ）に示すよう
に、プリチャージ信号ΦＰＲはＧＮＤレベルとなり、ビ
ット線よりセンスアンプ（ＳＡ）２にセンスデータが転
送される。すると、図４（ｂ）に示すように、センス制
御信号ΦＰをＧＮＤレベルに、図４（ｃ）に示すよう
に、センス制御信号ΦＮをＶｃｃレベルにし、図４
（ｅ）に示すように、センスノード（ＳＡＮ）３をＨＶ
ｃｃよりＧＮＤに放電し、センスノード（ＳＡＰ）４は
ＨＶｃｃよりＶｃｃに充電することにより、各センスア
ンプ（ＳＡ）２は活性化され、図４（ｄ）に示すよう
に、ビット線電位はＶｃｃレベル、ＧＮＤレベルに増幅
される。
に、プリチャージ信号ΦＰＲはＧＮＤレベルとなり、ビ
ット線よりセンスアンプ（ＳＡ）２にセンスデータが転
送される。すると、図４（ｂ）に示すように、センス制
御信号ΦＰをＧＮＤレベルに、図４（ｃ）に示すよう
に、センス制御信号ΦＮをＶｃｃレベルにし、図４
（ｅ）に示すように、センスノード（ＳＡＮ）３をＨＶ
ｃｃよりＧＮＤに放電し、センスノード（ＳＡＰ）４は
ＨＶｃｃよりＶｃｃに充電することにより、各センスア
ンプ（ＳＡ）２は活性化され、図４（ｄ）に示すよう
に、ビット線電位はＶｃｃレベル、ＧＮＤレベルに増幅
される。
【０００６】次いで、図５に示すように、第２の構成例
では第１のセンス制御トランジスタＴＮ1 〜ＴＮk 、第
２のセンス制御トランジスタ群ＴＰ1 〜ＴＰk はワード
線シャント部９に分散されて配置されている。その他の
点は、前記した図２及び図３の構成例と同様であり、そ
の動作も略同様である。
では第１のセンス制御トランジスタＴＮ1 〜ＴＮk 、第
２のセンス制御トランジスタ群ＴＰ1 〜ＴＰk はワード
線シャント部９に分散されて配置されている。その他の
点は、前記した図２及び図３の構成例と同様であり、そ
の動作も略同様である。
【０００７】次いで、図６に示すように、第３の構成例
では第１のセンス制御トランジスタＴＮ1 〜ＴＮn 、第
２のセンス制御トランジスタＴＰ1 〜ＴＰn はセンスア
ンプ（ＳＡ）２毎に配置されている。その他の点は、前
記した図２の構成例と同様であり、その動作も図３と略
同様である。
では第１のセンス制御トランジスタＴＮ1 〜ＴＮn 、第
２のセンス制御トランジスタＴＰ1 〜ＴＰn はセンスア
ンプ（ＳＡ）２毎に配置されている。その他の点は、前
記した図２の構成例と同様であり、その動作も図３と略
同様である。
【０００８】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の第１〜第３の構成例では下記のような問題が
ある。まず、第１の構成例においては、全てのセンスア
ンプの動作は、センスノードＳＡＮ及びＳＡＰの一端に
接続された第１及び第２のセンス制御トランジスタによ
り制御されるため、動作速度はセンスノードＳＡＮ、Ｓ
ＡＰの寄生配線抵抗Ｒｎ、Ｒｐに依存し、図９に示すよ
うに、寄生配線抵抗Ｒｎ、Ｒｐにより、センス制御トラ
ンジスタより遠い部分の動作が遅くなるため、高速な動
作を確保するためには、センスノードＳＡＮ、ＳＡＰの
配線幅を広げ、寄生抵抗を下げる必要があるため、チッ
プ面積が増大する。
べた従来の第１〜第３の構成例では下記のような問題が
ある。まず、第１の構成例においては、全てのセンスア
ンプの動作は、センスノードＳＡＮ及びＳＡＰの一端に
接続された第１及び第２のセンス制御トランジスタによ
り制御されるため、動作速度はセンスノードＳＡＮ、Ｓ
ＡＰの寄生配線抵抗Ｒｎ、Ｒｐに依存し、図９に示すよ
うに、寄生配線抵抗Ｒｎ、Ｒｐにより、センス制御トラ
ンジスタより遠い部分の動作が遅くなるため、高速な動
作を確保するためには、センスノードＳＡＮ、ＳＡＰの
配線幅を広げ、寄生抵抗を下げる必要があるため、チッ
プ面積が増大する。
【０００９】なお、図９において、上側にはセンス制御
信号ΦＮとΦＰの波形図、下側にはセンスノードＳＡＰ
とセンスノードＳＡＮの波形図をそれぞれ示しており、
センスノードＳＡＰの実線はセンス制御トランジスタよ
り近いＳＡＰの部分の波形図、センスノードＳＡＮの点
線はセンス制御トランジスタより遠いＳＡＮの部分の波
形図を示している。
信号ΦＮとΦＰの波形図、下側にはセンスノードＳＡＰ
とセンスノードＳＡＮの波形図をそれぞれ示しており、
センスノードＳＡＰの実線はセンス制御トランジスタよ
り近いＳＡＰの部分の波形図、センスノードＳＡＮの点
線はセンス制御トランジスタより遠いＳＡＮの部分の波
形図を示している。
【００１０】更に、センス制御トランジスタ部分一点で
電源に接続されるため、接続点でのセンスアンプ駆動電
流による電源ノイズが大きく、その結果、動作速度が遅
いという問題があった。上記の第２及び第３の構成例に
おいては、上記欠点を緩和するため、センス制御トラン
ジスタを分散配置することにより、センスアンプ駆動電
流を分散させると共に、センスノードＳＡＮ、ＳＡＰの
寄生抵抗を低減し、センスアンプの高速動作を可能にす
るものであるが、ともにセンスアンプアレイ内に負荷の
重いセンス制御信号ΦＮ及びΦＰの２本の信号線を通す
必要があり、図１０に示すように、センス制御信号ΦＮ
及びΦＰ自身の遅延を生じ、結果としてセンス動作が遅
くなるという問題があった。
電源に接続されるため、接続点でのセンスアンプ駆動電
流による電源ノイズが大きく、その結果、動作速度が遅
いという問題があった。上記の第２及び第３の構成例に
おいては、上記欠点を緩和するため、センス制御トラン
ジスタを分散配置することにより、センスアンプ駆動電
流を分散させると共に、センスノードＳＡＮ、ＳＡＰの
寄生抵抗を低減し、センスアンプの高速動作を可能にす
るものであるが、ともにセンスアンプアレイ内に負荷の
重いセンス制御信号ΦＮ及びΦＰの２本の信号線を通す
必要があり、図１０に示すように、センス制御信号ΦＮ
及びΦＰ自身の遅延を生じ、結果としてセンス動作が遅
くなるという問題があった。
【００１１】なお、図１０において、上側にはセンス制
御信号ΦＮ及びΦＰの波形図、下側にはセンスノードＳ
ＡＰとセンスノードＳＡＮの波形図をそれぞれ示してお
り、センス制御信号ΦＮの一点鎖線はセンス制御トラン
ジスタより近い部分の波形図、センス制御信号ΦＰの二
点鎖線はセンス制御トランジスタより遠い部分の波形
図、センスノードＳＡＰの実線はセンス制御トランジス
タより近いＳＡＰの部分の波形図、センスノードＳＡＮ
の点線はセンス制御トランジスタより遠いＳＡＮの部分
の波形図を示している。
御信号ΦＮ及びΦＰの波形図、下側にはセンスノードＳ
ＡＰとセンスノードＳＡＮの波形図をそれぞれ示してお
り、センス制御信号ΦＮの一点鎖線はセンス制御トラン
ジスタより近い部分の波形図、センス制御信号ΦＰの二
点鎖線はセンス制御トランジスタより遠い部分の波形
図、センスノードＳＡＰの実線はセンス制御トランジス
タより近いＳＡＰの部分の波形図、センスノードＳＡＮ
の点線はセンス制御トランジスタより遠いＳＡＮの部分
の波形図を示している。
【００１２】更に、第２の構成例においては、通常８〜
１６分割されるワード線のシャント領域の面積が小さい
ため、シャント領域に配置されるセンス制御トランジス
タのゲート幅を十分に広げることが難しく、配置可能な
ゲート幅により、動作速度が決定されるという問題点が
あった。また、第３の構成例においては、センスアンプ
毎にセンス制御トランジスタを配置しているため、セン
ス制御トランジスタ全体のゲート幅は十分にとれるが、
センス制御トランジスタの１個当りのゲート幅が小さく
なり過ぎると、製造ばらつきの影響を受けやすく、更
に、狭チャネル効果によるトランジスタ特性の変動を受
けるため、センス制御トランジスタのゲート幅の最適化
が困難という問題があった。
１６分割されるワード線のシャント領域の面積が小さい
ため、シャント領域に配置されるセンス制御トランジス
タのゲート幅を十分に広げることが難しく、配置可能な
ゲート幅により、動作速度が決定されるという問題点が
あった。また、第３の構成例においては、センスアンプ
毎にセンス制御トランジスタを配置しているため、セン
ス制御トランジスタ全体のゲート幅は十分にとれるが、
センス制御トランジスタの１個当りのゲート幅が小さく
なり過ぎると、製造ばらつきの影響を受けやすく、更
に、狭チャネル効果によるトランジスタ特性の変動を受
けるため、センス制御トランジスタのゲート幅の最適化
が困難という問題があった。
【００１３】本発明は、以上述べた問題点を解決するた
めに、センス制御トランジスタは少数のセンスアンプ毎
に並列に、しかもこのセンスアンプの近傍に接続するこ
とにより、センスノードの寄生抵抗を低減し、分散配置
された各センス制御トランジスタのゲート幅も広くと
れ、製造ばらつき及び狭チャネル効果の影響を低減でき
る半導体記憶装置におけるセンスアンプ制御回路を提供
することを目的とする。
めに、センス制御トランジスタは少数のセンスアンプ毎
に並列に、しかもこのセンスアンプの近傍に接続するこ
とにより、センスノードの寄生抵抗を低減し、分散配置
された各センス制御トランジスタのゲート幅も広くと
れ、製造ばらつき及び狭チャネル効果の影響を低減でき
る半導体記憶装置におけるセンスアンプ制御回路を提供
することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のワード線と、該ワード線と交叉し
て設けられた複数ビット線と、該ワード線とビット線と
の交点に設けられる複数のメモリセルと、前記ビット線
に読み出された情報を増幅するセンス手段とを有する半
導体記憶装置におけるセンスアンプ制御回路において、 （Ａ）前記センス手段は、各々第１及び第２のセンスノ
ードに接続された複数のセンスアンプからなるセンスア
ンプ群と、該センスアンプ群に接続され、前記第１及び
第２のセンスノードを制御する第１及び第２の制御トラ
ンジスタ群と、該第１及び第２のトランジスタ群を制御
する第１及び第２の制御信号線とを設け、前記第１及び
第２の制御トランジスタ群のトランジスタの数のうち少
なくともいずれか一方は、１個のトランジスタに少数の
センスアンプを並列に接続し、該センスアンプの近傍に
設けるようにしたものである。
成するために、複数のワード線と、該ワード線と交叉し
て設けられた複数ビット線と、該ワード線とビット線と
の交点に設けられる複数のメモリセルと、前記ビット線
に読み出された情報を増幅するセンス手段とを有する半
導体記憶装置におけるセンスアンプ制御回路において、 （Ａ）前記センス手段は、各々第１及び第２のセンスノ
ードに接続された複数のセンスアンプからなるセンスア
ンプ群と、該センスアンプ群に接続され、前記第１及び
第２のセンスノードを制御する第１及び第２の制御トラ
ンジスタ群と、該第１及び第２のトランジスタ群を制御
する第１及び第２の制御信号線とを設け、前記第１及び
第２の制御トランジスタ群のトランジスタの数のうち少
なくともいずれか一方は、１個のトランジスタに少数の
センスアンプを並列に接続し、該センスアンプの近傍に
設けるようにしたものである。
【００１５】（Ｂ）前記センス手段は、複数のサブブロ
ックよりなり、各サブブロックは各々、第１及び第２の
センスノードに接続された複数のセンスアンプからなる
センスアンプ群と、該センスアンプ群に接続され、前記
第１及び第２のセンスノードを制御する第１及び第２の
制御トランジスタ群と、該第１及び第２のトランジスタ
群を制御する第１及び第２の制御信号線と、前記第１あ
るいは第２の制御信号線を駆動する駆動手段とを設け、
前記サブブロック中の第１及び第２の制御信号線は、各
サブブロック間で互いに接続され、前記サブブロック中
の前記第１及び第２の制御トランジスタ群のトランジス
タの数のうち少なくともいずれか一方は、１個のトラン
ジスタに少数のセンスアンプを並列に接続し、該センス
アンプの近傍に設けるとともに、前記サブブロックとサ
ブブロックとの間に、前記第１の制御信号線あるいは前
記第２の制御信号線のいずれかに接続され、他方の制御
信号を駆動する前記駆動手段を離散的に配置するように
したものである。
ックよりなり、各サブブロックは各々、第１及び第２の
センスノードに接続された複数のセンスアンプからなる
センスアンプ群と、該センスアンプ群に接続され、前記
第１及び第２のセンスノードを制御する第１及び第２の
制御トランジスタ群と、該第１及び第２のトランジスタ
群を制御する第１及び第２の制御信号線と、前記第１あ
るいは第２の制御信号線を駆動する駆動手段とを設け、
前記サブブロック中の第１及び第２の制御信号線は、各
サブブロック間で互いに接続され、前記サブブロック中
の前記第１及び第２の制御トランジスタ群のトランジス
タの数のうち少なくともいずれか一方は、１個のトラン
ジスタに少数のセンスアンプを並列に接続し、該センス
アンプの近傍に設けるとともに、前記サブブロックとサ
ブブロックとの間に、前記第１の制御信号線あるいは前
記第２の制御信号線のいずれかに接続され、他方の制御
信号を駆動する前記駆動手段を離散的に配置するように
したものである。
【００１６】（Ｃ）前記センス手段は、複数のサブブロ
ックよりなり、各サブブロックは各々、第１及び第２の
センスノードに接続された複数のセンスアンプからなる
センスアンプ群と、該センスアンプ群に接続され、前記
第１及び第２のセンスノードを制御する第１及び第２の
制御トランジスタ群と、前記第１及び第２のトランジス
タ群を制御する第１及び第２の制御信号線と、前記第１
及び第２の制御信号線を駆動する駆動手段と、該駆動手
段を制御する第３の制御信号線からなり、前記サブブロ
ック中の第１及び第２の制御信号線は、各サブブロック
間で互いに接続され、前記サブブロック中の前記第１及
び第２の制御トランジスタ群のトランジスタの数のうち
少なくともいずれか一方は、１個のトランジスタに少数
のセンスアンプを並列に接続し、該センスアンプの近傍
に設けるとともに、前記サブブロックとサブブロックの
間に、前記第１の制御信号線及び前記第２の制御信号線
を駆動する前記駆動手段を離散的に配置するようにした
ものである。
ックよりなり、各サブブロックは各々、第１及び第２の
センスノードに接続された複数のセンスアンプからなる
センスアンプ群と、該センスアンプ群に接続され、前記
第１及び第２のセンスノードを制御する第１及び第２の
制御トランジスタ群と、前記第１及び第２のトランジス
タ群を制御する第１及び第２の制御信号線と、前記第１
及び第２の制御信号線を駆動する駆動手段と、該駆動手
段を制御する第３の制御信号線からなり、前記サブブロ
ック中の第１及び第２の制御信号線は、各サブブロック
間で互いに接続され、前記サブブロック中の前記第１及
び第２の制御トランジスタ群のトランジスタの数のうち
少なくともいずれか一方は、１個のトランジスタに少数
のセンスアンプを並列に接続し、該センスアンプの近傍
に設けるとともに、前記サブブロックとサブブロックの
間に、前記第１の制御信号線及び前記第２の制御信号線
を駆動する前記駆動手段を離散的に配置するようにした
ものである。
【００１７】（Ｄ）また、前記（Ａ），（Ｂ），（Ｃ）
に記載の少数のセンスアンプは２個乃至４個であること
を特徴とする。
に記載の少数のセンスアンプは２個乃至４個であること
を特徴とする。
【００１８】
【作用】本発明によれば、上記のように構成したので、
センス制御トランジスタは少数のセンスアンプ毎に並列
に、しかもこのセンスアンプの近傍に接続されているの
で、センスノードの寄生抵抗は無視できるほど小さくな
る。また、センスアンプ毎にセンス制御トランジスタを
設ける必要はないので、分散配置された各センス制御ト
ランジスタのゲート幅も広くとれるので、製造ばらつき
及び狭チャネル効果の影響を低減することができる。
センス制御トランジスタは少数のセンスアンプ毎に並列
に、しかもこのセンスアンプの近傍に接続されているの
で、センスノードの寄生抵抗は無視できるほど小さくな
る。また、センスアンプ毎にセンス制御トランジスタを
設ける必要はないので、分散配置された各センス制御ト
ランジスタのゲート幅も広くとれるので、製造ばらつき
及び狭チャネル効果の影響を低減することができる。
【００１９】更に、第３実施例において、信号線ΦＮは
ワード線シャント領域に配置されたセンス制御信号発生
回路を駆動するだけなので、信号線負荷が小さくなり配
線遅延が小さく、高速かつ均等にセンス制御トランジス
タを制御することができる。
ワード線シャント領域に配置されたセンス制御信号発生
回路を駆動するだけなので、信号線負荷が小さくなり配
線遅延が小さく、高速かつ均等にセンス制御トランジス
タを制御することができる。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示す半導体記憶装置におけるセンスアンプ制御回路図で
ある。ここで、従来の構成と同じ部分については、同じ
番号を付して、その説明を省略する。
ながら詳細に説明する。図１は本発明の第１の実施例を
示す半導体記憶装置におけるセンスアンプ制御回路図で
ある。ここで、従来の構成と同じ部分については、同じ
番号を付して、その説明を省略する。
【００２１】この実施例においては、複数のワード線
と、該ワード線と交叉して設けられた複数ビット線と、
該ワード線とビット線との交点に設けられる複数のメモ
リセルと、前記ビット線に読み出された情報を増幅する
センス手段とを有する半導体記憶装置において、図１に
示すように、各々第１及び第２のセンスノード２３，２
４に接続された複数のセンスアンプ２からなるセンスア
ンプ群と、このセンスアンプ群に接続され、前記第１及
び第２のセンスノード２３，２４を制御する第１及び第
２の制御トランジスタ群２１，２２と、この第１及び第
２のトランジスタ群２１，２２を制御する第１及び第２
の制御信号線２５，２６とを設け、前記第１及び第２の
制御トランジスタ群２１，２２のトランジスタＴＲに２
個のセンスアンプ（ＳＡ）２を並列に接続するように構
成している。
と、該ワード線と交叉して設けられた複数ビット線と、
該ワード線とビット線との交点に設けられる複数のメモ
リセルと、前記ビット線に読み出された情報を増幅する
センス手段とを有する半導体記憶装置において、図１に
示すように、各々第１及び第２のセンスノード２３，２
４に接続された複数のセンスアンプ２からなるセンスア
ンプ群と、このセンスアンプ群に接続され、前記第１及
び第２のセンスノード２３，２４を制御する第１及び第
２の制御トランジスタ群２１，２２と、この第１及び第
２のトランジスタ群２１，２２を制御する第１及び第２
の制御信号線２５，２６とを設け、前記第１及び第２の
制御トランジスタ群２１，２２のトランジスタＴＲに２
個のセンスアンプ（ＳＡ）２を並列に接続するように構
成している。
【００２２】なお、ここでは、第１及び第２の制御トラ
ンジスタ群２１，２２の両方において、１個のトランジ
スタＴＲに２個のセンスアンプ（ＳＡ）２を並列に接続
するようにしているが、第１の制御トランジスタ群２１
又は第２の制御トランジスタ群２２のいずれか一方のみ
を、そのように構成するようにしてもよい。また、１個
のトランジスタＴＲに２個のセンスアンプ（ＳＡ）２を
並列に接続するようにしているが、３個又は４個のセン
スアンプ（ＳＡ）２を１個のトランジスタＴＲに接続す
るようにしてもよい。
ンジスタ群２１，２２の両方において、１個のトランジ
スタＴＲに２個のセンスアンプ（ＳＡ）２を並列に接続
するようにしているが、第１の制御トランジスタ群２１
又は第２の制御トランジスタ群２２のいずれか一方のみ
を、そのように構成するようにしてもよい。また、１個
のトランジスタＴＲに２個のセンスアンプ（ＳＡ）２を
並列に接続するようにしているが、３個又は４個のセン
スアンプ（ＳＡ）２を１個のトランジスタＴＲに接続す
るようにしてもよい。
【００２３】要するに、２個乃至４個の少数個のセンス
アンプ（ＳＡ）２を１個のトランジスタＴＲを駆動する
ように構成する。このように構成することにより、セン
ス制御トランジスタはセンスアンプ２個毎にセンスアン
プの近傍に配置されているので、センスノードの寄生抵
抗は無視できるほど小さくなる。
アンプ（ＳＡ）２を１個のトランジスタＴＲを駆動する
ように構成する。このように構成することにより、セン
ス制御トランジスタはセンスアンプ２個毎にセンスアン
プの近傍に配置されているので、センスノードの寄生抵
抗は無視できるほど小さくなる。
【００２４】また、分散配置された各センス制御トラン
ジスタのゲート幅も広くとれるので、製造ばらつき及び
狭チャネル効果の影響を低減することができる。図７は
本発明の第２の実施例を示す半導体記憶装置におけるセ
ンスアンプ制御回路の構成例である。この実施例におい
ては、複数のワード線と、該ワード線と交叉して設けら
れた複数ビット線と、該ワード線とビット線との交点に
設けられた複数のメモリセルと、前記ビット線に読み出
された情報を増幅するセンス手段とを有する半導体記憶
装置において、図７に示すように、複数のサブブロック
ＳＢ1 〜ＳＢn よりなり、各サブブロックは各々第１の
センスノード３３及び第２のセンスノード３４に接続さ
れた複数のセンスアンプからなるセンスアンプ群、該セ
ンスアンプ群に接続され、前記第１及び第２のセンスノ
ード３３，３４を制御する第１の制御トランジスタ群３
１及び第２の制御トランジスタ群３２と、該第１及び第
２の制御トランジスタ群３１，３２を制御する第１の制
御信号線３５及び第２の制御信号線３６と、前記第１あ
るいは第２の制御信号線を駆動する駆動手段とを設け、
前記サブブロック中の第１及び第２の制御信号線３５，
３６は、各サブブロック間で互いに接続され、前記サブ
ブロック中の前記第１及び第２の制御トランジスタ群３
１，３２の１個のトランジスタに少数のセンスアンプを
並列に接続し、前記サブブロックとサブブロックとの間
に、前記第１の制御信号線３５に接続され、前記第２の
制御信号線３６の制御信号を駆動する駆動手段としての
インバータ３８からなるセンス制御信号発生回路３７を
離散的に配置する。
ジスタのゲート幅も広くとれるので、製造ばらつき及び
狭チャネル効果の影響を低減することができる。図７は
本発明の第２の実施例を示す半導体記憶装置におけるセ
ンスアンプ制御回路の構成例である。この実施例におい
ては、複数のワード線と、該ワード線と交叉して設けら
れた複数ビット線と、該ワード線とビット線との交点に
設けられた複数のメモリセルと、前記ビット線に読み出
された情報を増幅するセンス手段とを有する半導体記憶
装置において、図７に示すように、複数のサブブロック
ＳＢ1 〜ＳＢn よりなり、各サブブロックは各々第１の
センスノード３３及び第２のセンスノード３４に接続さ
れた複数のセンスアンプからなるセンスアンプ群、該セ
ンスアンプ群に接続され、前記第１及び第２のセンスノ
ード３３，３４を制御する第１の制御トランジスタ群３
１及び第２の制御トランジスタ群３２と、該第１及び第
２の制御トランジスタ群３１，３２を制御する第１の制
御信号線３５及び第２の制御信号線３６と、前記第１あ
るいは第２の制御信号線を駆動する駆動手段とを設け、
前記サブブロック中の第１及び第２の制御信号線３５，
３６は、各サブブロック間で互いに接続され、前記サブ
ブロック中の前記第１及び第２の制御トランジスタ群３
１，３２の１個のトランジスタに少数のセンスアンプを
並列に接続し、前記サブブロックとサブブロックとの間
に、前記第１の制御信号線３５に接続され、前記第２の
制御信号線３６の制御信号を駆動する駆動手段としての
インバータ３８からなるセンス制御信号発生回路３７を
離散的に配置する。
【００２５】ここでは、前記サブブロックとサブブロッ
クとの間に、前記第１の制御信号線３５に接続され、前
記第２の制御信号線３６の制御信号を駆動する駆動手段
としてのインバータ３８からなるセンス制御信号発生回
路３７を離散的に配置するようにしているが、前記サブ
ブロックとサブブロックとの間に、前記第２の制御信号
線３６に接続され、前記第１の制御信号線３５の制御信
号を駆動する駆動手段としてのインバータからなるセン
ス制御信号発生回路（図示なし）を離散的に配置するよ
うにしてもい。
クとの間に、前記第１の制御信号線３５に接続され、前
記第２の制御信号線３６の制御信号を駆動する駆動手段
としてのインバータ３８からなるセンス制御信号発生回
路３７を離散的に配置するようにしているが、前記サブ
ブロックとサブブロックとの間に、前記第２の制御信号
線３６に接続され、前記第１の制御信号線３５の制御信
号を駆動する駆動手段としてのインバータからなるセン
ス制御信号発生回路（図示なし）を離散的に配置するよ
うにしてもい。
【００２６】更に、第１及び第２の制御トランジスタ群
３１，３２のいずれにおいても、１個のトランジスタＴ
Ｒに２個乃至４個の少数個のセンスアンプ（ＳＡ）２を
並列に接続するように説明したが、第１及び第２の制御
トランジスタ群３１，３２のいずれ一方において、１個
のトランジスタＴＲに２個乃至４個の少数個のセンスア
ンプ（ＳＡ）２を並列に接続するようにしてもよい。
３１，３２のいずれにおいても、１個のトランジスタＴ
Ｒに２個乃至４個の少数個のセンスアンプ（ＳＡ）２を
並列に接続するように説明したが、第１及び第２の制御
トランジスタ群３１，３２のいずれ一方において、１個
のトランジスタＴＲに２個乃至４個の少数個のセンスア
ンプ（ＳＡ）２を並列に接続するようにしてもよい。
【００２７】図８は本発明の第３の実施例を示す半導体
記憶装置におけるセンスアンプ制御回路の構成例であ
る。この実施例においては、複数のワード線と、該ワー
ド線と交叉して設けられた複数ビット線と、該ワード線
とビット線との交点に設けられた複数のメモリセルと、
前記ビット線に読み出された情報を増幅するセンス手段
とを有する半導体記憶装置におけるセンスアンプ制御回
路において、図８に示すように、複数のサブブロックＳ
Ｂ1 〜ＳＢn よりなり、各サブブロックは各々第１及び
第２のセンスノード４３，４４に接続された複数のセン
スアンプ（ＳＡ）からなるセンスアンプ群と、該センス
アンプ群に接続され、前記第１及び第２のセンスノード
４３，４４を制御する第１及び第２の制御トランジスタ
群４１，４２と、前記第１及び第２の制御トランジスタ
群４１，４２を制御する第１及び第２の制御信号線４
５，４６と、前記第１及び第２の制御信号線４５，４６
を駆動する駆動手段と、該駆動手段を制御する第３の制
御信号線４７からなり、前記サブブロック中の第１及び
第２の制御信号線４５，４６は、各サブブロック間で互
いに接続され、前記サブブロック中の前記第１及び第２
の制御トランジスタ群４１，４２の１個のトランジスタ
に２個のセンスアンプを並列に接続し、前記サブブロッ
クとサブブロックの間に、前記第１の制御信号線４５及
び前記第２の制御信号線４６を駆動する前記駆動手段と
してのセンス制御信号発生回路４８を離散的に配置す
る。
記憶装置におけるセンスアンプ制御回路の構成例であ
る。この実施例においては、複数のワード線と、該ワー
ド線と交叉して設けられた複数ビット線と、該ワード線
とビット線との交点に設けられた複数のメモリセルと、
前記ビット線に読み出された情報を増幅するセンス手段
とを有する半導体記憶装置におけるセンスアンプ制御回
路において、図８に示すように、複数のサブブロックＳ
Ｂ1 〜ＳＢn よりなり、各サブブロックは各々第１及び
第２のセンスノード４３，４４に接続された複数のセン
スアンプ（ＳＡ）からなるセンスアンプ群と、該センス
アンプ群に接続され、前記第１及び第２のセンスノード
４３，４４を制御する第１及び第２の制御トランジスタ
群４１，４２と、前記第１及び第２の制御トランジスタ
群４１，４２を制御する第１及び第２の制御信号線４
５，４６と、前記第１及び第２の制御信号線４５，４６
を駆動する駆動手段と、該駆動手段を制御する第３の制
御信号線４７からなり、前記サブブロック中の第１及び
第２の制御信号線４５，４６は、各サブブロック間で互
いに接続され、前記サブブロック中の前記第１及び第２
の制御トランジスタ群４１，４２の１個のトランジスタ
に２個のセンスアンプを並列に接続し、前記サブブロッ
クとサブブロックの間に、前記第１の制御信号線４５及
び前記第２の制御信号線４６を駆動する前記駆動手段と
してのセンス制御信号発生回路４８を離散的に配置す
る。
【００２８】ここでは、第１及び第２の制御トランジス
タ群４１，４２のいずれにおいても、１個のトランジス
タＴＲに２個乃至４個の少数個のセンスアンプ（ＳＡ）
２を並列に接続するように説明したが、第１及び第２の
制御トランジスタ群４１，４２のいずれ一方において、
１個のトランジスタＴＲに２個乃至４個の少数個のセン
スアンプ（ＳＡ）２を並列に接続するようにしてもよ
い。
タ群４１，４２のいずれにおいても、１個のトランジス
タＴＲに２個乃至４個の少数個のセンスアンプ（ＳＡ）
２を並列に接続するように説明したが、第１及び第２の
制御トランジスタ群４１，４２のいずれ一方において、
１個のトランジスタＴＲに２個乃至４個の少数個のセン
スアンプ（ＳＡ）２を並列に接続するようにしてもよ
い。
【００２９】このように、複数のセンスアンプ（ＳＡ）
２はメモリセルアレイ１のワード線シャント部毎にサブ
ブロックＳＢに分割され、第１及び第２のセンスノード
（ＳＡＮ、ＳＡＰ）４３，４４に接続される。各ワード
線シャント領域にファイン信号ΦＮにより駆動され、第
１及び第２のセンス制御信号ΦＮ、ΦＰを出力するセン
ス制御信号発生回路４８を分散して配置し、第１及び第
２のセンス制御トランジスタ群４１，４２を、ゲートを
前記第１及び第２のセンス制御信号ΦＮ、ΦＰに接続
し、ソース、ドレインをそれぞれ第１のセンスノード
（ＳＡＮ）とＧＮＤ、前記第２のセンスノード（ＳＡ
Ｐ）４４とＶｃｃに接続し、センスアンプ２個毎にセン
スアンプの近傍に分散して配置したものである。
２はメモリセルアレイ１のワード線シャント部毎にサブ
ブロックＳＢに分割され、第１及び第２のセンスノード
（ＳＡＮ、ＳＡＰ）４３，４４に接続される。各ワード
線シャント領域にファイン信号ΦＮにより駆動され、第
１及び第２のセンス制御信号ΦＮ、ΦＰを出力するセン
ス制御信号発生回路４８を分散して配置し、第１及び第
２のセンス制御トランジスタ群４１，４２を、ゲートを
前記第１及び第２のセンス制御信号ΦＮ、ΦＰに接続
し、ソース、ドレインをそれぞれ第１のセンスノード
（ＳＡＮ）とＧＮＤ、前記第２のセンスノード（ＳＡ
Ｐ）４４とＶｃｃに接続し、センスアンプ２個毎にセン
スアンプの近傍に分散して配置したものである。
【００３０】上記のように構成したので、信号線ΦＮは
ワード線シャント領域に配置されたセンス制御信号発生
回路４８を駆動するだけなので信号線負荷が小さいの
で、図１１図に示すように、配線遅延が小さく、高速か
つ均等にセンス制御トランジスタを制御することがで
き、高速かつ均等なセンス動作が可能となる。なお、図
１１において、上側はセンス制御信号ΦＮとΦＰ、信号
線ΦＮの波形図、下側はセンスノードＳＡＰ，ＳＡＮの
波形図を示しており、センス制御信号ΦＮの一点鎖線は
センス制御トランジスタに近い部分の波形図、センス制
御信号ΦＮの二点鎖線はセンス制御トランジスタに遠い
部分の波形図、信号線ΦＰの実線はセンス制御トランジ
スタに近い部分の波形図、制御信号ΦＰの二点鎖線はセ
ンス制御トランジスタに遠い部分の波形図、センスノー
ドＳＡＰとＳＡＮの実線はセンス制御トランジスタに近
い部分の波形図、センスノードＳＡＰとＳＡＮの点線は
センス制御トランジスタに遠い部分の波形図である。
ワード線シャント領域に配置されたセンス制御信号発生
回路４８を駆動するだけなので信号線負荷が小さいの
で、図１１図に示すように、配線遅延が小さく、高速か
つ均等にセンス制御トランジスタを制御することがで
き、高速かつ均等なセンス動作が可能となる。なお、図
１１において、上側はセンス制御信号ΦＮとΦＰ、信号
線ΦＮの波形図、下側はセンスノードＳＡＰ，ＳＡＮの
波形図を示しており、センス制御信号ΦＮの一点鎖線は
センス制御トランジスタに近い部分の波形図、センス制
御信号ΦＮの二点鎖線はセンス制御トランジスタに遠い
部分の波形図、信号線ΦＰの実線はセンス制御トランジ
スタに近い部分の波形図、制御信号ΦＰの二点鎖線はセ
ンス制御トランジスタに遠い部分の波形図、センスノー
ドＳＡＰとＳＡＮの実線はセンス制御トランジスタに近
い部分の波形図、センスノードＳＡＰとＳＡＮの点線は
センス制御トランジスタに遠い部分の波形図である。
【００３１】また、センス制御トランジスタはセンスア
ンプ２個毎にセンスアンプの近傍に配置されているの
で、センスノードの寄生抵抗は無視できるほど小さくな
り、かつ分散配置された各センス制御トランジスタのゲ
ート幅も広くとれるので、製造ばらつき及び狭チャネル
効果の影響を低減することができる。なお、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。
ンプ２個毎にセンスアンプの近傍に配置されているの
で、センスノードの寄生抵抗は無視できるほど小さくな
り、かつ分散配置された各センス制御トランジスタのゲ
ート幅も広くとれるので、製造ばらつき及び狭チャネル
効果の影響を低減することができる。なお、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）センス制御トランジスタは少数のセンスアンプ毎
に並列に、しかもこのセンスアンプの近傍に接続されて
いるので、センスノードの寄生抵抗は無視できるほど小
さくなる。
よれば、次のような効果を奏することができる。 （１）センス制御トランジスタは少数のセンスアンプ毎
に並列に、しかもこのセンスアンプの近傍に接続されて
いるので、センスノードの寄生抵抗は無視できるほど小
さくなる。
【００３３】（２）センスアンプ毎にセンス制御トラン
ジスタを設ける必要はないので、分散配置された各セン
ス制御トランジスタのゲート幅も広くとれるので、製造
ばらつき及び狭チャネル効果の影響を低減することがで
きる。 （３）信号線ΦＮはワード線シャント領域に配置された
センス制御信号発生回路を駆動するだけなので信号線負
荷が小さくなり配線遅延が小さく、高速かつ均等にセン
ス制御トランジスタを制御できる。
ジスタを設ける必要はないので、分散配置された各セン
ス制御トランジスタのゲート幅も広くとれるので、製造
ばらつき及び狭チャネル効果の影響を低減することがで
きる。 （３）信号線ΦＮはワード線シャント領域に配置された
センス制御信号発生回路を駆動するだけなので信号線負
荷が小さくなり配線遅延が小さく、高速かつ均等にセン
ス制御トランジスタを制御できる。
【図１】本発明の第１の実施例を示す半導体記憶装置に
おけるセンスアンプ制御回路図である。
おけるセンスアンプ制御回路図である。
【図２】従来の第１の半導体記憶装置におけるセンスア
ンプ制御回路図である。
ンプ制御回路図である。
【図３】従来のセンスアンプ回路図である。
【図４】図２の半導体記憶装置におけるセンスアンプ制
御回路の動作波形図である。
御回路の動作波形図である。
【図５】従来の第２の半導体記憶装置におけるセンスア
ンプ制御回路図である。
ンプ制御回路図である。
【図６】従来の第３の半導体記憶装置におけるセンスア
ンプ制御回路図である。
ンプ制御回路図である。
【図７】本発明の第２の実施例を示す半導体記憶装置に
おけるセンスアンプ制御回路図である。
おけるセンスアンプ制御回路図である。
【図８】本発明の第３の実施例を示す半導体記憶装置に
おけるセンスアンプ制御回路図である。
おけるセンスアンプ制御回路図である。
【図９】従来の第１の半導体記憶装置における動作波形
図である。
図である。
【図１０】従来の第２又は第３の半導体記憶装置におけ
る動作波形図である。
る動作波形図である。
【図１１】本発明の第３の実施例を示す半導体記憶装置
における動作波形図である。
における動作波形図である。
１ メモリセルアレイ ２ センスアンプ ８ プリチャージ回路 ２１，３１，４１ 第１の制御トランジスタ群 ２２，３２，４２ 第２の制御トランジスタ群 ２３，３３，４３ 第１のセンスノード ２４，３４，４４ 第２のセンスノード ２５，３５，４５ 第１の制御信号線 ２６，３６，４６ 第２の制御信号線 ３７ センス制御信号発生回路 ３８ インバータ ４７ 第３の制御信号線 ４８ センス制御信号発生回路 ＳＢ1 〜ＳＢn 複数のサブブロック
Claims (6)
- 【請求項１】 複数のワード線と、該ワード線と交叉し
て設けられた複数ビット線と、該ワード線とビット線と
の交点に設けられる複数のメモリセルと、前記ビット線
に読み出された情報を増幅するセンス手段とを有する半
導体記憶装置におけるセンスアンプ制御回路において、
（ａ）前記センス手段は、各々第１及び第２のセンスノ
ードに接続された複数のセンスアンプからなるセンスア
ンプ群と、（ｂ）該センスアンプ群に接続され、前記第
１及び第２のセンスノードを制御する第１及び第２の制
御トランジスタ群と、（ｃ）該第１及び第２のトランジ
スタ群を制御する第１及び第２の制御信号線とを設け、
（ｄ）前記第１及び第２の制御トランジスタ群のトラン
ジスタの数のうち少なくともいずれか一方は、１個のト
ランジスタに少数のセンスアンプを並列に接続し、該セ
ンスアンプの近傍に設けることを特徴とする半導体記憶
装置におけるセンスアンプ制御回路。 - 【請求項２】 複数のワード線と、該ワード線と交叉し
て設けられた複数ビット線と、該ワード線とビット線と
の交点に設けられた複数のメモリセルと、前記ビット線
に読み出された情報を増幅するセンス手段とを有する半
導体記憶装置におけるセンスアンプ制御回路において、
（ａ）前記センス手段は、複数のサブブロックよりな
り、各サブブロックは各々、第１及び第２のセンスノー
ドに接続された複数のセンスアンプからなるセンスアン
プ群と、（ｂ）該センスアンプ群に接続され、前記第１
及び第２のセンスノードを制御する第１及び第２の制御
トランジスタ群と、（ｃ）該第１及び第２のトランジス
タ群を制御する第１及び第２の制御信号線と、（ｄ）前
記第１あるいは第２の制御信号線を駆動する駆動手段と
を設け、（ｅ）前記サブブロック中の第１及び第２の制
御信号線は、各サブブロック間で互いに接続され、前記
サブブロック中の前記第１及び第２の制御トランジスタ
群のトランジスタの数のうち少なくともいずれか一方
は、１個のトランジスタに少数のセンスアンプを並列に
接続し、該センスアンプの近傍に設けるとともに、前記
サブブロックとサブブロックとの間に、前記第１の制御
信号線あるいは前記第２の制御信号線のいずれかに接続
され、他方の制御信号を駆動する前記駆動手段を離散的
に配置することを特徴とする半導体記憶装置におけるセ
ンスアンプ制御回路。 - 【請求項３】 前記サブブロック中の前記第１及び第２
のセンスノードが各サブブロック間で互いに接続されて
いることを特徴とする請求項２記載の半導体記憶装置に
おけるセンスアンプ制御回路。 - 【請求項４】 複数のワード線と、該ワード線と交叉し
て設けられた複数ビット線と、該ワード線とビット線と
の交点に設けられた複数のメモリセルと、前記ビット線
に読み出された情報を増幅するセンス手段とを有する半
導体記憶装置におけるセンスアンプ制御回路において、
（ａ）前記センス手段は、複数のサブブロックよりな
り、各サブブロックは各々、第１及び第２のセンスノー
ドに接続された複数のセンスアンプからなるセンスアン
プ群と、（ｂ）該センスアンプ群に接続され、前記第１
及び第２のセンスノードを制御する第１及び第２の制御
トランジスタ群と、（ｃ）前記第１及び第２のトランジ
スタ群を制御する第１及び第２の制御信号線と、（ｄ）
前記第１及び第２の制御信号線を駆動する駆動手段と、
（ｅ）該駆動手段を制御する第３の制御信号線からな
り、前記サブブロック中の第１及び第２の制御信号線
は、各サブブロック間で互いに接続され、前記サブブロ
ック中の前記第１及び第２の制御トランジスタ群のトラ
ンジスタの数のうち少なくともいずれか一方は、１個の
トランジスタに少数のセンスアンプを並列に接続し、該
センスアンプの近傍に設けるとともに、前記サブブロッ
クとサブブロックの間に、前記第１の制御信号線及び前
記第２の制御信号線を駆動する前記駆動手段を離散的に
配置することを特徴とする半導体記憶装置におけるセン
スアンプ制御回路。 - 【請求項５】 前記サブブロック中の前記第１及び第２
のセンスノードが各サブブロック間で互いに接続されて
いることを特徴とする請求項４記載の半導体記憶装置に
おけるセンスアンプ制御回路。 - 【請求項６】 前記少数のセンスアンプは２個乃至４個
であることを特徴とする請求項１、２又は４記載の半導
体記憶装置におけるセンスアンプ制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313053A JPH06162779A (ja) | 1992-11-24 | 1992-11-24 | 半導体記憶装置におけるセンスアンプ制御回路 |
| KR1019930021344A KR100304093B1 (ko) | 1992-11-24 | 1993-10-14 | 반도체기억장치에있어서의센스앰프제어회로 |
| US08/156,360 US5422853A (en) | 1992-11-24 | 1993-11-23 | Sense amplifier control circuit for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313053A JPH06162779A (ja) | 1992-11-24 | 1992-11-24 | 半導体記憶装置におけるセンスアンプ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162779A true JPH06162779A (ja) | 1994-06-10 |
Family
ID=18036645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313053A Withdrawn JPH06162779A (ja) | 1992-11-24 | 1992-11-24 | 半導体記憶装置におけるセンスアンプ制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5422853A (ja) |
| JP (1) | JPH06162779A (ja) |
| KR (1) | KR100304093B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466502B1 (en) | 1999-03-25 | 2002-10-15 | Sanyo Electric Co., Ltd. | Semiconductor memory device having switching and memory cell transistors with the memory cell having the lower threshold voltage |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3556388B2 (ja) * | 1996-04-23 | 2004-08-18 | 株式会社 沖マイクロデザイン | 半導体メモリ装置 |
| US6058065A (en) * | 1998-05-21 | 2000-05-02 | International Business Machines Corporation | Memory in a data processing system having improved performance and method therefor |
| KR100298443B1 (ko) | 1998-08-18 | 2001-08-07 | 김영환 | 센스앰프제어회로 |
| DE10021776C2 (de) | 2000-05-04 | 2002-07-18 | Infineon Technologies Ag | Layout eines Sense-Verstärkers mit beschleunigter Signalauswertung |
| JP3453552B2 (ja) * | 2000-08-31 | 2003-10-06 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR100383263B1 (ko) * | 2001-03-19 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| JP5624715B2 (ja) * | 2008-10-30 | 2014-11-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| KR102381341B1 (ko) * | 2017-12-18 | 2022-03-31 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조 |
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| DE69023556T2 (de) * | 1989-06-26 | 1996-07-18 | Nippon Electric Co | Halbleiterspeicher mit einem verbesserten Datenleseschema. |
| KR940003410B1 (ko) * | 1991-08-01 | 1994-04-21 | 삼성전자 주식회사 | 망사 구조의 전원선을 가지는 반도체 메모리 장치 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466502B1 (en) | 1999-03-25 | 2002-10-15 | Sanyo Electric Co., Ltd. | Semiconductor memory device having switching and memory cell transistors with the memory cell having the lower threshold voltage |
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