DE69028625T2

DE69028625T2 - Dynamische Speichereinrichtung mit wahlfreiem Zugriff

Info

Publication number: DE69028625T2
Application number: DE69028625T
Authority: DE
Inventors: Taiji Ema; Tohru Bees Mansion Kohno
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-06-12
Filing date: 1990-06-12
Publication date: 1997-01-30
Anticipated expiration: 2010-06-13
Also published as: EP0461313B1; DE69028625D1; EP0461313A1; US5072425A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, im besonderen auf eine dynamische Speichervorrichtung mit wahifreiem Zugriff mit großer Kapazität, die einen verringerten Belegungsbereich hat.
In jüngster Zeit wird bei einer Haibleiterspeichervorrichtung gefordert, daß ein Bereich von jedem Abschnitt in der Halbleiterspeichervorrichtung gemäß dem Erhöhen der Kapazität einer Bitleitung klein gebildet wird. Zum Ver ringern des Belegungsbereiches von jedem Abschnitt in der Halbleiterspeichervorrichtung ist es zweckmäßig, eine Konfiguration der Halbleiterspeichervorrichtung sehr klein zu bilden und effektive Verdrahtungen vorzusehen.
Im allgemeinen sind in einer Halbleiterspeichervorrichtung eine Vielzahl von Leitungen erforderlich, zum Beispiel Bitleitungen, Wortleitungen, Datenbusse, Leseverstärkertreiberleitungen, Spaltenselektionsleitungen, Energiezuführungsleitungen und dergleichen. Die Bitleitungen sind aus polykristallinem Silizium und einer auf einem Substrat gebildeten Diffusionsschicht gebildet, und die Wortleitungen sind aus polykristallinem Silizium gebildet, in Verbindung mit einem Gate des Speicherzellentransistors und einer Metall-(Aluminium)-Verdrahtung, die das polykristalline Silizium verstärkt, um dessen Widerstand zu verringern. Die Verdrahtungsschichten sind zum Beispiel durch sieben Schichten gebildet, d. h., vier polykristalline Siliziumschichten, zwei Aluminiumschichten und eine Diffusionsschicht. Die Leseverstärkertreiberleitungen und die Datenbusse, die in der Längsrichtung (Wortleitungsrichtung) verlaufen, und die Spaltenselektionsleitungen, die in seitlicher Richtung (Bitleitungsrichtung) verlaufen, sind in jeweiliger Aluminiumverdrahtung über dem Speicherabschnitt gebildet. Dennoch sind die Energiezuftihrungsleitungen zum Anwenden einer niedrigen und einer hohen Spannung auf jede der Leseverstärkertreiberleitungen längs der Längsrichtung nicht über dem Speicherabschnitt gebildet, sondern in dem Umfang des Speicherabschnittes längs der seitlichen Richtung gebildet, und Datenbusleitungen, die mit den Datenbussen und der Datenverriegelungsschaltung verbunden sind, sind in dem Umfang des Speicherzellenabschnittes längs der seitlichen Richtung gebildet. Die Bereiche für die Energiezuführungsleitungen und die Datenbusleitungen längs der seitlichen Richtung sollten nämlich in dem Umfang des Speicherzellenabschnittes vorgesehen sein. Ferner ist eine Vielzahl von Leseverstärkern, die als Leitungsform in der Längsrichtung angeordnet sind, mit denselben Leseverstärkertreiberleitungen in der Längsrichtung verbunden, und somit wird eine Breite von jeder Leseverstärkertreiberleitung groß. Deshalb wird der Belegungsbereich der Halbleiterspeichervorrichtung groß.
Ferner werden in der herkömmlichen Halbleiterspeichervorrichtung, wenn die Leseverstärkertreiberleitungen längs der Wortleitungsrichtung (Leseverstärkerleitungsrichtung) verlaufen, alle Leseverstärker in der Leseverstärkerleitung durch dieselben Treiberleitungen gesteuert. Es sei erwähnt, daß die Breite der Treiberleitungen dicht an den Energieleitungen groß sein sollte, da die Ströme, die in allen Leseverstärkern in der Leseverstärkerleitung fließen, durch die Treiberleitungen dicht an den Energieleitungen zu den Energieleitungen fließen.
Zusätzlich wird in den letzten Jahren die Kapazität von DRAM-Vorrichtungen groß, und eine Speicherzelle des DRAM ist aus einer festen Struktur einer dreidimensionalen Stapelkondensatorzelle gebildet. Diese Stapelkondensatorzelle ist zweckmäßig zum Reduzieren eines Belegungsbereiches der Speicherzelle, ohne deren Kapazität zu verringern. In dem Umfang des Speicherzellenabschnittes ist eine Vielzahl von peripheren Schaltungen vorgesehen, zum Beispiel ein Leseverstärker, ein Bitleitungstreiber, ein Reihendekodierer, ein Spaltendekodierer und dergleichen. Es sei erwähnt, daß diese peripheren Schaltungen durch normale Halbleiterelemente gebildet sind, deren Höhe einer einzelnen Schicht entspricht, die Speicherzelle durch die dreidimensionale Stapelkondensatorzelle gebildet ist, deren Höhe einer Vielzahl von Schichten entspricht, und somit wird an dem Grenzabschnitt zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt eine übermäßige Differenz bewirkt. Diese Niveaudifferenz zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt kann nicht in einer Fokustiefe eines Belichtungssystems enthalten sein. Deshalb können die Aluminiumverdrahtungen über dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt nicht mit hoher Genauigkeit frei gebildet werden, und somit kann ein Belegungsbereich der DRAM-Vorrichtung nicht verringert werden.
In dem Bericht "A 50 MHz 8mbit video RAM with a column direction drive sense amplifier", IEEE Journal of Solid- State Circuits, 25. Februar 1990, Nr. 1, New York, ist ein DRAM offenbart, wie in der Präambel von Anspruch 1 beschrieben. Die Anordnung von Leseverstärkern in einer Spalte reduziert den Spitzenstrom für die Vorrichtung.
EP-A-0 220 444 offenbart ein Mehrschicht-Verdrahtungskonzept, bei dem E/A-Zellen in einem zentralen Abschnitt (110) durch erste und zweite Leitungen in jeweiligen ersten (314) und zweiten (411) Verdrahtungsschichten und durch Verbindungen ("vias", 414) zwischen den ersten und zweiten Leitungen in einer dritten Schicht mit Logikzellen in einem peripheren Abschnitt (120) verbunden sind. Höhenniveaudifferenzen zwischen der zentralen Zone und der peripheren Zone werden jedoch nicht angesprochen.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit einer großen Kapazität und einem kleinen Belegungsbereich vorzusehen. Ferner ist es eine andere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit einer großen Kapazität und einer Hochgeschwindigkeitsoperation vorzusehen.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, mit: einer Vielzahl von Wortleitungen; einer Vielzahl von Bitleitungen, die quer über die Wortleitungen gebildet sind; einer Vielzahl von Speicherzellen, wovon jede zwischen der einen Wortleitung und der einen Bitleitung verbunden ist; einer Vielzahl von Leseverstärkern, die längs der Wortleitungsrichtung angeordnet sind; einer ersten Energiezuführungsleitung; einer zweiten Energiezuführungsleitung; einer Vielzahl von ersten Leseverstärkertreiberleitungen, die mit den Leseverstärkern verbunden sind und in einer ersten Verdrahtungsschicht gebildet sind; und einer Vielzahl von zweiten Leseverstärkertreiberleitungen, wovon jede zwischen der entsprechenden ersten Leseverstärkertreiberleitung und einer der ersten und zweiten Energiezuführungsleitungen verbunden ist und in einer zweiten Verdrahtungsschicht gebildet ist.
Die ersten Leseverstärkertreiberleitungen können längs der Wortleitungsrichtung gebildet sein, und die zweiten Leseverstärkertreiberleitungen können längs der Bitleitungsrichtung gebildet sein. Die ersten Leseverstärkertreiberleitungen können an einer Vielzahl von Abschnitten durch eine Vielzahl der zweiten Leseverstärkertreiberleitungen mit den ersten und zweiten Energiezuführungsleitungen verbunden sein.
Die Leseverstärker und die Speicherzellen können in eine Vielzahl von Blöcken unterteilt sein. Jede der zweiten Leseverstärkertreiberleitungen kann durch einen Gatetransistor mit einer der ersten und zweiten Energiezuführungsleitungen verbunden sein, so daß einer der eingeteilten Blöcke selektiert werden kann. Die Leseverstärker können als Leseverstärkerleitung in Leitungsform längs der Wortleitungsrichtung angeordnet sein, und die Speicherzellen können in jedem der Blöcke in zwei Gruppen unterteilt sein, die für beide Seiten der Leseverstärkerleitung vorgesehen sind.
Jeder der Blöcke kann in eine Vielzahl von Einheiten unterteilt sein. Jede der ersten Leseverstärkertreiberleitungen kann in eine Vielzahl von ersten Einheiten-Leseverstärkertreiberleitungen eingeteilt sein, die den Einheiten entsprechen, jede der zweiten Leseverstärkertreiberleitungen kann in eine Vielzahl von zweiten Einheiten-Leseverstärkertreiberleitungen eingeteilt sein, die mit den entsprechenden ersten Einheiten-Leseverstärkertreiberleitungen verbunden sind. Jede der zweiten Einheiten-Leseverstärkertreiberleitungen kann durch einen Gatetransistor mit den ersten und zweiten Energiezuführungsleitungen verbunden sein.
Die Gatetransistoren, die mit den entsprechenden zweiten Einheiten-Leseverstärkertreiberleitungen in demselben eingeteilten Block verbunden sind, können durch dasselbe Steuersignal gesteuert werden, so daß einer der eingeteilten Blöcke selektiert werden kann und die Einheiten in dem selektierten Block zu derselben Zeitlage selektiert werden. Die Gatetransistoren, die mit den entsprechenden zweiten Einheiten-Leseverstärkertreiberleitungen in demselben eingeteilten Block verbunden sind, können durch ein Auslesesignal und die anderen Auffrischsignale gesteuert werden, so daß eine Einheit, die eine Speicherzelle zum Auslesen in einem selektierten Block enthält, mit hoher Geschwindigkeit ausgelesen werden kann und die anderen Einheiten in dem selektierten Block zu einer anderen Zeitlage als die Ausleseoperation nur aufgefrischt werden. Ein Spannungswert des Auslesesignals kann höher als jener des Auffrischsignals sein, so daß die Ausleseoperationseinheit schnell angesteuert werden kann und die Auffrischoperationseinheit langsam angesteuert werden kann.
Die Halbleiterspeichervorrichtung kann ferner Datenbusleitungen und eine Datenverriegelungsschaltung umfassen, die Datenbusleitungen können zwischen den Leseverstärkern und der Datenverriegelungsschaltung verbunden sein. Die Datenbusleitungen können erste Datenbusleitungen umfassen, die mit den Leseverstärkern verbunden sind und in der ersten Verdrahtungsschicht längs der Wortleitungsrichtung gebildet sein, und zweite Datenbusleitungen, die zwischen den entsprechenden ersten Busleitungen und der Datenverriegelungsschaltung verbunden sind und in der zweiten Verdrahtungsschicht längs der Bitleitungsrichtung gebildet sind. Die zweiten Datenbusleitungen können mit einer Vielzahl der ersten Datenbusleitungen und der Datenverriegelungsschaltung durch Gatetransistoren verbunden sein, die Gatetransistoren können durch einen Selektor gesteuert werden, so daß eine der ersten Datenbusleitungen selektiert und mit der Datenverriegelungsschaltung verbunden werden kann. Die ersten Datenbusleitungen können in eine Vielzahl von Gruppenbusleitungen unterteilt sein, die zweiten Datenbusleitungen und die Datenverriegelungsschaltung können gemäß den eingeteilten Gruppenbusleitungen vorgesehen sein, und die zweiten Datenbusleitungen können mit den entsprechenden Gruppenbusleitungen und der Datenverriegelungsschaltung durch einen Schaltkreis verbunden sein, so daß jede der Gruppenbusleitungen selektiert und mit der jeder Datenverriegelungsschaltung verbunden werden kann.
Die Halbleiterspeichervorrichtung kann weitere Signalleitungen umfassen, die in der ersten Verdrahtungsschicht und der zweiten Verdrahtungsschicht gebildet sind. Die zweiten Leseverstärkertreiberleitungen können zwischen einem Speicherzellenabschnitt und einem peripheren Schaltungsabschnitt gebildet sein, und die zweiten Leseverstärkertreiberleitungen können mit einer der ersten und zweiten Energiezuführungsleitungen durch einen Verbindungsleiter verbunden sein. Jede Speicherzelle kann einen Stapelkondensator und einen Speicherzellentransistor umfassen. Die erste Veddrahtungsschicht und die zweite Verdrahtungsschicht, die über den Speicherzellen und den Leseverstärkern vorgesehen sind, können verwendet werden, um Datenbusleitungen, Leseverstärkertreiberleitungen, die anderen Signalleitungen und Energiezuführungsleitungen zu bilden.
Die vorliegende Erfindung wird aus der folgenden Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen besser verstanden, in denen:
Figur 1 ein Schaltungsdiagramm zum Erläutern eines Beispiels einer Halbleiterspeichervorrichtung in einer verwandten Technik ist;
Figur 2 ein Blockdiagramm zum Erläutern von Problemen der Halbleiterspeichervorrichtung in der verwandten Technik ist;
Figur 3 ein Basisdiagramm ist, das eine erste Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 4 ein Schaltungsdiagramm ist, das die erste Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 5 ein Schaltungsdiagramm ist, das eine Abwandlung der ersten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 6 ein Blockdiagramm ist, das ein Layout von Speicherzellenblöcken und Leseverstärkerleitungen einer DRAM-Vorrichtung zeigt;
Figur 7 ein Basisdiagramm ist, das eine zweite Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 8 ein Schaltungsdiagramm ist, das die zweite Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 9 ein Blockschaltungsdiagramm ist, das einen Teil der Halbleiterspeichervorrichtung von Fig. 8 zeigt;
Figur 10 ein Schaltungsdiagramm ist, das eine dritte Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 11 ein Schnittdiagramm ist, das einen Teil der Halbleiterspeichervorrichtung von Fig. 10 zeigt;
Figur 12 ein schaltungsdiagramm ist, das einen Teil der Halbleiterspeichervorrichtung von Fig. 10 zeigt;
Figur 13 ein Blockschaltungsdiagramm ist, das eine Abwandlung der dritten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Figur 14 ein Diagramm ist, das ein Zeitlagendiagramm zum Erläutern einer Operation eines vorzuziehenden Leseverstärkers für die Halbleiterspeichervorrichtung von Fig. 13 zeigt;
Figur 15A ein Schaltungsdiagramm ist, das ein Beispiel einer Treibersignalerzeugungsschaltung für einen Lesever stärker zeigt;
Figur 15B ein Diagramm ist, das ein Zeitlagendiagramm zeigt, das eine Operation der Treibersignalerzeugungsschaltung von Fig. 15A erläutert;
Figur 16A ein Schaltungsdiagramm ist, das ein anderes Beispiel einer Treibersignalerzeugungsschaltung eines Leseverstärkers zeigt;
Figur 16B ein Diagramm ist, das ein Zeitlagendiagramm zeigt, das eine Operation der Treibersignalerzeugungsschaltung von Fig. 16A erläutert;
Figur 17 ein Diagramm ist, das ein Zeitlagendiagramm zum Erläutern einer Operation einer Halbleiterspeichervorrichtung eines pseudostatischen Typs zeigt;
Figur 18 ein Schnittdiagramm ist, das eine Aluminiumverdrahtung zwischen einem Speicherzellenelement und einem peripheren Schaltungselement gemäß einer verwandten Technik zeigt;
Figur 19 ein Schnittdiagramm ist, das eine Aluminiumverdrahtung zwischen einem Speicherzellenelement und einem peripheren Schaltungselement gemäß der vorliegenden Erfindung zeigt; und
Figuren 20A bis 20G Schnittdiagramme zum Erläutern eines Verfahrens zum Bilden der Aluminiumverdrahtung zwischen dem Speicherzellenelement und dem peripheren Schaltungselement von Fig. 19 sind.
Zuerst wird unter Bezugnahme auf Fig. 1 und 2 eine Halbleiterspeichervorrichtung gemäß einer verwandten Technik erläutert.
In einer Halbleiterspeichervorrichtung wird eine Vielzahl von Wortleitungen, Bitleitungen, Datenbusleitungen, Leseverstärkertreiberleitungen, Spaltenselektionsleitungen und Energiezuführungsleitungen und dergleichen gebildet und verwendet. Die Anzahl von diesen Leitungen wird gemäß einer Zunahme der Kapazität groß, und diese Leitungen können nicht in einer einzelnen Verdrahtungsschicht gebildet werden. Deshalb werden in den letzten Jahren die Durchlaßleitungen in einer Vielzahl von Verdrahtungsschichten als Mehrschichtvorrichtung gebildet.
Figur 1 ist ein Schaltungsdiagramm zum Erläutern eines Beispiels einer Halbleiterspeichervorrichtung in einer verwandten Technik. Es sei erwähnt, daß das in Fig. 1 gezeigte Schaltungsdiagramm einem Verdrahtungslayout auf der Halbleiterspeichervorrichtung (Chip) entspricht. In Fig. 1 bezeichnet Bezugszeichen WL, in Längsrichtung verlaufend, eine Wortleitung, bezeichnen Bezugszeichen BL und , in seitlicher Richtung verlaufend, Bitleitungen, und diese wortleitung WL und die Bitleitungen BL und sind in der Halbleiterspeichervorrichtung viele Male vorgesehen. Eine Speicherzelle MC ist an einem Schnittpunkt zwischen jeder der Wortleitungen WL und jeder der Bitleitungen BL und vorgesehen. Es sei erwähnt, daß in Fig. 1 nur die Einheiten M&sub0;&sub0; und M&sub1;&sub1; im Detail beschrieben sind und die Einheiten M&sub0;&sub0;, M&sub0;&sub1;, M&sub0;&sub2;, ..., M&sub1;&sub0;, M&sub1;&sub1;, M&sub1;&sub2;, ... dieselbe Konfiguration haben.
Wie in Fig. 1 gezeigt, sind die Leseverstärker SA als Leseverstärkerleitung in der Längsrichtung, oder längs der Wortleitungsrichtung (WL), angeordnet, und Datenbusse DB&sub2; und DB&sub3; sind parallel zu der Leseverstärkerleitung, oder längs der Wortleitungsrichtung (WL), gebildet. In der Einheit M&sub0;&sub0; sind die Bitleitungen BL und mit den entsprechenden Busleitungen in dem Datenbus DB&sub2; durch Spaltengatetransistoren G&sub2; und G&sub3; verbunden. Ähnlich sind in der Einheit M&sub1;&sub0; die Bitleitungen BL und mit den entsprechenden Busleitungen in dem Datenbus DB&sub3; durch Spaltengatetransistoren verbunden. Es sei erwähnt, daß die in Fig. 1 gezeigte Halbleiterspeichervorrichtung eine DRAM-Vorrichtung eines Vierbit-Simultanauslesetyps ist und die Bitleitungen BL und in den Einheiten M&sub0;&sub0;, M&sub0;&sub1;, M&sub0;&sub2;, M&sub0;&sub3; durch Spaltengatetransistoren mit acht Busleitungen des Datenbusses DB&sub2; verbunden sind. Daten, die zu dem Datenbus DB&sub2; ausgelesen werden, werden durch Datenverriegelungsschaltungen DL verriegelt und durch Gatetransistoren G&sub1; und den Datenbus DB&sub1;, der in der Bitleitungsrichtung (seitliche Richtung) verläuft, extern ausgelesen.
In Fig. 1 sind Leitungen l&sub1; und l&sub2; Leseverstärkertreiberleitungen, die Leseverstärkertreiberleitung l&sub1; ist durch einen Gatetransistor G&sub1;&sub0; eines p-Typ-MOS-Transistors mit einer Energiezuführungsleitung Vcc mit hohem Potential verbunden, die Treiberleitung l&sub2; ist durch einen Gatetransistor G&sub1;&sub1; eines n-Typ-MOS-Transistors mit einer Energiezuführungsleitung Vss mit niedrigem Potential verbunden, und eine Operation der Leseverstärker SA wird durch die Gatetransistoren G&sub1;&sub0; und G&sub1;&sub1; gesteuert. Es sei erwähnt, daß Gatetransistoren G&sub4;, G&sub5; und G&sub6;, G&sub7; als Sperrgates verwendet werden, Transistoren Q&sub0;&sub1;, Q&sub0;&sub2; und Q&sub0;&sub3;, Q&sub0;&sub4; als Rücksetz-(Kurzschluß)- Transistoren verwendet werden, Leitungen l&sub5; und l&sub7; EIN/AUS- Steuersignalleitungen der Transistoren Q&sub0;&sub1;, Q&sub0;&sub2; und Q&sub0;&sub3;, Q&sub0;&sub4; sind, und Leitungen l&sub6; und l&sub8; Energiezuführungsleitungen für einen Kurzschluß zwischen den Bitleitungen BL und sind. Die Konfiguration der anderen Blöcke und Einheiten ist dieselbe wie die der Blöcke M&sub0;, M&sub1; und der Einheiten M&sub0;&sub0;, M&sub1;&sub0;. Ein X-Dekodierer 10 selektiert eine Wortleitung WL, ein Y-Dekodierer 20 selektiert Bitleitungen. Es sei erwähnt, daß bei diesem Beispiel der Y-Dekodierer 20 vier Paare von Bitleitungen selektiert, und Bezugszeichen DR bezeichnet eine Gatetreiberschaltung.
Die Speicherzellen sind für beide Seiten rechts und links der Leseverstärkerleitung vorgesehen, wenn die Speicherzellen der linken Seite selektiert werden, werden die Speicherzellen der rechten Seite durch die Sperrgatetransistoren G&sub6; und G&sub7; abgeschaltet. Wenn umgekehrt die Speicherzellen der rechten Seite selektiert werden, werden die Speicherzellen der linken Seite durch die Sperrgatetransistoren G&sub4; und G&sub5; abgeschaltet.
Im allgemeinen sind die Bitleitungen aus polykristallinem Silizium und einer auf einem Substrat gebildeten Diffusionsschicht gebildet. Die Wortleitungen sind aus polykristallinem Silizium gebildet, in Verbindung mit einem Gate des Speicherzellentransistors und einer Metall-(Aluminium)- Verdrahtung, die das polykristalline Silizium verstärkt, um dessen Widerstand zu verringern. In dem Fall, daß eine Speicherzelle ein Stapeltyp ist, ist die Speicherzelle aus zwei Schichten von polykristallinem Silizium gebildet. Es sei erwähnt, daß die Verdrahtungsschichten bei diesem Beispiel aus sieben Schichten gebildet sind, d. h., vier polykristalline Siliziumschichten, zwei Aluminiumschichten und eine Diffusionsschicht. Die Datenbusse DB&sub2; und DB&sub3;, die in der Längsrichtung (längs der Wortleitungsrichtung) verlaufen, und die Spaltenselektionsleitungen l&sub3; und l&sub4; sind aus einer ersten Schicht bzw. einer zweiten Schicht der zwei Aluminiumverdrahtungen gebildet. Die Spaltenselektionsleitungen l&sub3; und l&sub4; und dergleichen werden in beiden Blöcken M&sub0;&sub0; und M&sub1;&sub0; gemeinsam verwendet, um den Belegungsbereich der Halbleiterspeichervorrichtung zu verringern.
Dennoch ist in der in Fig. 1 gezeigten Halbleiterspeichervorrichtung jeder Datenbus DB&sub2; und DB&sub3; aus acht Busleitungen (vier Paaren von Busleitungen) gebildet, und wenn ein Abstand der Busleitung mit 3 µm angenommen wird, beträgt die erforderliche Breite von jedem Datenbus DB&sub2; und DB&sub3; 24 µm (4 Paare x 2 x 3 µm = 24 µm). In dem Fall, daß die Halbleiterspeichervorrichtung ein DRAM mit großer Kapazität ist (zum Beispiel ein 16-Mbit-DRAM), wie in Fig. 6 gezeigt, sind sechzehn Zellenblöcke jeweils mit einer Kapazität von 1 Mbit parallel vorgesehen. Es sei erwähnt, daß jeder Zellenblock 2 K (2048) Leseverstärker (Leseverstärkerleitung) und 512 K Zellenblöcke umfaßt, die für beide Seiten der Leseverstärkerleitung vorgesehen sind. Deshalb beträgt in einem DRAM mit einer Kapazität von 16 Mbit ein Belegungsbereich der gesamten Datenbusse 384 µm (16 Gruppen x 24 µm = 384 µm), so daß der Belegungsbereich groß wird. Es sei erwähnt, daß eine erforderliche Breite des Datenbusses DB&sub1;, der dicht an dem Speicherzellenabschnitt gebildet ist, der Breite von jedem Datenbus DB&sub2; und DB&sub3; entspricht, so daß der Bereich für den Datenbus DB&sub1; groß wird.
Figur 2 ist ein Blockdiagramm zum Erläutern von Problemen der Halbleiterspeichervorrichtung in der verwandten Technik. Es sei erwähnt, daß das in Fig. 2 gezeigte Blockdiagramm einem Verdrahtungslayout auf der Halbleiterspeichervorrichtung (Chip) entspricht. Wie in Fig. 1 und 2 gezeigt, wird jeder Leseverstärker SA in der Leseverstärkerleitung durch die Gatetransistoren und das Paar von Leseverstärkertreiberleitungen Ln (l&sub2;) und Lp (l&sub1;), die längs der Wortleitungsrichtung (in der Längsrichtung) verlaufen, mit der Energiezufuhr Vss und Vcc versehen. Es sei angemerkt, daß jede Leseverstärkertreiberleitung 2 K (2048) Leseverstärker steuert, ein Strom, der in jeder der Treiberleitungen Ln (l&sub2;) und Lp (l&sub1;) fließt, groß wird, und somit eine Breite der Treiberleitung Ln (l&sub2;) und Lp (l&sub1;) auf etwa 40 µm festgelegt werden sollte. Wenn nämlich die Anzahl von Leseverstärkern mit m angenommen wird und der Strom, der in jedem Leseverstärker fließt, mit In angenommen wird, nimmt dann der Gesamtstrom Itotal, der in der Leseverstärkertreiberleitung (Ln) fließt, besonders in der Treiberleitung Ln dicht an dem Gatetransistor Q&sub6;&sub1;, einen Wert von (In x m) an.
In den letzten Jahren ist der Belegungsbereich der Leseverstärkerleitung (der Leseverstärker) kein Resultat der Transistorgröße in den Leseverstärkern, sondern der Breite der Leseverstärkertreiberleitungen Ln (l&sub2;) und Lp (l&sub1;), die über der Leseverstärkerleitung vorgesehen sind. Zum Beispiel beträgt in einer 16-Mbit-DRAM-Vorrichtung ein Belegungsbereich der gesamten Leseverstärkertreiberleitungen etwa 1280 µm (16 Gruppen x 2 x 40 µm = 1280 µm), so daß der Belegungsbereich der DRAM-Vorrichtung groß wird. Zusätzlich sind die Energiezuführungsleitungen, die mit den Leseverstärkertreiberleitungen Ln (l&sub2;) und Lp (l&sub1;) verbunden sind, wie in Fig. 1 und 2 gezeigt, dicht an dem Speicherabschnitt längs der Wortleitungsrichtung vorgesehen. Die Energiezuführungsleitung mit hohem Potential Vcc und die Energiezuführungsleitung mit niedrigem Potential Vss sollten nämlich auf der oberen (unteren) Seite und der unteren (oberen) Seite des Speicherabschnittes vorgesehen werden, um die niedrigen und hohen Potentiale durch die Leseverstärkertreiberleitungen Ln (l&sub2;) und Lp (l&sub1;) auf die Leseverstärker anzuwenden. Die Breite der Energiezuführungsleitungen Vcc und Vss ist auch groß, und somit wird der Belegungsbereich der DRAM- Vorrichtung groß.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit großer Kapazität und einem kleinen Belegungsbereich vorzusehen.
Unten werden unter Bezugnahme auf die Zeichnungen die bevorzugten Ausführungsformen einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung erläutert.
Figur 3 ist ein Basisdiagramm, das eine erste Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. Es sei erwähnt, daß die Blockdiagramme und die Schaltungsdiagramme, die in Fig. 3 bis 5, 7 bis 10, 12 und 13 gezeigt sind, Verdrahtungslayouts auf der Halbleiterspeichervorrichtung (Chip) entsprechen.
Wie in Fig. 3 gezeigt, umfaßt die Halbleiterspeichervorrichtung der ersten Ausführungsform eine Vielzahl von Wortleitungen WL, eine Vielzahl von Bitleitungen BL und , eine Vielzahl von Leseverstärkern SA und Datenbusse DB&sub2; und DB&sub3;. Die Datenbusse DB&sub2; und DB&sub3; sind längs der Wortleitungsrichtung (Längsrichtung) vorgesehen, zum Ausgeben eines Potentials der Bitleitungen BL und , das durch die Leseverstärker SA verstärkt wurde, an ein externes Ziel. Es sei erwähnt, daß die Datenbusse DB&sub2; und DB&sub3; durch Datenbusleitungen l&sub1;&sub2; und l&sub1;&sub3;, die längs der Bitleitungsrichtung verlaufen, und einen Schaltkreis SW (Gatetransistoren 31, 32) mit einer Datenverriegelungsschaltung DL verbunden sind. Die Datenbusleitungen l&sub1;&sub2; und l&sub1;&sub3; sind über Speicherzellen MC und den Leseverstärkern SA vorgesehen, wobei sie die Datenbusse DB&sub2; und DB&sub3; in einer Verdrahtungsschicht überqueren. Daher kann der in Fig. 1 gezeigte Datenbus DB&sub1; weggelassen werden, und somit kann ein Belegungsbereich der Halbleiterspeichervorrichtung verringert werden. Ferner kann durch Steuern des Schaltkreises SW eine Datenverriegelungsschaltung DL zum Empfangen von Daten durch beide Datenbusse DB&sub2; und DB&sub3; verwendet werden.
Figur 4 ist ein Schaltungsdiagramm, das die erste Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. Wie in Fig. 4 gezeigt, ist eine Konfiguration der Halbleiterspeichervorrichtung der ersten Ausführungsform der in Fig. 1 gezeigten Halbleiterspeichervorrichtung ähnlich. Dieselben Bezugszeichen in Fig. 1 und 2 bezeichnen in allen Zeichnungen denselben Abschnitt.
Nämlich bezeichnet in Fig. 4 Bezugszeichen WL eine Wortleitung, bezeichnen Bezugszeichen BL und Bitleitungen, bezeichnet Bezugszeichen MC eine Speicherzelle und bezeichnet Bezugszeichen SA einen Leseverstärker. Es sei erwähnt, daß in Fig. 4 ein Paar von Bitleitungen BL und , Speicherzellen MC, die mit den Bitleitungen BL und verbunden sind, und ein Leseverstärker SA in jeder Einheit (Block) M&sub0;&sub0;, M&sub0;&sub1;, M&sub0;&sub2;, ... und M&sub1;&sub0;, M&sub1;&sub1;, M&sub1;&sub2;, ... enthalten sind, und Block M&sub0; und M&sub1; sind aus einer Vielzahl von Einheiten M&sub0;&sub0;, M&sub0;&sub1;, M&sub0;&sub2;, ... und M&sub1;&sub0;, M&sub1;&sub1;, M&sub1;&sub2;, ... gebildet, die in der Längsrichtung (Wortleitungsrichtung) angeordnet sind.
In Fig. 4 sind die Leseverstärker SA als Leseverstärkerleitung in der Wortleitungsrichtung angeordnet, und Datenbusse DB&sub2; und DB&sub3; sind parallel zu der Leseverstärkerleitung gebildet. In der Einheit M&sub0;&sub0; sind die Bitleitungen BL und mit den entsprechenden Busleitungen in dem Datenbus DB&sub2; durch Spaltengatetransistoren G&sub2; und G&sub3; verbunden. Ähnlich sind in der Einheit M&sub1;&sub0; die Bitleitungen BL und mit den entsprechenden Busleitungen in dem Datenbus DB&sub3; durch Spaltengatetransistoren verbunden. Es sei erwähnt, daß diese Halbleiterspeichervorrichtung eine DRAM-Vorrichtung ist, in der Vierbit-Daten gleichzeitig ausgelesen werden, und die Bitleitungen BL und in den Einheiten M&sub0;&sub0;, M&sub0;&sub1;, M&sub0;&sub2;, M&sub0;&sub3; sind durch Spaltengatetransistoren mit acht Busleitungen des Datenbusses DB&sub2; verbunden. Daten, die zu dem Datenbus DB&sub2; ausgelesen werden, werden durch Datenverriegelungsschaltungen DL durch die Datenbusleitungen l&sub1;&sub2; und Gatetransistoren 31 verriegelt, ähnlich werden Daten, die zu dem Datenbus DB&sub3; ausgelesen werden, durch die Datenverriegelungsschaltungen DL durch die Datenbusleitungen l&sub1;&sub3; und Gatetransistoren 32 verriegelt und durch die Datenverriegelungsschaltungen DL extern ausgelesen.
Die Speicherzellen sind sowohl für die rechte als auch für die linke Seite der Leseverstärkerleitung vorgesehen, wenn die Speicherzellen der linken Seite selektiert werden, werden die Speicherzellen der rechten Seite durch die Sperrgatetransistoren G&sub6; und G&sub7; abgeschaltet. Wenn umgekehrt die Speicherzellen der rechten Seite selektiert werden, werden die Speicherzellen der linken Seite durch die Sperrgatetransistoren G&sub4; und G&sub5; abgeschaltet.
In Fig. 4 sind Datenbusleitungen l&sub1;&sub2; und l&sub1;&sub3; in einer Verdrahtungsschicht in seitlicher Richtung, oder der Bitleitungsrichtung, vorgesehen. Die Busleitungen l&sub1;&sub2;, welche acht Leitungen sind, die acht Busleitungen des Datenbusses DB&sub2; entsprechen, sind nämlich zwischen einer Datenverriegelungsschaltung DL und den Busleitungen des Datenbusses DB&sub2; verbunden, die längs der linken Leseverstärkeranordnung verlaufen. Ähnlich sind die Busleitungen l&sub1;&sub3;, welche auch acht Leitungen sind, die acht Busleitungen des Datenbusses DB&sub3; entsprechen, zwischen der Datenverriegelungsschaltung DL und den Busleitungen des Datenbusses DB&sub3; verbunden, die längs der rechten Leseverstärkeranordnung verlaufen. Es sei erwähnt, daß die Busleitungen l&sub1;&sub2; und die Busleitungen l&sub1;&sub3; durch Selektionsgatetransistoren 31 und 32, die durch eine Selektorschaltung 35 gesteuert werden, gemeinsam mit derselben Datenverriegelungsschaltung DL verbunden sind, und beide Selektionsgatetransistoren 31 und 32 sind nicht zur gleichen Zeit EINgeschaltet. Deshalb kann dieselbe Datenverriegelungsschaltung DL für beide Busleitungen l&sub1;&sub2; und l&sub1;&sub3; verwendet werden. Die Daten, die zu der Datenverriegelungsschaltung DL ausgelesen wurden, werden durch einen spezifischen Pfad (der in den Zeichnungen nicht gezeigt ist) extern ausgegeben.
Eine Verdrahtung l&sub1;&sub5;, die in der seitlichen Richtung verläuft, wird für eine andere Signalleitung verwendet, und eine Verdrahtung l&sub1;&sub1;, die in der seitlichen Richtung verläuft, wird für eine Spaltenselektionsleitung verwendet, die mit dem Y-Dekodierer 20 verbunden ist, und entspricht den in Fig. 1 gezeigten Signalleitungen l&sub3; und l&sub4;.
Figur 5 ist ein Schaltungsdiagramm, das eine Abwandlung der ersten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. In Fig. 5 sind Leseverstärkertreiberleitungen in der Verdrahtungsschicht der seitlichen Richtung als Verdrahtungsschichten l&sub1;&sub6; und l&sub1;&sub7; mit großer Breite vorgesehen. Es sei erwähnt, daß die Verdrahtungsschicht l&sub1;&sub6; durch einen Gatetransistor G&sub1;&sub1; mit der Energiezuführungsleitung Vss mit niedrigem Potential und durch eine Vielzahl von Durchgangslöchern H mit der Leseverstärkertreiberleitung l&sub2; des Leseverstärkers SA verbunden ist. Ähnlich ist die Verdrahtungsschicht l&sub1;&sub7; durch einen Gatetransistor G&sub1;&sub0; mit der Energiezuführungsleitung Vcc mit hohem Potential und durch eine Vielzahl von Durchgangslöchern H mit der Leseverstärkertreiberleitung l&sub1; des Leseverstärkers SA verbunden. Bei dieser Abwandlung der ersten Ausführungsform sind die Verdrahtungsschichten l&sub1;&sub6; und l&sub1;&sub7; mit großer Breite gebildet und mit den Leseverstärkertreiberleitungen l&sub2; und l&sub2; von sowohl den rechten als auch den linken Leseverstärkern durch dieselben Verdrahtungsschichten l&sub1;&sub6; und l&sub1;&sub7; verbunden. Die Verdrahtungsschichten l&sub1;&sub6; und l&sub1;&sub7; können jedoch als Vielzahl von Verdrahtungen gebildet werden und mit entsprechenden Treiberleitungen von jeder der Leseverstärkertreiberleitungen l&sub2; bzw. l&sub1; verbunden werden.
Wie oben beschrieben, sind gemäß der Abwandlung der ersten Ausführungsform der vorliegenden Erfindung die Energiezuführungsleitungen Vcc und Vss (Verdrahtungsschichten l&sub1;&sub6; und l&sub1;&sub7;) über dem Speicherzellenbereich und dem Leseverstärkerbere ich (Speicherzellenabschnitt) vorgesehen, und somit können die Energiezuführungsleitungen Vcc und Vss, deren Breite lediglich groß ist, aus dem Nachbarbereich des Speicherzellenabschnittes wegfallen. Daher kann der Belegungsbereich der Halbleiterspeichervorrichtung klein sein.
Figur 6 ist ein Blockdiagramm, das ein Layout von Speicherzellenblöcken und Leseverstärkerleitungen einer DRAM-Vorrichtung zeigt. In Fig. 3 sind die Leseverstärkerleitungen nur als zwei Leitungen beschrieben, aber in einer Speichervorrichtung mit großer Kapazität, wie in einer 16- Mbit-DRAM-Vorrichtung, werden es viele Leseverstärkerleitungen. Wie in Fig. 6 gezeigt, sind in der 16-Mbit-DRAM-Vorrichtung sechzehn Zellenblöcke parallel angeordnet, die jeweils eine Kapazität von 1 Mbit haben. Es sei erwähnt, daß jeder Zellenblock 2 K (2048) Leseverstärker (Leseverstärkerleitung) und zwei 512 K Zellenblöcke umfaßt, die auf beiden Seiten der Leseverstärkerleitung vorgesehen sind. In diesem Fall kann die Datenverriegelungsschaltung DL für die Leseverstärkerleitungen, die durch Verwendung des Selektors 35 und der Selektionsgatetransistoren 31, 32 von Fig. 4 nicht zur gleichen Zeit betrieben werden, gemeinsam verwendet werden. Es sei erwähnt, daß sich Leseverstärkertreiberleitungen l&sub1;&sub2;, l&sub1;&sub3; und die anderen Leitungen, die in der seitlichen Richtung verlaufen und die Leseverstärkerleitungen überqueren, zu spezifischen Abschnitten quer über diese Zellenblöcke erstrecken.
Figur 7 ist ein Basisdiagramm, das eine zweite Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt.
Wie in Fig. 7 gezeigt, umfaßt die Halbleiterspeichervorrichtung der ersten Ausführungsform eine Vielzahl von Wortleitungen WL, eine Vielzahl von Bitleitungen BL und , eine Vielzahl von Leseverstärkern SA und Datenbusse DB&sub2;&sub1;, DB&sub2;&sub2; und DB&sub3;&sub1;, DB&sub3;&sub2;. Die Datenbusse DB&sub2;&sub1;, DB&sub2;&sub2; und DB&sub3;&sub1;, DB&sub3;&sub2; sind längs der Wortleitungsrichtung (Längsrichtung) vorgesehen, zum Ausgeben eines Potentials der Bitleitungen BL und , das durch die Leseverstärker SA verstärkt wurde, an ein externes Ziel. Es sei erwähnt, daß die Datenbusse längs der Wortleitungsrichtung in eine Vielzahl von Gruppen DB&sub2;&sub1;, DB&sub2;&sub2; und DB&sub3;&sub1;, DB&sub3;&sub2; unterteilt sind. Der in Fig. 3 gezeigte Datenbus DB&sub2; ist nämlich in die Datenbusse DB&sub2;&sub1;, DB&sub2;&sub2; unterteilt, und der in Fig. 3 gezeigte Datenbus DB&sub3; ist in die Datenbusse DB&sub3;&sub1;, DB&sub3;&sub2; unterteilt. Die Datenbusse DB&sub2;&sub1; und DB&sub3;&sub1; sind durch erste Datenbusleitungen l&sub1;&sub2; und l&sub1;&sub3;, die längs der Bitleitungsrichtung verlaufen, und den Schaltkreis SW mit einer ersten Datenverriegelungsschaltung DL verbunden, ähnlich sind die Datenbusse DB&sub2;&sub2; und DB&sub3;&sub2; durch zweite Datenbusleitungen l&sub1;&sub2; und l&sub1;&sub3;, die längs der Bitleitungsrichtung verlaufen, und den Schaltkreis SW mit einer zweiten Datenverriegelungsschaltung DL verbunden. Die ersten und die zweiten Datenbusleitungen l&sub1;&sub2; und l&sub1;&sub3; sind über Speicherzellen MC und den Leseverstärkern SA vorgesehen, wobei sie die Datenbusse DB&sub2;&sub1;, DB&sub2;&sub2; und DB&sub3;&sub1;, DB&sub3;&sub2; überqueren.
Ferner sind Leseverstärkertreiberleitungen l&sub1; und l&sub2;, die in der Wortleitungsrichtung (Längsrichtung) verlaufen, durch eine Vielzahl von Verdrahtungen, die sich über das Speicherzellenarray und die Leseverstärker erstrecken, an einer Vielzahl von Verbindungsabschnitten mit Energiezuführungsleitungen Vcc und Vss verbunden.
Figur 8 ist ein Schaltungsdiagramm, das die zweite Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. Die Halbleiterspeichervorrichtung von Fig. 8 ist dieselbe Speichervorrichtung mit großer Kapazität wie der 16-Mbit-DRAM von Fig. 6. In Fig. 8 ist eine Leseverstärkerleitung (die aus 2K (2048) Leseverstärkern gebildet ist, die als Leitungsform in der Längsrichtung angeordnet sind) in zwei Leseverstärkerleitungen unterteilt, die jeweils 1 K (1024) Leseverstärker haben. Diese Halbleiterspeichervorrichtung ist auch ein DRAM eines Vierbit-Simultan-Auslesetyps, und acht Datenbus leitungen sind erforderlich, aber es sind nur vier Busleitungen (zwei Paare) für jede eingeteilte Leseverstärkerleitung vorhanden.
In Fig. 8 sind Leitungen l12a, l13a und l12b, l13b durch Schalttransistoren SW, die durch eine Selektorschaltung 30 gesteuert werden, mit Datenverriegelungsschaltungen DL&sub1;, DL&sub2; und DL&sub3;, DL&sub4; verbunden, und verriegelte Daten in jeder der Datenverriegelungsschaltungen DL&sub1;, DL&sub2;, DL&sub3; und DL&sub4; werden durch einen spezifischen Pfad (der in den zeichnungen nicht gezeigt ist) extern ausgegeben. Es sei erwähnt, daß die rechte Leseverstärkerleitung nicht arbeitet, wenn die linke Leseverstärkerleitung arbeitet. Umgekehrt arbeitet die linke Leseverstärkerleitung nicht, wenn die rechte Leseverstärkerleitung arbeitet. Deshalb kann dieselbe Datenverriegelungsschaltung DL&sub1;, DL&sub2;, DL&sub3; und DL&sub4; sowohl für die linke als auch für die rechte Leseverstärkerleitung verwendet werden.
Die Leseverstärkertreiberleitungen l&sub1; und l&sub2; von den beiden, den rechten und den linken, Leseverstärkerleitungen sind durch Leseverstärkertreiberleitungen l&sub3;&sub1;, l&sub3;&sub2; und l&sub4;&sub1;, l&sub4;&sub2;, die in seitlicher Richtung verlaufen, und Gatetransistoren G&sub1;&sub1; bzw. G&sub1;&sub0; mit der Energiezuführungsleitung Vss mit niedrigem Potential und mit der Energiezuführungsleitung Vcc mit hohem Potential verbunden. Die Leseverstärkertreiberleitung l&sub1; ist nämlich mit der Energiezuführungsleitung Vcc mit hohem Potential durch die Leseverstärkertreiberleitungen l&sub3;&sub2; und l&sub4;&sub2; und die Gatetransistoren G&sub1;&sub0; verbunden, und die Leseverstärkertreiberleitung l&sub2; ist mit der Energiezuführungsleitung Vss mit niedrigem Potential durch die Leseverstärkertreiberleitungen l&sub3;&sub1; und l&sub4;&sub1; und die Gatetransistoren G&sub1;&sub1; verbunden. Es sei erwähnt, daß jede Leseverstärkertreiberleitung l&sub1; durch eine Vielzahl von (zwei) Treiberleitungen l&sub3;&sub2; und l&sub4;&sub2; mit der Energiezuführungsleitunq Vcc verbunden ist und jede Leseverstärkertreiberleitung l&sub2; durch eine Vielzahl von (zwei) Treiberleitungen l&sub3;&sub1; und l&sub4;&sub1; mit der Energiezuführungsleitung Vss verbunden ist, und ein Strom in jeder der Leseverstärkertreiberleitungen l&sub1; und l&sub2; wird geteilt und fließt in beide Treiberleitungen l&sub3;&sub2;, l&sub4;&sub2; und l&sub3;&sub1;, l&sub4;&sub1;. Deshalb kann eine Breite von jeder der Leseverstärkertreiberleitungen l&sub1; und l&sub2; klein gebildet sein, und ein Belegungsbereich der Leseverstärkertreiberleitungen l&sub1; und l&sub2; kann verringert werden.
Wie oben beschrieben, sind die Leseverstärkertreiberleitungen l&sub3;&sub1;, l&sub3;&sub2; und l&sub4;&sub1;, l&sub4;&sub2;, die in seitlicher Richtung verlaufen, vielfach vorgesehen, und den Leseverstärkertreiberleitungen l&sub1; und l&sub2;, die in der Längsrichtung verlaufen, wird die Energie Vss und Vcc durch die vielen Treiberleitungen zugeführt, und somit kann die Breite von jeder Treiberleitung l&sub1; und l&sub2; klein sein.
Wenn die Leseverstärkerleitungen längs der Längsrichtung in der 16-Mbit-DRAM-Vorrichtung in zwei Leseverstärkerleitungen unterteilt sind, kann die Breite des Datenbusses auf 384/2 = 192 µm verringert werden und die Breite der Leseverstärkertreiberleitung auf 1280/2 = 640 µm verringert werden.
Figur 9 ist ein Blockschaltungsdiagramm, das einen Teil der Halbleiterspeichervorrichtung von Fig. 8 zeigt, und ein Layout von verschiedenen Verdrahtungen in einer seitlichen Richtung in einer Gruppe, die aus sechzehn Leseverstärkern besteht, ist hierin beschrieben. In Fig. 9 bezeichnen Bezugszeichen SA&sub1; SA&sub1;&sub6; sechzehn Leseverstärker, und BL&sub1; BL&sub1;&sub6; bezeichnen sechzehn Paare von Bitleitungen. Ferner bezeichnen die Bezugszeichen C&sub1;, C&sub2;, ... ... Spaltenselektionsleitungen, bezeichnen G&sub2;&sub1;, G&sub2;&sub2;, ... ... Spaltenselektionsgatetransistoren, die in Fig. 8 durch die Bezugszeichen l&sub3; und G&sub2;, G&sub3; gekennzeichnet sind. Des weiteren bezeichnen die Bezugszeichen DBa und DBb vier Datenbuspaare DB&sub2;&sub1;, ... ... .
Zwei Paare von Bitleitungen sind mit den entsprechenden Datenbuspaaren DBa und DBb durch eine der Spaltenselektionsleitungen C1, C2, ... ... verbunden, und Vierbit-Daten werden durch sechzehn Leseverstärkerleitungen, die nicht gezeigt sind, gleichzeitig ausgelesen oder geschrieben. In dieser Ausführungsform werden die Bitleitungspaare BL1 und BL3 durch die Spaltenselektionsleitung C1 gesteuert und mit den Datenbuspaaren DBa und DBb verbunden, werden die Bitleitungspaare BL2 und BL4 durch die Spaltenselektionsleitung C2 gesteuert und mit den Datenbuspaaren DBb und DBa verbunden, und werden die anderen Bitleitungspaare auf dieselbe Weise wie oben durch die Spaltenselektionsleitungen auch gesteuert und mit den entsprechenden Datenbuspaaren verbunden.
Wenn eine Verdrahtung der seitlichen Richtung (Spaltenselektionsleitung) über einen Leseverstärker verläuft, können sechzehn Verdrahtungen der seitlichen Richtung über sechzehn Leseverstärkern SA1 SA16 vorgesehen werden. Es sei erwähnt, daß eine Spaltenselektionsleitung C1 C8 zwei Bitleitungspaare BL1 BL16 bearbeitet und acht Spaltenselektionsleitungen ausreichen, und somit kann ein Raum bewahrt werden, der acht Verdrahtungsleitungen entspricht, die über den Leseverstärkern SA5 SA12 in Fig. 9 vorgesehen sind. In dieser Ausführungsform sind die Spaltenselektionsleitungen nämlich im oberen Abschnitt mit vier Leitungen C1 C3 und im unteren Abschnitt mit vier Leitungen C5 C8 vorgesehen. Deshalb bleibt der Raum im Mittelabschnitt, der acht Leitungen entspricht, erhalten, und die Energiezuführungsleitungen Vss, Vcc, die anderen Signalleitungen (zum Beispiel die Leitung l&sub3;&sub1; in Fig. 8) oder der Datenbus DBc (zum Beispiel die Leitung l&sub1;&sub2;a, l&sub1;&sub3;a; l&sub1;&sub2;b, l&sub1;&sub3;b in Fig. 8) können für die acht übrigen Leitungen im Mittelabschnitt vorgesehen werden.
Wie oben beschrieben, kann gemäß der zweiten Ausführungsform der vorliegenden Erfindung die Breite der Datenbusse und der Leseverstärkertreiberleitungen, die längs der Leseverstärkerleitung (Längsrichtung) verlaufen, verringert werden, besonders in einer Halbleiterspeichervorrichtung mit großer Kapazität, und ihr Belegungsbereich kann extrem reduziert werden.
Figur 10 ist ein Schaltungsdiagramm, das eine dritte Ausführungsform einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. In Fig. 10 sind alle Speicherzellen in der Bitleitungsrichtung (seitliche Richtung) in vier Blöcke A-D unterteilt, und jeder Block A-D ist längs der Wortleitungsrichtung (Längsrichtung) in vier Einheiten (Blöcke) unterteilt, zum Beispiel ist Block A in die Einheiten 1A, 1B, 1C und 1D unterteilt. Es sei erwähnt, daß jeder Block A D eine Leseverstärkerleitung enthält, in der eine Vielzahl von Leseverstärkern als Leitungsform in der Längsrichtung angeordnet ist, und zwei Speicherzellenleitungen (Blöcke) in der Längsrichtung, die jeweils eine Vielzahl von Speicherzellen haben. Die zwei Speicherzellenblöcke sind auf beiden Seiten der Leseverstärkerleitung vorgesehen. In der Praxis sind die Speicherzellen jedoch nicht in jeder Richtung in nur vier Blöcke unterteilt, sondern in jeder Richtung in 32 oder 64 Blöcke unterteilt.
Wie in Fig. 10 gezeigt, ist in jedem Block A D jede der Leseverstärkertreiberleitungen Ln und Lp, die längs der Längsrichtung verlaufen, in vier Verdrahtungen (Leseverstärkertreiberleitungen) Lln L4n bzw. Llp L4p unterteilt. Die Verdrahtungen Lln L4n sind mit den entsprechenden Verdrahtungen (Leseverstärkertreiberleitungen) SAN1A SAN4A verbunden, die längs der seitlichen Richtung verlaufen, und die Leseverstärkertreiberleitungen Llp L4p sind mit den entsprechenden Verdrahtungen SAP1A SAP4A verbunden, die längs der seitlichen Richtung verlaufen. Es sei erwähnt, daß die Verdrahtungen SAN1A SAN4A und SAP1A SAP4A in einer Verdrahtungsschicht gebildet sind, die eine andere Schicht als die ist, die die Verdrahtungen L1n L4n und L1p L4p hat, und somit können die Verdrahtungen SAN1A SAN4A, SAN1B SAN4B, SAN1C SAN4C, SAN1D SAN4D und die Verdrahtungen L1n L4n und L1p L4p genauso wie das in Fig. 10 gezeigte Schaltungsdiagramm gebildet werden. Zum Beispiel können die Verdrahtungen SAN1D SAN4D zum Verbinden zwischen den Leseverstärkern (SA) in dem Block D und der Energiezuführungsleitung Vss mit niedrigem Potential über den Blöcken A, B und C gebildet werden, und die Verdrahtungen SAP1A SAP4A zum Verbinden zwischen den Leseverstärkern in dem Block A und der Energiezuführungsleitung Vcc mit hohem Potential können über den Blöcken B, C und D gebildet werden. Es sei erwähnt, daß die Verdrahtungen L1n L4n (Ln) und L1p L4p (Lp) über der Leseverstärkerleitung gebildet sind, und der Belegungsbereich für die Leseverstärkerleitung wird durch die Größe der Verdrahtungen L1n L4n (Ln) und L1p L4p (LP) begrenzt.
Wenn in der herkömmlichen Halbleiterspeichervorrichtung die Leseverstärkertreiberleitungen Ln und Lp längs der Wortleitungsrichtung (Leseverstärkerleitungsrichtung) verlaufen, wie in Fig. 2 gezeigt, werden alle Leseverstärker in der Leseverstärkerleitung durch dieselben Treiberleitungen Ln und Lp gesteuert. Es sei erwähnt, daß die Breite der Treiberleitungen Ln und Lp dicht an den Energieleitungen Vss und Vcc groß sein sollte, da die Ströme, die in allen Leseverstärkern in der Leseverstärkerleitung fließen, durch die Treiberleitungen Ln und Lp dicht an den Energieleitungen Vss und Vcc zu den Energieleitungen Vss und Vcc fließen. Bei der vorliegenden Ausführungsform sind die Leseverstärkertreiberleitungen Ln und Lp in Fig. 2 jedoch in vier Verdrahtungen L1n L4n und L1p L4p unterteilt, und jede der Verdrahtungen L1n L4n und L1p L4p ist durch die entsprechenden Verdrahtungen SAN1A SAN4A und SAP1A SAP4A mit der Energiezuführungsleitung Vss mit niedrigem Potential und der Energiezuführungsleitung Vcc mit hohem Potential verbunden, die längs der Wortleitungsrichtung verlaufen. Deshalb kann eine Breite von jeder Leseverstärkertreiberleitung L1n L4n und L1p L4p durch die Anzahl ihrer Treiberleseverstärker verringert werden. In der herkömmlichen Technik werden nämlich alle Leseverstärker in der Leseverstärkerleitung durch dieselbe Leseverstärkertreiberleitung (Ln, Lp) gesteuert, und somit wird eine Breite der Leseverstärkertreiberleitung (Ln, Lp) groß, um einen ausreichenden Strom zu den mit ihr verbundenen Leseverstärkern fließen zu lassen. Dennoch sind in der vorliegenden Ausführungsform die Leseverstärker in jeder Leseverstärkerleitung in vier Blöcke (Einheiten 1A 1D) unterteilt, ist die Leseverstärkertreiberleitung Ln und Lp auch in vier Verdrahtungen L1n L4n und L1p L4p unterteilt, und diesen Verdrahtungen L1n L4n und L1p L4p wird die niedrige und hohe Spannung Vss und Vcc durch entsprechende Verdrahtungen SAN1A SAN4A und SAP1A SAP4A zugeführt. Deshalb wird in der vorliegenden Ausführungsform die Breite der Leseverstärkertreiberleitungen L1n L4n und L1p L4p klein, und der Belegungsbereich der Leseverstärkerleitung, über der die Verdrahtungen L1n L4n und L1p L4p gebildet sind, wird klein.
Zusätzlich können bei der vorliegenden Ausführungsform die Energiezuführungsleitungen Vss und Vcc, die im Umfang des Speicherabschnittes längs der seitlichen Richtung (Bitleitungsrichtung) gebildet sind, weggelassen werden, indem Energiezuführungsleitungen Vss und Vcc verwendet werden, die im Umfang des Speicherabschnittes längs der Längsrichtung (Wortleitungsrichtung, oder Leseverstärkerleitungsrichtung) gebildet sind, und die Verdrahtungen SAN1A SAN4A und SAP1A SAP4A längs der seitlichen Richtung verlaufen. Es sei erwähnt, daß die Länge des Speicherzellenabschnittes in seitlicher Richtung länger als die Länge des Speicherzellenabschnittes in der Längsrichtung ist und die Verdrahtungen SAN1A SAN4A und SAP1A SAP4A über dem Speicherzellenabschnitt gebildet sind, so daß der Belegungsbereich für die Energiezuführungsleitungen klein wird.
In Fig. 10 bezeichnen die Bezugszeichen Q&sub1; Q&sub1;&sub6; Leseverstärkertreibertransistoren (Gatetransistoren), und diese Transistoren sind normalerweise AUSgeschaltet. Wenn ein - Signal aktiviert wird und eine Adresse zum Selektieren einer Wortleitung definiert ist, ist die Wortleitung, die unterschieden wird, in den Blöcken A D enthalten, und dann wird einer von vier Leseverstärkeraktivierungstakten SENA SEND erzeugt. Wenn zum Beispiel die Wortleitung in dem Block A angesteuert wird, wird der Leseverstärkeraktivierungstakt SENA auf einen hohen Pegel verändert und werden die Leseverstärkertreibertransistoren Q&sub1;, Q&sub5;, Q&sub9; und Q&sub1;&sub3; EINgeschaltet, und dann werden die Leseverstärkertreiberleitungen SAN1A -SAN4A mit der Energiezuführungsleitung Vss mit niedrigem Potential verbunden, so daß nur die Leseverstärker in dem Block A aktiviert werden und die anderen Leseverstärker in dem Block B, C und D nicht aktiviert werden. Wenn der Leseverstärkeraktivierungstakt SENA verändert wird, sei erwähnt, daß der entsprechende Aktivierungstakt SEPA auch verändert wird und die Leseverstärkertreibertransistoren Q&sub1;&sub7;, Q&sub2;&sub1;, Q&sub2;&sub5; und Q&sub2;&sub9; auch Eingeschaltet werden, und dann werden die Leseverstärkertreiberleitungen SAP1A SAP4A mit der Energiezuführungsleitung Vcc mit hohem Potential verbunden.
Bei den obigen Beschreibungen kann die Breite von einer Leseverstärkertreiberleitung SAN1A SAN4A gemäß einem Ansteigen ihrer eingeteilten Anzahl verringert werden, und somit können diese Leseverstärkertreiberleitungen in derselben Verdrahtungsschicht gebildet werden, in der die Datenbusleitungen und Spaltenselektionsleitungen gebildet sind.
Figur 11 ist ein Schnittdiagramm, das einen Teil der in Fig. 10 gezeigten Halbleiterspeichervorrichtung zeigt. Wie in Fig. 10 gezeigt, ist eine Vielzahl von Leseverstärkertreiberleitungen Ln, Lp (L1n L4n, L1p L4p; l&sub2;, l&sub1;), die längs der Wortleitungsrichtung verlaufen, in einer ersten Verdrahtungsschicht W&sub1; gebildet, und ist eine Vielzahl von zweiten Leseverstärkertreiberleitungen SAN1A SAN4A, SAP1A SAP4A, ...; l&sub3;&sub1;, l&sub4;&sub1;, l&sub3;&sub2;, l&sub4;&sub2;), die längs der Bitleitungsrichtung verlaufen, in einer zweiten Verdrahtungsschicht W&sub2; gebildet. Es sei erwähnt, daß diese Verdrahtungsschichten W&sub1; und W&sub2; über dem Speicherzellenabschnitt vorgesehen sind, der eine Vielzahl von Speicherzellen und Leseverstärkern enthält.
Figur 12 ist ein Schnittdiagramm, das einen Teil der in Fig. 10 gezeigten Halbleiterspeichervorrichtung zeigt.
In Fig. 12 bezeichnen Bezugszeichen Q&sub4;&sub1; Q&sub4;&sub4; Transistoren, die einen Leseverstärker (SA1) bilden, und Bezugszeichen Q&sub4;&sub9;, Q&sub5;&sub0; bezeichnen Gatetransistoren zum Selektieren einer Spalte, und Gates der Gatetransistoren Q&sub4;&sub9;, Q&sub5;&sub0; sind mit einem Ausgang CL1 eines Spaltendekodierers verbunden, der am Ende des Speicherzellenabschnittes (Speicherzellenarray) vorgesehen ist. Die verdrahtung CL1 ist in der zweiten Aluminiumverdrahtung W&sub2; gebildet, die längs der Bitleitungsrichtung verläuft, oder die Richtung der Wortleitung kreuzt. In Fig. 12 bezeichnen Bezugszeichen Q&sub4;&sub5; Q&sub4;&sub8; Schalttransistoren für einen gemeinsam genutzten Leseverstärker. Es sei erwähnt, daß bei dem Leseverstärker SA1 die Leseverstärkertreiberleitungen L1n und L1p längs der Längsrichtung verlaufen und in der ersten Aluminiumverdrahtungsschicht W&sub1; gebildet sind. Es sei erwähnt, daß ein Leseverstärker SA2 dieselbe Konfiguration wie der Leseverstärker SA1 hat und der Leseverstärker SA2 an dem Abschnitt dicht an dem Leseverstärker SA1 nicht erforderlich ist. Wie in Fig. 12 gezeigt, sind die Leseverstärkertreiberleitungen SAN1A und SAP1A zum Steuern der Leseverstärker, die in dem Block A (Einheit 1A) vorgesehen sind, in einem Bereich des Leseverstärkers SA2 gebildet, und diese Treiberleitungen SAN1A und SAP1A sind in der zweiten Verdrahtungsschicht W&sub2; gebildet und mit den Leseverstärkertreiberleitungen L1n bzw. L1p verbunden. Ein Bezugszeichen SA3 bezeichnet einen Leseverstärker (gemeinsam genutzten Leseverstärker) in demselben Block A, wo die andere Leseverstärkertreiberleitung SAN1B zum Steuern der Leseverstärker gebildet ist, die in dem Block B (Einheit 1B) vorgesehen sind, und diese Treiberleitung SAN1B ist in der zweiten Verdrahtungsschicht W&sub2; über dem Leseverstärker SA3 über einer Isolierschicht gebildet.
Wie oben beschrieben, sind die Leseverstärkertreiberleitungen SAN1A SAN4A, ..., SAP1A SAP4A, ..., die längs der seitlichen Richtung verlaufen, in der zweiten Verdrahtungsschicht W&sub2; über dem Leseverstärker (SA) gebildet, und somit können die Leseverstärkertreiberleitungen über dem Speicherzellenarray vorgesehen sein, wenn das Speicherzellenarray in der Bitleitungsrichtung in eine Vielzahl von Blöcken unterteilt ist.
Figur 13 ist ein Blockschaltungsdiagramm, das eine Abwandlung der dritten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt.
In Fig. 13 sind die Treibertransistoren für die Leseverstärker in der Wortleitungsrichtung in vier Blöcke unterteilt, und jeder Treibertransistor in dem eingeteilten Block wird durch einen Leseverstärkeraktivierungstakt unabhängig gesteuert. Nämlich ist zum Beispiel der Leseverstärkeraktivierungstakt SENA zum Steuern der Leseverstärkertreibertransistoren Q&sub1;, Q&sub5;, Q&sub9; und Q&sub1;&sub3;, die in Fig. 10 gezeigt sind, in vier Leseverstärkeraktivierungstakte SEN1A SEN4A geteilt. Es sei erwähnt, daß zum Beispiel der Leseverstärkertreibertransistor Q&sub1; durch den Leseverstärkeraktivierungstakt SEN1A gesteuert wird und der Leseverstärkertreibertransistor Q&sub5; durch den Leseverstärkeraktivierungstakt SEN2A gesteuert wird. Ähnlich ist zum Beispiel der Leseverstärkeraktivierungstakt SEPA zum Steuern der Leseverstärkertreibertransistoren Q&sub1;&sub7;, Q&sub2;&sub1;, Q&sub2;&sub5; und Q&sub2;&sub9;, die in Fig. 10 gezeigt sind, in vier Leseverstärkeraktivierungstakte SEP1A SEP4A geteilt.
Durch abhängiges Teilen des Leseverstärkeraktivierungstaktes wird zum Beispiel in der in Fig. 10 gezeigten Halbleiterspeichervorrichtung, wenn auf einen ersten Block (Einheit) 1A in dem Block A zugegriffen wird, der Leseverstärkeraktivierungstakt SENA auf einen hohen Pegel verändert. Jedoch sind in dieser Halbleiterspeichervorrichtung, die in Fig. 13 gezeigt ist, die Spannungswerte des Aktivierungstaktes SEN1A zur Ausleseoperation und der Aktivierungstakte SEN2A SEN4A für nur eine Auffrischoperation verschieden. Der Spannungswert des Aktivierungstaktes SEN1A für eine Ausleseoperation ist nämlich höher als jener der Aktivierungstakte SEN2A SEN4A für nur eine Auffrischoperation. Es sei erwähnt, daß die Einheit 1A durch den Aktivierungstakt SEN1A kräftig angesteuert wird oder daß der Datenbus für die Einheit 1A durch eine niedrige Impedanz gesteuert wird (ein interner Widerstand der Leseverstärker in der Einheit 1A ist ein niedriger Wert), so daß eine Operationsgeschwindigkeit in der Schaltung zum Auslesen von Daten aus der Speicherzelle hoch wird. Ferner werden die anderen Einheiten 2A 4A, bei denen nur eine Auffrischoperation ausgeführt wird, im Vergleich zu der Einheit 1A schwach angesteuert, und die Operation in den Einheiten 2A 4A wird langsam. Deshalb kann ein erzeugter Strom zu Beginn der Operationen in den Einheiten 1A 4A klein sein. Bei dieser Ausführungsform sind nur vier eingeteilte Einheiten (Blöcke) vorhanden, aber in der Praxis können es 32 eingeteilte Einheiten sein. Wenn nämlich alle Leseverstärker in 32 Blöcke unterteilt sind, ist nur 1/32 aller Blöcke für eine Hochgeschwindigkeitsoperation (Ausleseoperation) erforderlich, und die anderen 31/32 Blöcke führen nur eine Auffrischoperation der Speicherzelle aus. Es sei erwähnt, daß der durchschnittliche Strom, oder der Gesamtstrom, der in allen Leseverstärkern fließt, nicht verändert wird, aber die Zeitlage des Stroms, der in dem Leseverstärker für eine Ausleseoperation und in den anderen Leseverstärkern nur für eine Auffrischoperation fließt, kann verschieden sein, so daß ein internes Rauschen und eine Fehloperation in der Halbleiterspeichervorrichtung gemindert werden können.
Figur 14 ist ein Diagramm, das ein Zeitlagendiagramm zum Erläutern einer Operation eines vorzuziehenden Leseverstärkers für die in Fig. 13 gezeigte Halbleiterspeichervorrichtung zeigt.
Wenn in Fig. 14 ein Reihenadressen-Strobe-Takt auf einen niedrigen Pegel verändert wird, wird eine Reihenadresse in einen Chip (Halbleiterspeichervorrichtung) geholt und eine Wortleitung, die der Reihenadresse entspricht, selektiert, und jeder der Leseverstärkeraktivierungstakte SEN1A SEN4A wird auf einen hohen Pegel verändert. Durch die Leseverstärkeraktivierungstakte SEN1A SEN4A beginnen alle selektierten Leseverstärker in dem Block A zur gleichen Zeit zu arbeiten. Es sei erwähnt, daß ein Treiberstrom, der in jedem der Leseverstärker fließt, klein ist und deren Betriebsgeschwindigkeit langsam ist, da alle Leseverstärker in dem Block A durch etwa denselben Stromwert gesteuert werden. Der Grund dafür, weshalb der Stromwert, der in jedem der Leseverstärker fließt, etwa auf denselben Wert festgelegt ist, ist der, daß eine Gatespannung von jedem Leseverstärkertreibertransistor auf etwa die Hälfte des Wertes der Energiezuführungsspannung begrenzt ist und jeder Treibertransistor in einem Bereich zu arbeiten beginnt, der Pentodencharakteristiken einer Vakuumröhre ähnlich ist, die Konstantstromcharakteristiken hat.
Nach dem Verändern des -Taktes auf den niedrigen Pegel und nach etwa 20 ns 30 ns wird ein Spaltenadressen- Strobe-Takt auf einen niedrigen Pegel verändert, so daß eine Spaltenadresse in den Chip geholt wird. In diesem Fall kann ein Attributblock der Zugriffsspalte erkannt werden, und somit wird ein Spannungswert der Operation und des Leseverstärkeraktivierungstaktes SEN1A, der dem Gate des Leseverstärkertreibertransistors zum Ansteuern oder Selektieren zugeführt wird, auf einen höheren Pegel als jenen der anderen Takte SEN2A SEN4A festgelegt, der dem Gate des Leseverstärkertreibertransistors nur zum Auffrischen und Nichtselektieren zugeführt wird. Diese Selektionsoperation wird durch Dekodieren eines Teils der Spaltenadresse ausgeführt. Wenn zum Beispiel vier eingeteilte Blöcke vorhanden sind, werden die zwei Bits der Spaltenadresse dekodiert, und wenn 32 eingeteilte Blöcke vorhanden sind, werden die fünf Bits der Spaltenadresse dekodiert, da 32 durch 2&sup5; dargestellt wird. Deshalb wird der Leseverstärker in nur einer Einheit (Block) 1A durch eine Hochgeschwindigkeitsoperation gesteuert. Es sei erwähnt, daß eine Amplitude der Bitleitung in der Einheit 1A größer oder höher als jene der anderen Einheiten 2A 4A ist. Ferner ist die Operationsgeschwindigkeit der Blockselektion höher als jene des Spaltendekodierers, da eine Bitzahl zum Dekodieren in dem Spaltendekodierer größer als eine dekodierte Bitzahl zum Selektieren eines Blocks ist.
Wie oben beschrieben, treibt der Leseverstärker in der Einheit 1A den Spaltenschalter (Q49 und Q50 in Fig. 12), der der Zugriffsspalte entspricht, kräftig an, und der Leseverstärker treibt die Datenbusleitungen kräftig an, so daß die schaltungen von einem Speicherzellenarray zu einem Datenausgangsverstärker zuerst angesteuert werden können. Andererseits werden die Leseverstärker in nichtselektierten Einheiten 2A 4A langsam (schwach) angesteuert, und somit ist der Strom, der in den Leseverstärkern fließt, zu Beginn der Operationen nicht groß. Es sei erwähnt, daß in den nichtselektierten Einheiten 2A 4A nur eine Auffrischoperation ausgeführt wird, bis der RAS-Zyklus vollendet ist.
Genauer gesagt, die Leseverstärker in den nichtselektierten Einheiten sind zum Ausführen der Verstärkungsoperation während einer langen Zeit von 40 ns 50 ns zweckmäßig. In dieser Ausführungsform fließt der Leseverstärkerstrom zu Beginn der Operation nicht, fließt aber im Durchschnitt.
Figur 15A ist ein Schaltungsdiagramm, das ein Beispiel einer Treibersignalerzeugungsschaltung für einen Leseverstärker zeigt, und Fig. 15B ist ein Diagramm, das ein zeitlagendiagramm zeigt, das eine Operation der Treibersignalerzeugungsschaltung von Fig. 15A erläutert.
Wie in Fig. 15A und 15B gezeigt, ist ein -Takt das Leseverstärkertreibersignal und ist normalerweise auf einem hohen Pegel (Vcc) und wird unter Verwendung des -Taktes erzeugt. Ein Transistor Q&sub1;&sub0;&sub0; wird durch den -Takt EINgeschaltet, und der Takt SEN1A wird mit einem spezifischen Pegel erzeugt, der durch die Schwellenwerte des Transistors Q&sub1;&sub0;&sub1;, Q&sub1;&sub0;&sub2; niedriger als der Vcc-Pegel ist, und somit wird der Leseverstärker schwach (langsam) angesteuert. Die Spaltenadresse wird dekodiert, und ein Zugriffsblock (selektierter Block) wird erkannt, ein Blockselektionssignal BS1 in dem Zugriffsblock wird auf den Vcc-Pegel verändert, und eine Ausgabe eines NAND-Gatters G1 wird auf einen niedrigen Pegel (Vss) verändert. Deshalb wird ein Transistor Q&sub1;&sub0;&sub4; EINgeschaltet, wird der Takt SEN1A auf den Vcc-Pegel verändert, und somit wird der Leseverstärker in der Einheit 1A stark (kräftig) angesteuert. In den Blöcken 2A 4A, in denen nur eine Auffrischoperation ausgeführt wird, wird das Blockselektionssignal auf dem Vss-Pegel gehalten, und somit bleibt eine operationsgeschwindigkeit der Transistoren entsprechend dem Transistor Q&sub1;&sub0;&sub4; langsam.
Figur 16A ist ein Schaltungsdiagramm, das das andere Beispiel einer Treibersignalerzeugungsschaltung eines Leseverstärkers zeigt, und Fig. 16B ist ein Diagramm, das ein Zeitlagendiagramm zeigt, das eine Operation der Treibersignalerzeugungsschaltung von Fig. 16A erläutert.
Wie oben unter Bezugnahme auf Fig. 15A und 15B erläutert, kann sich die Operationsgeschwindigkeit des selektierten Leseverstärkers von der der nichtselektierten Leseverstärker unterscheiden, indem die Gatespannungen der Treibertransistoren verändert werden. Jedoch ist in Fig. 16A und 16B der Leseverstärkertreibertransistor aus zwei Transistoren von verschiedener Größe gebildet. Der Leseverstärker kann nämlich sowohl durch große Transistoren als auch durch kleine Transistoren gesteuert werden. Es sei erwähnt, daß die großen Transistoren durch den Leseverstärkertreibertakt SEN1AA (und SEP1AA) gesteuert werden und die kleinen Transistoren durch den Leseverstärkertreibertakt SEN1A (und SEP1A) gesteuert werden. Es sei angemerkt, daß in dieser Treibersignalerzeugungsschaltung die Leseverstärker in allen Einheiten 1A 4A zu Beginn der Operation durch die kleinen Transistoren gesteuert werden, indem der Treibertakt SEN1A empfangen wird, nach Ausgeben des Blockselektionssignals der Leseverstärker, der der selektierten Einheit 1A entspricht, durch die großen Transistoren gesteuert wird, indem der Treibertakt SEN1AA empfangen wird.
Figur 17 ist ein Diagramm, das ein Zeitlagendiagramm zum Erläutern einer Operation der Haibleiterspeichervorrichtung eines pseudostatischen Typs zeigt.
Wie in Fig. 17 gezeigt, wird in der DRAM-Vorrichtung des pseudostatischen Typs keine Adressenmultiplexoperation ausgeführt, wenn ein -Takt, der dem -Takt entspricht, auf einen niedrigen Pegel wechselt, und Adressen sowohl von der Reihenseite als auch von der Spaltenseite werden in den Chip geholt. Es sei erwähnt, daß die Leseverstärker in dem DRAM des pseudostatischen Typs zu Beginn der Operationen unterteilt werden können in eine Hochgeschwindigkeitsoperationseinheit und Niedergeschwindigkeitsoperationseinheiten, in denen nur Auffrischoperationen ausgeführt werden, da zu Beginn der Operationen ein Zugriffsspaltenblock (selektierter Spaltenblock) definiert wird. Die anderen Operationen sind dieselben wie in Fig. 14.
Wie oben beschrieben, kann gemäß der dritten Ausführungsform der vorliegenden Erfindung die Breite einer Leseverstärkertreiberleitung gemäß der Erhöhung von ihrer eingeteilten Anzahl verringert werden, und somit kann die Breite der Leseverstärkertreiberleitungen, oder der Belegungsbereich der Leseverstärkerleitung, die längs der Wortleitungsrichtung verläuft, verringert werden. Ferner können die Leseverstärkertreiberleitungen in derselben Verdrahtungsschicht gebildet werden, in denen die Datenbusleitungen und die Spaltenselektionsleitungen gebildet sind, und somit kann der Belegungsbereich der Halbleiterspeichervorrichtung verringert werden. Durch abhängiges Teilen der Leseverstärkeraktivierungstakte kann zusätzlich die Zeitlage des Stroms, der in dem Leseverstärker für eine Ausleseoperation fließt, und der anderen Leseverstärker für nur eine Auffrischoperation unterschiedlich sein, so daß ein internes Rauschen und eine Fehloperation in der Halbleiterspeichervorrichtung gemindert werden können.
Übrigens ist die Kapazität von DRAM-Vorrichtungen groß geworden, und eine Speicherzelle des DRAM ist aus einer festen Struktur einer dreidimensionalen Stapelkondensatorzelle gebildet. Diese Stapelkondensatorzelle ist zum Reduzieren eines Belegungsbereiches der Speicherzelle zweckmäßig, ohne deren Kapazität zu verringern. Im Umfang des Speicherzellenabschnittes ist eine Vielzahl von peripheren Schaltungen vorgesehen, zum Beispiel ein Leseverstärker, ein Bitleitungstreiber, ein Reihendekodierer, ein Spaltendekodierer und dergleichen. Es sei erwähnt, daß diese peripheren Schaltungen durch normale Haibleiterelemente gebildet sind, deren Höhe einer einzelnen Schicht entspricht, die Speicherzelle durch die dreidimensionale Stapelkondensatorzelle gebildet ist, deren Höhe einer Vielzahl von Schichten entspricht, und somit wird am Grenzabschnitt zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt eine übermäßige Differenz verursacht.
Figur 18 ist ein Schnittdiagramm, das eine Aluminiumverdrahtung zwischen einem Speicherzellenelement und einem peripheren Schaltungselement gemäß einer verwandten Technik zeigt. Es sei erwähnt, daß diese Aluminiumverdrahtung als Datenbusleitungen oder Leseverstärkertreiberleitungen verwendet werden kann, die längs der seitlichen Richtung (Bitleitungsrichtung) verlaufen und in den Verdrahtungsschichten W&sub1; oder W&sub2; in Fig. 11 gebildet sind.
In Fig. 18 bezeichnet Bezugszahl 1 ein Speicherzellenelement, bezeichnet 2 ein peripheres Schaltungselement, bezeichnet 3 ein p-Typ-Siliziumsubstrat, bezeichnet 4 einen Feldisolierfilm und bezeichnet 5 einen Stapelkondensator. Es sei erwähnt, daß Bezugszahl 6 eine periphere Schaltungsverdrahtung aus einer Aluminiumverdrahtung bezeichnet, die nicht nur als Datenbusleitungen oder Leseverstärkertreiberleitungen verwendet wird, die längs der seitlichen Richtung verlaufen, sondern auch als Verdrahtung (periphere Schaltungsverdrahtung) zum Verbinden des peripheren Schaltungselementes 2 mit einem anderen peripheren Schaltungselement (nicht gezeigt).
Wie in Fig. 18 gezeigt, wird in der herkömmlichen Halbleiterspeichervorrichtung eine große Niveaudifferenz an dem Grenzabschnitt zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt verursacht. Diese Niveaudifferenz zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt kann nicht in einer Fokustiefe eines Belichtungssystems enthalten sein. Deshalb können die Aluminiumverdrahtungen über dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt nicht mit hoher Genauigkeit frei gebildet werden, und somit kann ein Belegungsbereich der DRAM-Vorrichtung nicht verringert werden.
Figur 19 ist ein Schnittdiagramm, das eine Aluminiumverdrahtung zwischen einem Speicherzellenelement und einem peripheren Schaltungselement gemäß der vorliegenden Erfindung zeigt. In Fig. 19 bezeichnet Bezugszahl 1 ein Speicherzellenelement, bezeichnet 2 ein peripheres Schaltungselement, bezeichnet 3 ein p-Typ-Siliziumsubstrat, bezeichnet 4 einen Feldisolierfilm, bezeichnet 5 (5C) einen Stapelkondensator, bezeichnet 6 eine Aluminiumverdrahtung (Datenbusleitung, Leseverstärkertreiberleitung, periphere Schaltungsverdrahtung), bezeichnet 5T einen Speicherzellentransistor und bezeichnet 7 einen Verbindungsleiter aus Wolfram (W). Genauer gesagt, wenn das Speicherzellenelement 1 zum Beispiel mit 5000 Å gebildet wird und der Verbindungsleiter 7 mit 3000 Å auf dem peripheren Schaltungselement 2 gebildet wird, beträgt die Niveaudifferenz zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt 2000 Å, und die Niveaudifferenz kann in einer Fokustiefe eines Belichtungssystems enthalten sein. Deshalb können die Aluminiumverdrahtungen über dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt mit hoher Genauigkeit frei gebildet werden, und somit kann ein Belegungsbereich der DRAM-Vorrichtung reduziert werden. Ein Belegungsbereich der Verdrahtungen kann nämlich reduziert werden, indem die Verdrahtungen über dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt gebildet werden, wie oben unter Bezugnahme auf Fig. 3 bis 10 beschrieben, und somit kann eine Großintegration der DRAM-Vorrichtung vorgesehen werden.
Figuren 20A bis 20G sind Schnittdiagramme zum Erläutern eines Bildungsverfahrens der Aluminiumverdrahtung zwischen dem Speicherzellenelement und dem peripheren Schaltungselement von Fig. 19.
Zuerst wird, wie in Fig. 20A gezeigt, ein Feldisolierfilm 4 auf einem p-Typ-Siliziumsubstrat 3 gebildet, und eine Gateelektrode eines ersten polykristallinen Siliziumfilms P&sub1; (dessen Dicke etwa 100 Å beträgt) wird auf einem Siliziumsubstrat 3 durch einen Gateisolierfilm 11 (dessen Dicke etwa 100 Å beträgt) gebildet. Als nächstes werden eine Sourcezone und eine Drainzone D durch Injizieren von Arsenionen in das Siliziumsubstrat 3 unter Verwendung der Gateelektrode und des Feldisolierfilms 4 als Maske gebildet. Ferner wird ein Siliziumdioxid-(SiO&sub2;)-Film 12 über dem Siliziumsubstrat 3 gebildet, werden Kontaktlöcher über der Sourcezone S geöffnet und wird eine Bitleitung aus einem zweiten polykristallinen Siliziumfilm P&sub2;, der mit Wolframsilicid überzogen ist, über den Kontaktlöchern gebildet.
Als nächstes wird, wie in Fig. 20B gezeigt, ein Si&sub3;N&sub4;- (Siliziumnitrid)-Film 13 (dessen Dicke etwa 500 Å beträgt) über dem SiO&sub2;-Film 12 und dem zweiten polykristallinen Siliziumfilme P&sub2;, oder dem Siliziumsubstrat 3, gebildet, und dann werden wechselseitig vier SiO&sub2;-Filme 14 und drei polykristalline Siliziumfilme 15 gebildet. Ferner wird ein Loch zum Bilden eines Kontaktabschnittes eines Stapelkondensators durch die SiO&sub2;-Filme 14, die polykristallinen Siliziumfilme 15 und den Si&sub3;N&sub4;-Film 13 zu der Oberfläche der Drainzone D unter Verwendung eines Lithografieverfahrens geöffnet, und darüber wird ein polykristalliner Siliziumfilm 16 (dessen Dicke etwa 1000 Å beträgt) gebildet, so daß ein baumförmiger Stapelkondensator gebildet wird. Es sei erwähnt, daß eine Gesamtdicke von der Oberfläche des Substrats 3 bis zu der oberen Oberflächenschicht des polykristallinen Siliziumfilms 16, außer dem Si&sub3;N&sub4;-Film, etwa 5000 Å beträgt.
Des weiteren werden, wie in Fig. 20C gezeigt, in dem Bereich ohne den Stapelkondensatorabschnitt die polykristallinen Siliziumfilme 16, 15 und die SiO&sub2;-Filme 14 außer dem untersten SiO&sub2;-Film unter Verwendung des Lithografieverfahrens entfernt, so daß der baumförmige Stapelkondensator gebildet wird. Als nächstes werden, wie in Fig. 20D gezeigt, in dem Bereich des Stapelkondensatorabschnittes die SiO&sub2;- Filme 14, die zwischen den polykristallinen Siliziumfilmen 16, 15 vorgesehen sind, durch ein Ätzverfahren durch Tauchen in eine Fluorwasserstoffsäurelösung entfernt, so daß die Baumform der polykristallinen Siliziumfilme 16, 15 zurückbleibt. Diese Baumform der polykristallinen Siliziumfilme 16, 15 ist als dritter polykristalliner Siliziumfilme P&sub3; definiert. Es sei erwähnt, daß bei den Herstellungsprozessen des Stapelkondensators der Si&sub3;N&sub4;-Film 13 verwendet wird, um den Ätzprozeß an der Oberfläche des Si&sub3;N&sub4;-Films 13 zu stoppen.
Als nächstes wird, wie in Fig. 20E gezeigt, ein dielektrischer Film (gekennzeichnet durch eine dicke Linie) auf der Oberfläche des dritten polykristallinen Siliziumfilms P&sub3; (Baumform der polykristallinen Siliziumfilme 16, 15) unter Verwendung eines thermischen Oxydationsverfahrens gebildet, und dann wird darüber ein vierter polykristalliner Siliziumfilm P&sub4; (dessen Dicke etwa 1000 Å beträgt) gebildet. Ferner wird in dem Bereich ohne den Stapelkondensatorabschnitt der vierte polykristalline Siliziumfilm P&sub4; entfernt, und der verbleibende vierte polykristalline Siliziumfilm P4 an dem Stapelkondensatorabschnitt wird eine Zellenplatte. Wie oben beschrieben, wird der Stapelkondensator 5 gebildet, und dann wird über dem Stapelkondensator 5 ein SiO&sub2;-Film 17 gebildet (dessen Dicke etwa 1000 Å beträgt).
Unter Bezugnahme auf Fig. 20F sind die Hauptabschnitte des Speicherzellenelementes 1 und des peripheren Schaltungselementes 2 fast alle gebildet, und als nächstes werden Kontaktlöcher an dem peripheren Schaltungselement 2 durch den SiO&sub2;-Film 17, den Si&sub3;N&sub4;-Film 13 und den SiO&sub2;-Film 12 zu den Elektrodenabschnitten gebildet. Ferner wird ein Wolfram(W)-Film 7 (dessen Dicke etwa 3000 Å beträgt) unter Verwendung eines chemischen Dampfabscheidungs-(CVD)-Verfahrens gebildet, und dann wird der Wolframfilm 7 unter Verwendung des Lithografieverfahrens als Verbindungsleiter gemustert, so daß die Höhe der Verbindungselektroden hoch wird.
Schließlich wird, wie in Fig. 20G gezeigt, ein Phosphorsilicatglas-(PSG)-Film 18 auf dem SiO&sub2;-Film 17 und dem Wolframfilm 7 gebildet, und dann wird eine Aluminiumverdrahtung 6 über dem Speicherzellenelement 2 gebildet, so daß eine Datenbusleitung, eine Leseverstärkertreiberleitung oder eine periphere Schaltungsverdrahtung gebildet werden kann. Die Aluminiumverdrahtung 6 ist nämlich mit der Drainzone D des peripheren Schaltungselementes 2 durch den Verbindungsleiter 7 des Wolframfilms verbunden, so daß eine Niveaudifferenz zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt klein wird. Es sei erwähnt, daß die Niveaudifferenz zwischen dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt in einer Fokustiefe eines Belichtungssystems enthalten sein kann, und somit können die Aluminiumverdrahtungen über dem Speicherzellenabschnitt und peripheren Schaltungsabschnitt mit hoher Genauigkeit frei gebildet werden. Daher kann ein Belegungsbereich der Verdrahtungen verringert werden, indem die Verdrahtungen über dem Speicherzellenabschnitt und dem peripheren Schaltungsabschnitt gebildet werden, und somit kann eine Großintegration des DRAM vorgesehen werden.
In der Halbleiterspeichervorrichtung der vierten Ausführungsform der vorliegenden Erfindung ist der Verbindungsleiter 7 nicht nur auf den Wolframfilm begrenzt, sondern der Verbindungsleiter 7 kann aus polykristallinem Silizium, Wolframsilicid (WSi&sub2;) und dergleichen sein.

Claims

1. Eine Halbleiterspeichervorrichtung mit:

einer Vielzahl von Wortleitungen (WL);

einer Vielzahl von Bitleitungen (BL, ), die quer über die genannten Wortleitungen (WL) gebildet sind;

einer Vielzahl von Speicherzellen (MC), wovon jede zwischen einer der genannten Wortleitungen (WL) und einer der genannten Bitleitungen (BL, ) verbunden ist;

einer Vielzahl von Leseverstärkern (SA), die längs der Wortleitungsrichtung (WL) angeordnet sind;

einer ersten Energiezuführungsleitung (Vss);

einer zweiten Energiezuführungsleitung (Vcc);

einer Vielzahl von ersten Leseverstärkertreiberleitungen (l&sub2;, l&sub1;; Ln, Lp), die mit den genannten Leseverstärkern (SA) verbunden sind und in einer ersten Verdrahtungsschicht (W&sub1;) gebildet sind; und

einer Vielzahl von zweiten Leseverstärkertreiberleitungen (l&sub3;&sub1;, l&sub4;&sub1;, l&sub3;&sub2;, l&sub4;&sub2;; SAN, SAP), dadurch gekennzeichnet, daß jede der zweiten Leseverstärkertreiberleitungen (l&sub3;&sub1;, l&sub4;&sub1;, l&sub3;&sub2;, l&sub4;&sub2;; SAN, SAP) zwischen der genannten entsprechenden ersten Leseverstärkertreiberleitung (l&sub2;, l&sub1;; Ln, Lp) und einer der genannten ersten oder zweiten Energiezuführungsleitungen (Vss, Vcc) verbunden ist und in einer zweiten Verdrahtungsschicht (W&sub2;) gebildet ist.

2. Eine Halbleiterspeichervorrichtung nach Anspruch 1, bei der die genannten ersten Leseverstärkertreiberleitungen (l&sub2;, l&sub1;; Ln, Lp) längs der Wortleitungsrichtung (WL) gebildet sind und die genannten zweiten Leseverstärkertreiberleitungen (l&sub3;&sub1;, l&sub4;&sub1;, l&sub3;&sub2;, l&sub4;&sub2;; SAN, SAP) längs der Bitleitungsrichtung (BL) gebildet sind.

3. Eine Halbleiterspeichervorrichtung nach Anspruch 1, bei der die genannten ersten Leseverstärkertreiberleitungen (l&sub2;, l&sub1;; Ln, Lp) an einer Vielzahl von Abschnitten durch eine Vielzahl von den genannten zweiten Leseverstärkertreiberleitungen (l&sub3;&sub1;, l&sub4;&sub1;, l&sub3;&sub2;, l&sub4;&sub2;; SAN, SAP) mit den genannten ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) verbunden sind.

4. Eine Halbleiterspeichervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die genannten Leseverstärker (SA) und die genannten Speicherzellen (MC) in eine Vielzahl von Blöcken (M&sub0;, M&sub1;; A, B, C, D) unterteilt sind.

5. Eine Halbleiterspeichervorrichtung nach Anspruch 4, bei der jede der genannten zweiten Leseverstärkertreiberleitungen (l&sub3;&sub1;, l&sub4;&sub1;; l&sub3;&sub2;, l&sub4;&sub2;) durch einen Gatetransistor (G&sub1;&sub1;, G&sub1;&sub0;) mit einer der genannten ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) verbunden ist, so daß einer der genannten eingeteilten Blöcke (M&sub0;, M&sub1;) selektiert wird.

6. Eine Halbleiterspeichervorrichtung nach Anspruch 4, bei der die genannten Leseverstärker (SA) als Leseverstärkerleitung mit Leitungsform längs der Wortleitungsrichtung (WL) angeordnet sind, und die genannten Speicherzellen (MC) in jedem der genannten Blöcke (M&sub0;, M&sub1;; A, B, C, D) in zwei Gruppen unterteilt sind, die für beide Seiten der genannten Leseverstärkerleitung vorgesehen sind.

7. Eine Halbleiterspeichervorrichtung nach Anspruch 4, bei der jeder der genannten Blöcke (A, B, C, D) in eine Vielzahl von Einheiten (1A,2A,3A,4A, 1B,2B,3B,4B, 1C,2C,3C,4C, 1D,2D,3D,4D) unterteilt ist.

8. Eine Halbleiterspeichervorrichtung nach Anspruch 7, bei der jede der genannten ersten Leseverstärkertreiberleitungen (Ln, Lp) in eine Vielzahl von ersten Einheiten- Leseverstärkertreiberleitungen (L1n, L2n, L3n, L4n, L1p, L2p,L3p,L4p) unterteilt ist, die den genannten Einheiten (1A,2A,3A,4A, 1B,2B,3B,4B, 1C,2C,3C,4C, 1D,2D,3D,4D) entsprechen, jede der genannten zweiten Leseverstärkertreiberleitungen (SAN, SAP) in eine Vielzahl von zweiten Einheiten-Leseverstärkertreiberleitungen (SAN1A,SAN2A,SAN3A,SAN4A, SAN1B,SAN2B,SAN3B,SAN4B, SAN1C,SAN2C,SAN3C,SAN4C, SAN1D,SAN2D,SAN3D,SAN4D, SAP1A,SAP2A,SAP3A,SAP4A, SAP1B,SAP2B,SAP3B,SAP4B, SAP1C,SAP2C,SAP3C,SAP4C, SAP1D,SAP2D,SAP3D,SAP4D) unterteilt ist, die mit den genannten entsprechenden ersten Einheiten-Leseverstärkertreiberleitungen (L1n,L2n,L3n,L4n, L1p,L2p,L3p,L4p) verbunden sind.

9. Eine Halbleiterspeichervorrichtung nach Anspruch 8, bei der jede der genannten zweiten Einheiten-Leseverstärkertreiberleitungen (SAN1A,SAN2A,SAN3A,SAN4A, ..., SAP1A,SAP2A,SAP3A,SAP4A, ...) mit den genannten ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) durch einen Gatetransistor (Q&sub1;,Q&sub5;,Q&sub9;,Q&sub1;&sub3;, ..., Q&sub1;&sub7;,Q&sub2;&sub1;,Q&sub2;&sub5;,Q&sub2;&sub9;, ...) verbunden ist (Fig. 10).

10. Eine Halbleiterspeichervorrichtung nach Anspruch 9, bei der die genannten Gatetransistoren (Q&sub1;,Q&sub5;,Q&sub9;,Q&sub1;&sub3;, ..., Q&sub1;&sub7;,Q&sub2;&sub1;,Q&sub2;&sub5;,Q&sub2;&sub9;, ...), die mit den genannten entsprechenden zweiten Einheiten-Leseverstärkertreiberleitungen (SAN1A,SAN2A,SAN3A,SAN4A, ..., SAP1A,SAP2A,SAP3A,SAP4A, ...) in demselben eingeteilten Block (A, B, C, D) verbunden sind, durch dasselbe Steuersignal (SENA, SEPA) gesteuert werden, so daß einer der genannten eingeteilten Blöcke (A, B, C, D) selektiert wird und die Einheiten (1A,2A,3A,4A,...) in dem genannten selektierten Block (A) zu derselben Zeitlage selektiert werden.

11. Eine Halbleiterspeichervorrichtung nach Anspruch 9, bei der die genannten Gatetransistoren (Q&sub1;,Q&sub5;,Q&sub9;,Q&sub1;&sub3;, ..., Q&sub1;&sub7;,Q&sub2;&sub1;,Q&sub2;&sub5;,Q&sub2;&sub9;, ...), die mit den genannten entsprechenden zweiten Einheiten-Leseverstärkertreiberleitungen (SAN1A,SAN2A,SAN3A,SAN4A, ..., SAP1A,SAP2A,SAP3A,SAP4A, ...) in demselben eingeteilten Block (A, B, C, D) verbunden sind, durch ein Auslesesignal (SEN1A, SEP1A) und die anderen Auffrischsignale (SEN2A, SEN3A,SEN4A, SEP2A, SEP3A,SEP4A) gesteuert werden, so daß eine Einheit (1A), die eine Speicherzelle zum Auslesen in einem selektierten Block (A) enthält, mit hoher Geschwindigkeit ausgelesen wird und die anderen Einheiten (1B,1C,1D) in dem genannten selektierten Block (A) zu einer anderen Zeitlage als die der Ausleseoperation nur aufgefrischt werden (Fig. 13).

12. Eine Halbleiterspeichervorrichtung nach Anspruch 11, bei der ein Spannungswert des genannten Auslesesignals (SEN1A) höher als jener des genannten Auffrischsignals (SEN2A,SEN3A,SEN4A) ist, so daß die genannte Ausleseoperationseinheit (1A) schnell angesteuert wird und die genannten Auffrischoperationseinheiten (2A, 3A, 4A) langsam angesteuert werden.

13. Eine Halbleiterspeichervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die genannte Halbleiterspeichervorrichtung ferner Datenbusleitungen (DB&sub2;, DB&sub3;; l&sub1;&sub2;, l&sub1;&sub3;) und eine Datenverriegelungsschaltung (DL) umfaßt, welche Datenbusleitungen (DB&sub2;, DB&sub3;; l&sub1;&sub2;, l&sub1;&sub3;) zwischen den genannten Leseverstärkern (SA) und der genannten Datenverriegelungsschaltung (DL) verbunden sind (Fig. 7).

14. Eine Halbleiterspeichervorrichtung nach Anspruch

13, bei der die genannten Datenbusleitungen erste Datenbusleitungen (DB&sub2;, DB&sub3;) umfassen, die mit den genannten Leseverstärkern (SA) verbunden sind und in der genannten ersten Verdrahtungsschicht (W&sub1;) längs der Wortleitungsrichtung (WL) gebildet sind, und zweite Datenbusleitungen (l&sub1;&sub2;, l&sub1;&sub3;), die zwischen den genannten entsprechenden ersten Busleitungen (DB&sub2;, DB&sub3;) und der genannten Datenverriegelungsschaltung (DL) verbunden sind und in der genannten zweiten Verdrahtungsschicht (W&sub2;) längs der Bitleitungsrichtung (BL) gebildet sind.

15. Eine Halbleiterspeichervorrichtung nach Anspruch 13, bei der die genannten zweiten Datenbusleitungen (l&sub1;&sub2;, l&sub1;&sub3;) mit einer Vielzahl der genannten ersten Datenbusleitungen (DB&sub2;, DB&sub3;) und der genannten Datenverriegelungsschaltung (DL) durch Gatetransistoren (31, 32) verbunden sind, welche Gatetransistoren (31, 32) durch einen Selektor (35) gesteuert werden, so daß eine der genannten ersten Datenbusleitungen (DB&sub2;, DB&sub3;) selektiert wird und mit der genannten Datenverriegelungsschaltung (DL) verbunden wird (Fig. 4A).

16. Eine Halbleiterspeichervorrichtung nach Anspruch 13, bei der die genannten ersten Datenbusleitungen (DB&sub2;, DB&sub3;) in eine Vielzahl von Gruppenbusleitungen (DB&sub2;&sub1;, DB&sub2;&sub2;; DB&sub3;&sub1;, DB&sub3;&sub2;) unterteilt sind, die genannten zweiten Datenbusleitungen (l&sub1;&sub2;, l&sub1;&sub3;) und die genannte Datenverriegelungsschaltung (DL) gemäß den eingeteilten Gruppenbusleitungen (DB&sub2;&sub1;, DB&sub2;&sub2;; DB&sub3;&sub1;, DB&sub3;&sub2;) vorgesehen sind, und die genannten zweiten Datenbusleitungen (l&sub1;&sub2;, l&sub1;&sub3;) mit den genannten entsprechenden Gruppenbusleitungen (DB&sub2;&sub1;, DB&sub2;&sub2;; DB&sub3;&sub1;, DB&sub3;&sub2;) und der genannten Datenverriegelungsschaltung (DL) durch einen Schaltkreis (SW) verbunden sind, so daß jede der genannten Gruppenbusleitungen (DB&sub2;&sub1;, DB&sub2;&sub2;; DB&sub3;&sub1;, DB&sub3;&sub2;) selektiert wird und mit der genannten Datenverriegelungsschaltung (DL) verbunden wird.

17. Eine Halbleiterspeichervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die genannte Halbleiterspeichervorrichtung ferner Signalleitungen umfaßt, die in der genannten ersten Verdrahtungsschicht (W&sub1;) und der genannten zweiten Verdrahtungsschicht (W&sub2;) gebildet sind.

18. Eine Halbleiterspeichervorrichtung nach Anspruch 1, bei der die genannten zweiten Leseverstärkertreiberleitungen (6: l&sub3;&sub1;, l&sub4;&sub1;, l&sub3;&sub2;, l&sub4;&sub2;; SAN, SAP) zwischen einem Speicherzellenabschnitt und einem peripheren Schaltungsabschnitt gebildet sind, und die genannten zweiten Leseverstärkertreiberleitungen (6: l&sub3;1 l&sub4;1; l&sub3;2 42; SAN, SAP) mit der genannten einen der genannten ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) durch einen Verbindungsleiter (7) verbunden sind (Fig. 19).

19. Eine Halbleiterspeichervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der jede der genannten Speicherzellen (MC) einen Stapelkondensator (5C) und einen Speicherzellentransistor (ST) umfaßt.

20. Eine Halbleiterspeichervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die genannte erste Verdrahtungsschicht (W&sub1;) und die genannte zweite Verdrahtungsschicht (W&sub2;), die über den genannten Speicherzellen (MC) und den genannten Leseverstärkern (SA) vorgesehen sind, verwendet werden, um Datenbusleitungen (DB&sub2;&sub1; DB&sub3;; l&sub1;&sub2;, l&sub1;&sub3;), Leseverstärkertreiberleitungen (l&sub2;, l&sub1;; Ln, Lp: l&sub3;&sub1;, l&sub4;&sub1;; l&sub3;&sub2;, l&sub4;&sub2;; SAN, SAP), andere Signalleitungen und Energiezuführungsleitungen (Vss, Vcc) zu bilden.

21. Eine Halbleiterspeichervorrichtung nach irgendeinem der vorhergehenden Ansprüche, in der ein Schaltelement zwischen der ersten Leseverstärkertreiberleitung (l&sub2;, l&sub1;; Ln, Lp) und einer der genannten ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) verbunden ist.

22. Eine Halbleiterspeichervorrichtung nach irgendeinem der vorhergehenden Ansprüche, in der die ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) in der Richtung der Wortleitung (WL) gebildet sind.

23. Eine Halbleiterspeichervorrichtung nach irgendeinem der vorhergehenden Ansprüche, in der die Vielzahl von Speicherzellen (MC) ein Speicherzellenarray bildet, und in der die ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) auf gegenüberliegenden Seiten des Speicherzellenarrays gebildet sind.

24. Eine Halbleiterspeichervorrichtung nach Anspruch 23, in der das Speicherzellenarray rechteckig ist und die ersten und zweiten Energiezuführungsleitungen (Vss, Vcc) auf kurzen Seiten des Speicherzellenarrays gebildet sind.