JPS6177198A

JPS6177198A - 半導体記憶装置

Info

Publication number: JPS6177198A
Application number: JP59197924A
Authority: JP
Inventors: Junichi Miyamoto; 順一宮本; Junichi Tsujimoto; 辻本　順一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-09-21
Filing date: 1984-09-21
Publication date: 1986-04-19
Also published as: US4680735A; EP0175880A2; EP0175880A3; EP0175880B1; DE3573186D1; JPH0249516B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明はフリップフロップ回路をデータ検出手段とし
て用いるようにした半導体記憶装置に係リ、特にワード
ラインにおける駆動信号の遅延時間を考慮した改良に関
する。

［発明の技術的背景］半導体記憶装置（以下メモリと称する）に用いられるセ
ンスアンプとしては、フリップ７０ツブ回路を用いたも
のが感度のよいものとされている。

このため、このような形式のセンスアンプはオーブンビ
ットライン方式やフォールディラドライン方式のダイナ
ミック型ＲＡＭや、ＥＰＲＯＭ（データ消去可能なプロ
グラマブル　リードオンリー　メ４木り）　、ＥＥＰＲ
ＯＭ　（電気的にデータ消去可能なプログラマブル　リ
ードオンリー　メモリ）等のメモリによく使用されてい
る。

第９図は従来のメモリに使用されている上記オーブンビ
ットライン方式のラッチ型センスアンプを示す回路図で
ある。図において、ＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭｏ５ｔ−ランジスタからなるフリップフ
ロップ１１の左側に配置された一方のビットライン１２
にはメモリセル１３ｈ（接続されており、右側に配置さ
れた他方のビットライン１４にはダミーセル１５が接続
されている。ここで上記メモリセル１３はそれぞれトラ
ンジスタのコンダクタンスの違いに基づいてデータを記
憶するＥＰＲＯＭ型のものであり、ダミーセル１５のコ
ンダクタンスは“１″レベル、Ｉｔ　ＯＩ＋レベルを記
憶しているメモリセル１３のコンダクタンスのほぼ中間
の値にされている。

このフリップフロップ１１で１よ、プリチャージ期間に
プリチャージ用トランジスタ１８．１９およびエコライ
ズ用トランジスタ２０が共にオン状態にされて、第１０
図の特性図に示すように一対のビットライン１２．１４
の電位２１．２２が同一電位に設定される。このとき、
フリップ７０ツブ１１と電ＩＶｏ　。

およびＶｓｓそれぞれとの間に挿入されているトランジ
スタ１６．１７はそれぞれのゲート入力信号によりオフ
状態にされている。従って、このとき、フリップ７０ツ
ブ１１は非アクテイブ状態にされている。フリップフロ
ップ１１が非アクテイブ状態のままプリチャージおよび
エコライズが停止されると、メモリセル１３とダミーセ
ル１５のコンダクタンスの差により、ビットライン１２
．１４の電位相互間には図示の電位差ΔＶが生じる。そ
してこの電位差ΔＶが十分大きな１直になった時点で上
記トランジスタ１６および１７がオン状態にされて、フ
リップフロップ１１がアクティブ状態にされる。アクテ
ィブ状態にされると、ビットライン１２．１４相互間の
電位差が７リツプフロツプ１１で増幅され、低レベル側
のビットライン１４の電位２２はより低レベルに、高レ
ベル側のビットライン１２の電位２１はより高レベルと
なるように、それぞれ急速にレベル設定がなされる。

ところで、通常のメモリでは第１１図に示すように上記
のようなビットライン対が複数段１）られ。

それぞれのビットライン対に対応して前記フリップフロ
ップ１１およびこのフリップフロップ１１のアクティブ
状態を制御するトランジスタ１６．１７からなるセンス
アンプ３０がそれぞれ設けられる。そして各ビットライ
ン１２．１４に接続されているメモリセル１３およびダ
ミーセル１５のゲートには、ワードライン　デコーダ／
ドライバー３１から出力されるデコード信号が各ワード
ライン３２を介して供給されている。

［背景技術の問題点コところで、上記各ワードライン３２は、ビットライン１
２．１４に対して直交するように設けられるので、実際
にこのメモリを集積回路化する際に、各ワードライン３
２はビットライン１２．１４とは異なる配線材料を用い
て構成する必要がある。例えば、一般にビットライン１
２．１４はアルミニュウムなどの金属材料により構成し
、ワードライン３２は多結晶シリコン層によって構成し
ている。この多結晶シリコン層によって構成されたワー
ドライン３２は、アルミニュームなどの金属に比較して
抵抗率が高く、基板との間に生じる寄生容量も大きなも
のとなる。しかもその配線長は比較的長くなるので、こ
のワードライン３２の各所に存在している図示の寄生抵
抗Ｒおよび寄生容量Ｃの値はそれぞれ大きなものとなる
。この結果、ワードライン３２を介して伝達される駆動
信号は順次遅延され、いわゆるワードライン遅延が生じ
る。この遅延時間は２５６にビットのＥＥＰＲＯＭの場
合には４０ｎＳないし５０ｎＳにも達する。従って、こ
のワードライン遅延のため、前記プリチャージ期間にお
けるビットライン電位の時間的変化の割合いはワードラ
イン　デコーダ／ドライバー３１に近いところと遠いと
ころとでは異なってしまう。例えば、ワードライン　デ
コーダ／ドライバー３１に近いところのビットライン１
２．１４における電位変化は、第１２図の特性図中の４
１１３よび４２に示すように比較的速い時期に低下し、
この反対に遠いところのビットライン１２．１４におけ
る電位変化は４３および４４に示すように比較的遅い時
期に低下する。このように電位変化の時期が異なるため
に、従来ではセンスアンプ３０をアクティブ状態にする
タイミングが問題になる。例えば第１２図のｔｌのタイ
ミングですべてのセンスアンプ３０をアクティブ状態に
したとする。このとき、ワードライン　デコーダ／ドラ
イバー３１に遠いところのビットライン１２．１４にお
ける電位差がまだ十分に生じていないときにデータ検出
を行なうことになるので、このビットラインに対応した
センスアンプ３０でのデータ検出は不可能である。他方
、第１２図のｔ２のタイミングですべてのセンスアンプ
３０をアクティブ状態にしたとすると、今度はワードラ
イン　デコーダ／ドライバー３１に近いところのビット
ライン１２゜１４における両電位４１．４２が共に低下
して一定の電位に落ちてしまい、この場合にもデータの
検出は不可能である。

さらに、従来ではすべてのセンスアンプ３０を同時にア
クティブ状態にするため、ｖＤＤとＶｓｓとの間に大き
なピーク電流が流れ、このピーク電流によりノイズが発
生して他の回路の電源ラインや信号ラインが浮上り、誤
動作の恐れが生じるという不都合もある。

［発明の目的Ｊこの発明は上記のような事情を考慮してなされたもので
あり、その目的はワードライン遅延が生じていても複数
の各センスアンプで安定にデータの検出を行なうことが
でき、かつデータ検出時において電源間に生じるピーク
電流の値を少なくし、これによって誤動作を防止するこ
とができる半導体記憶装置を提供することにある。

［発明の概要コ上記目的を達成するためこの発明にあっては、複数の各
データ検出手段と電源との間に第１および第２のトラン
ジスタを直列に犀入し、上記第１のトランジスタのゲー
トには上記各データ検出手段のアクティブ状態を制御す
る制御信号をそのまま供給し、上記第２のトランジスタ
のゲートには上記制御信号をワードライン遅延に対応し
た遅延時間を持って供給することによって、各データ廓
出手段をアクティブ状態にするタイミングが、対応する
ビットラインにおける電位変化のＲ３８タイミングとな
るようにしている。

［発明の実施例］以下、図面を参照してこの発明の一実流例を説明する。

第１図はこの発明に係る半導体記憶装置（メモリ）の溝
成を示す回路図である。この実施例のメモリでは従来と
同様に複数対のビットライン１２゜１４が設けられてい
る。これら複数対の各ビットライン１２．１４は複数の
各ラッチ型センスアンプ５０に接続されている。上記複
数対の各ビットライン１２゜１４のそれぞれにはｉｔの
メモリセル１３と１個のダミーセル１５が接続されてい
る。上記各一方のビットライン１２に接続されているメ
モリセル１３のうち対応する位置に配置されているもの
のゲートは、複数のワードライン３２Ａのうち対応する
ものに並列に接続されている。また上記一方の各ビット
ライン１２に接続されているダミーセル１５も一つのワ
ードライン３２Ａに並列に接続されている。同様に上記
他方の各ビットライン１４に接続されているメモリセル
１３のうち対応する位置に配置されているもののゲート
は複数のワードライン３２Ｂのうち対応するものに並列
に接続されている。また上記他方の各ビットライン１４
に接続されているダミーセル１５も一つのワードライン
３２Ｂ１．ｍｄｔ列に接続されている。上記複数のワー
ドライン３２Ａには、ワードライン　デコーダ／ドライ
バー３１Ａから出力されるデコード信号がそれぞれ供給
され、複数のワ−ドライン３２Ｂには、ワードライン　
デコーダ／′。

ドライバー３１Ｂから出力されるデコード１言号がそれ
ぞれ供給されている。

ここで上記各ビットライン１２．１４はアルミニューム
などの金属材料で構成されており、上記複数のワードラ
イン３２Ａ、３２Ｂはそれぞれシリコン層によって構成
されている。従って、第１図において上記複数のワード
ライン３２Ａ、３２Ｂそれぞれには前記したように比較
的大きな値の寄生抵抗Ｒ１および寄生容量Ｃ１が生じて
いる。また、各トランジスタ５８．６１のディメンジョ
ンは各メモリセル１３と同じとなるよう設定されている
。

上記？！数の各センスアンプ５０はそれぞれ、Ｐチャネ
ルＭＯＳトランジスタ５１．５２それぞれおよびＮチャ
ネルＭＯＳトランジスタ５３．５４それぞれからなるＣ
ＭＯＳインバータ５５．５６の入出力端子間を交差接続
してなるフリップフロップ５７、このフリップ７０ツブ
５７と電源Ｖｏｏとの間に直列に挿入されている２１［
！ｉｆのＰチャネルＭＯＳトランジスタ５８，５９、フ
リッフフロッフ５１ト電！Ｖｓｓとの間に直列に挿入さ
れている２個のＮチャネルＭＯＳトランジスタ６０．６
１で構成されている。上記一方のＣＭＯＳインバータ５
θの入力端子は前記一方のビットライン１２に接続され
ており、他方のＣＭＯＳインバータ５５の入力端子は前
記他方のビットライン１４に接続されている。また、上
記Ｐチャネ゛ルＭＯＳトランジスタ５８．５９．６０．
６１のゲートは、センスアンプ制御ライン６２．６３．
６４．６５にそれぞれ接続されている。

７０はアドレスの変化を検出して前記複数の各センスア
ンプ５０をアクティブ状態に設定するための制御信号を
出力するセンスアンプドライバーである。そしてこのセ
ンスアンプドライバー７０からの出力信号はインバータ
７１を介して上記センスアンプ制御ラインβ２．６３に
並列に供給されているとともに、上記センスアンプ制器
ライン６４．６５に並り１に供給されている。

上記センスアンプ制御ライン６２．６５は前記ワードラ
イン３２Ａ、　３２Ｂと同様に多結晶シリコン層で構成
されており、しかも線幅などの条件もすべてワードライ
ン３２Ａ、　３２Ｂと同様に設定されている。

また上記センスアンプ制御ライン６３．６４は前記ビッ
トライン１２．１４と同様にアルミニュームなどの金属
材料によって構成されている。従って、上記センスアン
プ制御ライン６２．６５には、前記ワードライン３２Ａ
、３２Ｂと同様の値の奇生抵抗Ｒ２および寄生容量Ｃ２
が生じている。なお、図において一つのセンスアンプ５
０のみに前記プリチャージ用トランジスタ１８．１９お
よびエコライズ用トランジスタ２０が接続されている状
態が示されているが、これは他のセンスアンプ５０につ
いても同様に接続されていることはもちろんである。

次に上記のような構成のメモリの動作を第２図のタイミ
ングチャートを用いて説明する。まず図示しない手段に
よってアドレスＡｄｄの変化が検出されると、上記１〜
ランジスタ１８．１９．２０が所定１１１１間だけオン
状態にされる。この結果、複数対の各ピッ１−ライン１
２．１４は共に電源電位ＶＤＤまで充電されて同電位に
設定される。他方、上記アドレスＡ（Ｉｄの変化により
、これに同期してセンスアンプドライバー７０は所定パ
ルス幅の信号Ｐ１を出力する。この信＠Ｐ１はそのまま
のレベルでセンスアンプ制御ライン６４に供給されると
ともに、インバータ７１によりレベル反転されてセンス
アンプ制御ライン６３に供給される。ところで、上記両
センスアンプ制御ライン６４．６３は共にアルミニュー
ムなどの金属材料で構成されており、はとんど信号の遅
延が生じないので、両センスアンプ制御ライン６４．６
３の信号は最少の遅延時間で各センスアンプ５０内のト
ランジスタ６０．５！１１に供給される。

そしてこれらのトランジスタ６０．５９は上記信号Ｐ１
の立ち下がりに同期してそれぞれオフ状態にされる。上
記両トランジスタ６０．５９がオフ状態にされることに
より、各フリップフロップ５７には電流が流されないの
で各センスアンプ５０は第２図に示すようにすべて非ア
クテイブ状態にされる。

また上記信号Ｐ１はそのままのレベルでセンスアンプ制
御ライン６５に供給されるとともに、インバータ７１に
よりレベル反転されてセンスアンプ制御ライン６２に供
給されている。ところが、この両センスアンプ１ｌｉｌ
Ｉｉ２Ｉｌライン６５．６２は共に多結晶シリコン層で
構成されているので、センスアンプ制御ライン６５上の
信号Ｐ２には信号Ｐ１に対して遅延時間が生じる。また
センスアンプ制御ライン６２上の信号にもセンスアンプ
制御ライン６３の信号に対して同様の遅延時間が生じる
。センスアンプ５０内のトランジスタｆ３１．５８は上
記信号Ｐ２の立ち下がりに同期してそれぞれオフ状態に
され、信号Ｐ２の立ち上がりに同期してそれぞれオン状
態にされので、各センスアンプ５０内のフリップフロッ
プ５７が動作するのは信号Ｐ２が立上がる時点となる。

従って、各センスアンプ５０は第２図に示すように、信
号Ｐ１の立ち下がりから信号Ｐ２の立ち上がりまでの期
間では非アクテイブ状態、すなわちフローティング状態
にされ、信号Ｐ２が立ち上がって始めてアクティブ状態
にされる。

いま、センスアンプドライバー７０に近い位置にあるセ
ンスアンプ５０内のトランジスタ５８．６１のゲートに
入力される信号とこれよりも一つたけセンスアンプドラ
イバー７０からに遠い位置にあるセンスアンプ５０内の
トランジスタ５８．６１のゲートに入力される信号との
間で生じている上記遅延時間がΔｔの場合、センスアン
プドライバー１０から遠くなるにつれてセンスアンプ５
０がアクティブ状態にされるタイミングはΔｔだけ順次
遅れていく。ところで、上記センスアンプ制御ライン６
２．６５はワードライン３２Ａ、　３２Ｂと同様に多結
晶シリコン層で構成され、しかも線幅などの条件もすべ
てワードライン３２Ａ、３２Ｂと同様に設定されている
ので、上記各遅延時間はワードライン３２Ａ、　３２Ｂ
についても同様の値となる。すなわち、ワードライン３
２Ａ、３２Ｂの駆動信号もワードラインデコーダ／ドラ
イバー３１Ａ、３１Ｂから遠ざかるにつれてΔｔだけ順
次遅れていくことになる。従って、ワードライン遅延が
生じていても、すべてのビットライン１２、１４相互間
の電位差が各センスアンプ５０でこれを安定に検出する
のに必要十分なだけ生じた時点で、すなわち各センスア
ンプ５０の感度が最もよい時点でデータの検出を行なわ
せることができる。

第３図はその様子を示す特性図である。すなわち、ある
位置でのビットライン相互間に所定の電位差Δ■が生じ
、このタイミングの時刻ｔａにそのビットラインが接続
されているセンスアンプ５０がアクティブ状態にされる
。そして上記時刻ｔａの後からΔｔの時間が経過したｔ
ｂの時刻になると、他の位置でのピッ］−ライン相互間
にも所定の電位差ΔＶが生じる。この遅延時間Δｔはセ
ンスアンプ制御ライン６２．６５上の信号にも同様に生
じているので、この位置でのビットラインが接続されて
いるセンスアンプ５０も最適なタイミングでアクティブ
状態にされる。従って、同様にすべてのセンスアンプ５
０がアクティブ状態されるのは、それぞれその位置での
ビットライン相互間に所定の電位差ΔＶが生じている時
となり、従って各センスアンプ５０て安定にデータの検
出が行なわれる。

しかもこのメモリでは、上記のようにデータの検出感度
を向上させる以外に次のような副次的な効果もある。す
なわち、従来のメモリではすべてのセンスアンプが同時
にアクティブ状態にされているので、前記したようにＶ
ｏｏとＶｓｓとの間には第４図の特性図中の曲線８１に
示すように大きなピーク電流が流れ、このピーク電流に
よりノイズが発生して他の回路の電源ラインや信号ライ
ンが浮上り、誤動作の恐れが生じるという不都合がある
。そしてこのときのピーク電流の値は１００ｍＡを越え
る場合がある。ところが、この実施例のメモリではセン
スアンプを順次アクティブ状態にしているので、第４図
の曲線８２に示すようにピーク電流が広い範囲に分布し
、その値は２０ｍＡ程度にまで低下させることができた
。このため、従来のようにノイズが発生して他の回路の
電源ラインや信号ラインが浮上り、誤動作の恐れが生じ
るという不都合は防止される。

ところで、上記実施例によるメモリではセンスアンプ５
０として従来よりもトランジスタを２個余計に追加する
必要があり、従来よりも素子数が増加することになる。

第５図は従来のセンスアンプ内のトランジスタ１６の部
分を実際に集積化する際のパターン平面図であり、第６
図は同じくこの実施例のセンスアンブ内のトランジスタ
５８．５９の部分を実際に集積化する際のパターン平面
図である。第５図において、９１、９２はトランジスタ
のソース、トレーｒンとなるＰ型領域、９３はゲート酸
化股領域、９４はゲート電穫であり、第６図において、
１０１．　４０２．　１０３はトランジスタのソース、
ドレインとなるＰ型領域、１０４、　１０５はゲート酸
化膜領域、１ｏ６，１ｏ７ハケート電極である。ここで
両パターンの占有面積を比較すると１個のトランジスタ
を２個にしても増加する画情はわずかである。従って従
来よりも素子数が増加しても全体での面積増加はわずか
となる。

第７図はこの発明の変形例の構成を示す回路図である。

上記実施例では各センスアンプ５ｏにおいて、フリップ
フロップ５７に対してアクティブ状態を制ｉｌｌするた
め（Ｄトランジス’；ｔ５８，５９．　ＧＯ，６１ヲそ
れぞれ独立に設けていた。ところがこの変形例のメモリ
では、各フリップフロップ５７に対し、前記センスアン
プ制御ライン６２．６５の信号がゲートに供給されてい
るＰチャネルのトランジスタ５８およびＮチャネルのト
ランジスタ６１を各７リツプフロツプ５７側に配置し、
前記センスアンプ制御ライン６３．６４の信号がゲート
に供給されているＰチャネルのトランジスタ５９および
Ｎチャネルのトランジスタ６０は電源ｖＤＤもしくはＶ
Ｂｓ側に配置し、しかもこの両トランジスタ５９．６０
は複数のフリップフロップ５７に対して共有されるよう
にしたちのである。

第８図はこの発明の他の変形例の構成を示す回路図であ
る。上記実施例では各センス７ンブ５ｏにおいて、フリ
ップフロップ５７に対してアクティブ状態を制御するた
めのトランジスタとしてＰチャネル側には５８．５９を
、Ｎチャネル側には６０．６１をそれぞれ設けていた。

ところがこの変形例のメモリでは、各フリップフロップ
５７のアクティブ状態を制御するためのトランジスタと
してＰチャネル側のトランジスタ５８．５９ｆ省略し、
Ｎチャネル側のみにトランジスタ６０．６１をそれぞれ
設けるようにしたものである。

なお、この発明は上記した各実施例に限定されるもので
はなく種々の変形が可能であることはいうまでもない。

例えば、上記各実施例では一対のビットラインに対して
１個のセンスアンプを設ける場合について説明したが、
これはメモリセルの寸法が小さい場合にはビットライン
とセンスアンプとの間にデコード信号で制御されるトラ
ンスフ１ゲートを接続し、このトランスファゲートを選
択的にオン状態にして必要なメモリセルをセンスアンプ
に接続するような構成としてもよい。

さらに、上記各実施例ではメモリセル１３およびダミー
セル１５がそれぞれ１１Ｉｉ！ｌのトランジスタからな
るＥＰＲＯ〜１型セルの場合について説明したが、これ
は各セルが不揮発性トランジスタおよびこのトランジス
タを選択する選択用トランジスタからなるＥＥＰＲＯＭ
型のものであっても実施が可能であることはもちろんで
ある。

また、上記第８図のようなものにも、前記第７図と同様
に、トランジスタ６０を複数のフリップフロップ５７で
共有化させることもできる。

［発明の効果］以上説明したようにこの発明によれば、ワードライン遅
延が生じていても複数の各センスアンプで安定にデータ
の検出を行なうことができ、かつデータ検出時において
電源間に生じるピーク電流の値を少なくし、これによっ
て誤動作を防止することができる半導体記憶装置を１？
供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体記憶装置（メ
モリ）の構成を示す回路図、第２図は上記実施例のメモ
リの動作を示すタイミングチャート、第３図および第４
図はそれぞれ上記実施例回路を説明するための特性図、
第５図は従来のメモリの一部のパターン平面図、第６図
はこの実施例のメモリの一部のパターン平面図、第７図
はこの発明の変形例の構成を示す回路図、第８図はこの
発明の他の変形例の構成を示す回路図、第９図は従来の
メモリに使用されているセンスアンプの回路図、第１０
図は上記従来のメモリの特性図、第１１図は上記第９図
のセンスアンプが用いられた通常のメモリの構成を示づ
回路図、第１２図は第１１図のメモリの特性図である。１２、１４・・・ビットライン、１３・・・メモリセル
、１５・・・ダミーセル、１８．１９・・・プリチセー
ジ用トランジスタ、２０・・・エコライス用（ヘランジ
スタ、３１・・・ワードラインデコーダ′ドライバー、
３２・・・ツー１−ライン、５０・・・ラッチ型センス
アンプ（データ検出手段）、５７・・・ノリツブフロッ
プ、５８．６１・・・トランジスタ（第２のトランジス
タ）　、　５９．６０・・・トランジスタ（第１のトラ
ンジスタ）　、　Ｇ２．６３．６４．　（３５・・・セ
ンスアンプ制御ライン、７０・・・センスアンプドライ
バー　〇出願人代理人　弁理士　鈴江武彦第５図　　　　　　第６７第９図下第１０図

Claims

【特許請求の範囲】

（１）ワードラインの信号で選択されるメモリセルおよ
びダミーセルがそれぞれ接続された複数のビットライン
対と、上記複数の各ビットライン対相互間の電位差を増
幅してデータの検出を行なう複数のデータ検出手段と、
上記各データ検出手段と電源との間に挿入され、ゲート
に上記各データ検出手段のアクティブ状態を制御する制
御信号が最少の遅延時間で供給される複数の第１のトラ
ンジスタと、上記各データ検出手段と電源との間に挿入
されかつ上記複数の各第１のトランジスタと直列接続さ
れ、ゲートに上記制御信号が所定の遅延時間を持って供
給される複数の第２のトランジスタとを具備したことを
特徴とする半導体記憶装置。
（２）前記各第２のトランジスタのゲートに供給されて
いる制御信号が持つ遅延時間が、前記対応するビットラ
インに接続されているメモリセルのワードラインに生じ
る信号遅延時間に相当する時間にされている特許請求の
範囲第１項に記載の半導体記憶装置。
（３）前記第２のトランジスタのゲート容量が、前記ワ
ードラインに接続されたメモリセルのゲート容量と等価
な値にされている特許請求の範囲第１項に記載の半導体
記憶装置。
（４）前記第１のトランジスタが電源側に、前記第２の
トランジスタが前記データ検出手段側にそれぞれ配置さ
れ、上記第１のトランジスタが複数のデータ検出手段で
共有されている特許請求の範囲第１項に記載の半導体記
憶装置。
（５）前記複数の各データ検出手段がそれぞれフリップ
フロップ回路で構成されている特許請求の範囲第１項に
記載の半導体記憶装置。