KR20220019572A - 머지드 버퍼 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 메모리 장치는, 복수의 메모리 셀들을 갖는 플레인들(plains)을 포함하는 메모리 셀 어레이; 상기 메모리 셀들 중 적어도 하나의 메모리 셀과 비트 라인을 통해 연결되고, 상기 비트 라인과 연결된 상기 적어도 하나의 메모리 셀에 저장된 데이터를 리드하는 센싱 동작을 수행하는 페이지 버퍼; 상기 페이지 버퍼를 제어하기 위한 페이지 버퍼 제어 신호들을 상기 페이지 버퍼에 전송하는 제어 로직; 공통 기준 전압을 생성하는 공통 기준 전압 생성기; 및 상기 공통 기준 전압을 이용하여 상기 페이지 버퍼 제어 신호들 중 적어도 하나에 대한 기준 신호를 생성하는 복수의 머지드 버퍼들(merged buffers)을 포함할 수 있다.

Description

머지드 버퍼 및 이를 포함하는 메모리 장치{MERGED BUFFER AND MEMORY DEVICE INCLUDING SAME}
본 발명은 머지드 버퍼에 관한 것으로, 보다 구체적으로는 머지드 버퍼 및 이를 포함하는 메모리 장치에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시예는 빠르게 기준 신호들을 안정화시키고 오버 드라이브(overdrive) 및 언더 드라이브(underdrive) 기능을 지원하는 머지드 버퍼 및 이를 포함하는 메모리 장치를 제공한다.
일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 갖는 플레인들(plains)을 포함하는 메모리 셀 어레이; 상기 메모리 셀들 중 적어도 하나의 메모리 셀과 비트 라인을 통해 연결되고, 상기 비트 라인과 연결된 상기 적어도 하나의 메모리 셀에 저장된 데이터를 리드하는 센싱 동작을 수행하는 페이지 버퍼; 상기 페이지 버퍼를 제어하기 위한 페이지 버퍼 제어 신호들을 상기 페이지 버퍼에 전송하는 제어 로직; 공통 기준 전압을 생성하는 공통 기준 전압 생성기; 및 상기 공통 기준 전압을 이용하여 상기 페이지 버퍼 제어 신호들 중 적어도 하나에 대한 기준 신호를 생성하는 복수의 머지드 버퍼들(merged buffers)을 포함할 수 있다.
일 실시예에 따른 머지드 버퍼는, 공통 기준 전압을 수신하는 입력부; 일정한 크기를 갖는 고정 전류를 생성하는 적어도 하나의 고정 전류 생성부; 서로 상응하는 크기를 갖는 전류와 미러 전류를 생성하는 적어도 하나의 전류 미러부; 상기 미러 전류에 대한 응답으로 전류를 출력하는 적어도 하나의 전류 유도부; 상기 전류 유도부에서 출력하는 전류와 상기 미러 전류에 기초하여 상기 기준 신호를 생성하는 출력부; 및 상기 출력부로부터 피드백되는 전압에 대한 응답으로 전류를 생성하는 피드백부를 포함할 수 있다.
본 기술은 빠르게 기준 신호들을 안정화시키고 오버 드라이브(overdrive) 및 언더 드라이브(underdrive) 기능을 지원하는 머지드 버퍼 및 이를 포함하는 메모리 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 따른 메모리 컨트롤러와 메모리 장치 사이에 교환되는 신호들을 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시예를 나타낸 도면이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 6은 도 4의 메모리 블록이 3차원으로 구성된 실시예를 설명하기 위한 도면이다.
도 7은 도 4의 메모리 블록이 3차원으로 구성된 다른 실시예를 설명하기 위한 도면이다.
도 8은 도 1에 따른 메모리 장치에서 멀티 플레인 구조를 설명하기 위한 도면이다.
도 9는 도 3의 페이지 버퍼에 대한 일 실시예를 나타낸 도면이다.
도 10은 도 9에 따른 제1 내지 제3 센싱 신호를 위한 기준 신호들을 나타낸 예시도이다.
도 11은 도 10에 따른 기준 신호들 중 제1 기준 센싱 신호가 플레인마다 독립적으로 생성되는 점을 설명하기 위한 예시 그래프이다.
도 12는 플레인들마다 개별적으로 기준 신호들을 생성하기 위한 방법을 설명하기 위한 예시도이다.
도 13은 플레인들마다 개별적으로 기준 신호들을 생성하기 위한 다른 방법을 설명하기 위한 예시도이다.
도 14는 도 13에 따른 공통 기준 전압 생성기에 대한 예시 회로도이다.
도 15는 공통 기준 전압이 온도에 따라 달리 생성하는 점을 설명하기 위한 예시 그래프이다.
도 16은 도 13에 따른 머지드 버퍼를 나타낸 예시 회로도이다.
도 17은 도 16에 따른 머지드 버퍼의 동작을 설명하기 위한 예시 회로도이다.
도 18은 도 16에 따른 머지드 버퍼의 다른 실시예를 나타낸 예시 회로도이다.
도 19는 도 16에 따른 머지드 버퍼의 또 다른 실시예를 나타낸 예시 회로도이다.
도 20은 도 16에 따른 바이어스 전압들을 생성하기 위한 예시 회로도이다.
도 21은 도 1에 따른 메모리 시스템이 적용된 메모리 카드를 설명하기 위한 도면이다.
도 22는 도 1에 따른 메모리 시스템이 적용된 SSD 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100), 및/또는 호스트(Host; 2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 리드 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드 및 어드레스를 입력받고, 입력받은 어드레스에 상응하는 위치(예를 들면, 물리 어드레스)에 저장된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 메모리 장치(1100)는 소자 가공이 끝난 개개의 IC(Integrated Chip)로서 칩(chip) 또는 다이(die)로 지칭될 수도 있다.
메모리 시스템(1000)은 메모리 장치(1100)를 복수개 포함할 수 있고, 복수의 메모리 장치들은 메모리 컨트롤러(1200)와 연결된 채널에 따라 복수의 메모리 장치 그룹들(1300)로 그룹핑될 수 있다. 예를 들어, 메모리 장치들 중에서, 메모리 컨트롤러(1200)와 제1 채널(CH1)을 통해 연결된 메모리 장치들은 제1 그룹(GR1)으로 지칭될 수 있고, 메모리 장치들 중에서, 메모리 컨트롤러(1200)와 제2 채널(CH2)을 통해 연결된 메모리 장치들은 제2 그룹(GR2)으로 지칭될 수 있다. 도 1에서는 하나의 그룹이 다수의 메모리 장치들을 포함하는 것으로 도시하였으나, 하나의 그룹이 단일한 메모리 장치(1100)를 포함할 수도 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는, 호스트(2000)로부터 커맨드가 수신되면, 수신된 커맨드에 따라 채널들(CH1~CHk) 각각에 연결된 메모리 장치 그룹들(1300)을 제어할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 각 채널에 연결된 메모리 장치 그룹들(1300)을 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다.
도 2는 도 1에 따른 메모리 컨트롤러와 메모리 장치 사이에 교환되는 신호들을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)와 메모리 장치(1100)는 입출력 패드(DQ)를 통해 커맨드, 데이터 및/또는 어드레스를 서로 주고받을 수 있다. 예를 들어, 입출력 패드(DQ)는 8 비트(8bit)의 데이터를 송수신할 수 있도록, 8개의 라인들로 구성될 수 있고, 각 라인은 1 비트의 데이터를 송수신할 수 있다.
메모리 장치(1100)는 CE# 패드를 통해 칩 인에이블 신호를 수신하고, WE# 패드를 통해 라이트 인에이블 신호를 수신하고, RE# 패드를 통해 리드 인에이블 신호를 수신하고, ALE 패드를 통해 어드레스 래치 인에이블 신호를 수신하고, CLE 패드를 통해 커맨드 래치 인에이블 신호를 수신하고, WP# 패드를 통해 라이트 프로텍션 신호를 수신할 수 있다.
어드레드 래치 인에이블 신호는, 입출력 패드(DQ)를 통해 메모리 장치(1100)로 제공되는 어드레스를 메모리 장치(1100)가 어드레스 레지스터(address register)에 로드하도록 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 칩 인에이블 신호는, 하나 이상의 메모리 장치들을 인에이블(enable) 또는 디스에이블(disable)하기 위해 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 커맨드 래치 인에이블 신호는, 입출력 패드(DQ)를 통해 메모리 장치(1100)로 제공되는 커맨드를 메모리 장치(1100)가 커맨드 레지스터(command register)에 로드하도록 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 리드 인에이블 신호는, 메모리 장치(1100)가 메모리 컨트롤러(1200)로 데이터를 전송하도록, 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 라이트 인에이블 신호는, 커맨드와 어드레스 및 데이터가 전달되는 것을 알리는 신호일 수 있다.
메모리 장치(1100)는 RB 패드(RB)를 통해 레디-비지 신호를 메모리 컨트롤러(1200)로 출력할 수 있다. 레디-비지 신호는, 메모리 장치(1100)의 메모리 어레이가 비지 상태(busy state)와 아이들 상태(idle state) 중 어느 상태에 있는지를 지시할 수 있다.
도 2에서는 하나의 메모리 장치(1100)와 메모리 컨트롤러(1200) 사이의 연결 관계를 도시하였으나, 상기 입출력 패드(DQ), CE# 패드, WE# 패드, RE# 패드, ALE 패드, CLE 패드, 및 WP# 패드가 하나의 채널(CH1~CHk)을 형성하고, 형성된 채널(CH1~CHk)을 통해 메모리 컨트롤러(1200)와 메모리 장치 그룹들(1300) 중 하나가 연결될 수 있다.
따라서, 메모리 컨트롤러(1200)가 하나의 채널에 포함된 입출력 패드(DQ)를 통해 커맨드, 데이터 및/또는 어드레스를 전송하면, 해당 채널과 연결된 그룹에 속하는 메모리 장치들(1100)이 모두 또는 해당 채널과 연결된 그룹 내에서 메모리 컨트롤러(1200)에 의해 선택된 메모리 장치(1100)가 커맨드, 데이터 및/또는 어드레스를 수신할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 제1 채널(CH1)에 대응하는 입출력 패드(DQ)를 통해 상태 리드 커맨드를 메모리 장치(1100)들로 전송할 수 있고, 상태 리드 커맨드에 대한 응답으로, 제1 채널(CH1)에 연결된 제1 그룹(GR1) 내의 메모리 장치들 중 적어도 하나가 상태 정보를 입출력 패드(DQ)로 전송할 수 있다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다. 예를 들어, 메모리 장치(1100)는, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치 중 하나일 수 있다. 도 3에서는 비휘발성 메모리 장치를 예로 들어 도시한다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(peripheral circuits; 200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(100)는 적어도 하나의 플레인(plane)을 포함할 수 있고, 플레인은 하나 이상의 메모리 블록들(memory blocks)을 포함할 수 있다. 실시 예에서, 플레인은 프로그램, 리드 또는 이레이즈 동작을 수행시에 엑세스되는 메모리 영역의 단위일 수 있다. 메모리 블록들 각각은 다수의 메모리 셀들을 포함할 수 있다. 다수의 플레인들이 포함된 구조를 멀티 플레인 구조로 지칭할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은, 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 감지 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는, 제어 로직(300)에서 출력되는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
로우 디코더(220)는, 제어 로직(300)으로부터 출력된 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 공급할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 및/또는 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은, 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 제어 로직(300)으로부터 출력된 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는, 제어 로직(300)으로부터 출력된 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는, 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신할 수 있고, 메모리 셀 어레이(100)에서 리드된 데이터를 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들어, 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 감지 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)를 수신한 것에 대한 응답으로, 주변 회로들(200)를 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 주변 회로들(200)로 출력할 수 있다. 예를 들어, 제어 신호들은, 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>) 중 적어도 하나를 포함할 수 있다. 제어 로직(300)은, 동작 신호(OP_CMD)를 전압 생성 회로(210)로 출력하고, 로드 어드레스(RADD)를 로우 디코더(220)로 출력하고, 페이지 버퍼 제어 신호들(PBSIGNALS)를 페이지 버퍼 그룹(230)으로 출력하고, 허용 비트(VRY_BIT<#>)를 전류 감지 회로(260)로 출력할 수 있다. 또한, 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
한편, 페이지 버퍼 제어 신호들(PBSIGNALS)의 적어도 일부는, 제어 로직(300)이 직접 출력하지 않을 수 있으며, 제어 로직(300)의 제어에 따라 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력하는 별도의 회로들이 있을 수 있다.
예를 들어, 메모리 장치(1100)는, 공통 기준 전압(CRV)을 생성하는 공통 기준 전압 생성기(500), 공통 기준 전압(CRV)을 이용하여 페이지 버퍼 제어 신호들(PBSIGNALS) 중 적어도 하나에 대한 기준 신호(RSIG)를 생성하는 머지드 버퍼(510), 및 기준 신호(RSIG)를 수신하고 페이지 버퍼 제어 신호들(PBSIGNALS) 중 적어도 하나를 출력하는 버퍼 회로(OPBF)를 더 포함할 수 있다.
버퍼 회로(OPBF)가 출력하는 페이지 버퍼 제어 신호들(PBSIGNALS) 중 적어도 하나는 페이지 버퍼(PB1~PBI)의 센싱 동작을 제어하기 위한 제1 센싱 신호(PB_SENSE), 제2 센싱 신호(SA_CSOC), 및 제3 센싱 신호(SA_SENSE) 중 적어도 하나를 포함할 수 있다.
기준 신호(RSIG)는, 제1 센싱 신호(PB_SENSE)를 생성하기 위한 제1 기준 센싱 신호(VPB_SENSE), 제2 센싱 신호(SA_CSOC)를 생성하기 위한 제2 기준 센싱 신호(VSA_CSOC), 및 제3 센싱 신호(SA_SENSE)를 생성하기 위한 제3 기준 센싱 신호(VSA_SENSE)를 포함할 수 있다.
머지드 버퍼(510)는, 메모리 셀 어레이(100)가 갖는 플레인들에 상응하는 개수만큼 메모리 장치(1100)에 포함될 수 있다. 예를 들어, 메모리 셀 어레이(100)가 제1 내지 제4 플레인들(P1~P4, 도 8 참조)을 포함하는 경우, 메모리 장치(1100)는, 제1 플레인(P1)을 위한 기준 신호를 생성하는 머지드 버퍼(510), 제2 플레인(P2)을 위한 기준 신호를 생성하는 머지드 버퍼(510), 제3 플레인(P3)을 위한 기준 신호를 생성하는 머지드 버퍼(510), 및 제4 플레인(P4)을 위한 기준 신호를 생성하는 머지드 버퍼(510)를 포함할 수 있다.
제어 로직(300)은, 기준 신호(RSIG)에 기초하여 생성된 페이지 버퍼 제어 신호들(PBSIGNALS)이 페이지 버퍼(PB1~PBI)에 공급되도록, 공통 기준 전압 생성기(500)와 머지드 버퍼(510)의 동작을 제어할 수 있다. 제어 로직(300)은, 공통 기준 전압 생성기(500)의 동작을 제어하는 제1 제어 신호(CSIG1)를 공통 기준 전압 생성기(500)에 공급하고, 머지드 버퍼(510)의 동작을 제어하는 제2 제어 신호(CSIG2)를 머지드 버퍼(510)에 공급할 수 있다. 제1 제어 신호(CSIG1)는 공통 기준 전압 생성기(500)의 동작을 인에이블(enable)하거나 디스에이블(disable)하는 신호 및 공통 기준 전압 생성기(500)에 포함된 가변 저항(Rx, 도 14 참조)의 저항값을 결정하는 신호를 포함할 수 있다. 제2 제어 신호(CSIG2)는, 머지드 버퍼(510)의 동작을 인에이블(enable)하거나 디스에이블(disable)하는 신호 및 머지드 버퍼(510)에 포함된 가변 저항들(VR1, VR2, VR3)의 저항값을 결정하는 드라이브 제어 신호를 포함할 수 있다. 머지드 버퍼(510)는, 드라이브 제어 신호에 기초하여, 미리 설정된 전압 레벨에 해당하는 기준 레벨, 기준 레벨보다 높은 오버 드라이브 레벨, 기준 레벨보다 낮은 언더 드라이브 레벨 중 하나에 상응하는 전압 레벨을 갖는 기준 신호(RSIG)를 출력할 수 있다.
공통 기준 전압 생성기(500), 머지드 버퍼(510), 및 버퍼 회로(OPBF)에 대해서는 도 10 내지 도 20을 참조하여 이하에서 더욱 상세히 설명한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함할 수 있다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 도 4에 도시된 다수의 메모리 블록들(BLK1~BLKz) 중에서 제1 메모리 블록(BLK1)이 예시적으로 도시된다. 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 동일한 형태를 가질 수 있다.
제1 메모리 블록(BLK1)은 비트 라인들(BL1~BLI)과 소스 라인(source line; SL) 사이에 연결된 다수의 셀 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 셀 스트링들(ST)은 비트 라인들(BL1~BLI)에 각각 연결되고, 소스 라인(SL)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 제1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)의 개수는 도 5에 도시된 개수로 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 제1 비트 라인(BL1) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수도 있다.
서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다. 여기서, 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들(F1~Fn) 중 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1)의 그룹이 하나의 물리 페이지(physical page; PPG)가 될 수 있다. 프로그램 및 리드 동작들은 물리 페이지(PPG) 단위로 수행될 수 있다.
도 6은 도 4의 메모리 블록이 3차원으로 구성된 실시예를 설명하기 위한 도면이다.
도 6을 참조하면, 도 4에 도시된 다수의 메모리 블록들(BLK1~BLKz) 중에서 제1 메모리 블록(BLK1)이 예시적으로 도시된다. 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 동일한 형태를 가질 수 있다.
3차원 구조로 구현된 제1 메모리 블록(BLK1)은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 또는, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 7은 도 4의 메모리 블록이 3차원으로 구성된 다른 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 도 4에 도시된 다수의 메모리 블록들(BLK1~BLKz) 중에서 제1 메모리 블록(BLK1)이 예시적으로 도시된다. 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 동일한 형태를 가질 수 있다.
3차원 구조로 구현된 제1 메모리 블록(BLK1)은 기판 상에 수직한 방향(Z 방향)의 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결되며 쌍을 이루는 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 구조를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제2 방향(Y 방향)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
도 8은 도 1에 따른 메모리 장치에서 멀티 플레인 구조를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 장치(1100)의 메모리 셀 어레이(100)는 다수의 플레인들(P1~P4)을 포함할 수 있다. 예를 들면, 제1 내지 제4 플레인들(P1~P4)이 하나의 메모리 장치(1100) 내 메모리 셀 어레이(100)에 포함될 수 있다.
제1 내지 제4 플레인들(P1~P4) 각각은 로우 디코더들(RD1~RD4) 및 페이지 버퍼 그룹들(PBG1~PBG4)이 연결될 수 있으며, 각각 독립적으로 동작할 수 있다. 예를 들면, 제1 플레인(P1)은 제1 로우 디코더(RD1) 및 제1 페이지 버퍼 그룹(PBG1)에 연결되어 동작할 수 있고, 제2 플레인(P2)은 제2 로우 디코더(RD2) 및 제2 페이지 버퍼 그룹(PBG2)에 연결되어 동작할 수 있고, 제3 플레인(P3)은 제3 로우 디코더(RD3) 및 제4 페이지 버퍼 그룹(PBG4)에 연결되어 동작할 수 있다.
리드 동작을 예를 들면, 제1 내지 제4 로우 디코더들(RD1~RD4)은 각각 수신된 로우 어드레스에 응답하여 제1 내지 제4 플레인들(P1~P4) 각각에서 선택된 메모리 블록에 리드 전압을 인가할 수 있다. 제1 내지 제4 페이지 버퍼 그룹들(PBG1~PBG4)은 제1 내지 제4 플레인들(P1~P4)에 연결된 비트 라인들의 전압 또는 전류를 센싱하여 리드된 데이터를 임시로 저장할 수 있다. 제1 내지 제4 플레인들(P1~P4)의 센싱 동작이 모두 완료되면, 제1 내지 제4 페이지 버퍼 그룹들(PBG1~PBG4)에 임시로 저장된 리드된 데이터는 입출력 회로(250)를 통해 순차적으로 출력될 수 있다. 예를 들면, 제1 페이지 버퍼 그룹(PBG1)의 리드된 데이터가 첫 번째로 출력된 후, 제2 내지 제4 페이지 버퍼 그룹들(PBG2~PBG4)의 리드된 데이터가 순차적으로 출력될 수 있다.
도 8에서와 같이 복수의 플레인들(P1~P4)을 포함하는 메모리 장치(1100)는, 서로 다른 플레인에 위치한 블록들이나 페이지들에 대하여 동시에(또는 병렬적으로) 리드, 프로그램 또는 소거 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는, 제어 로직(300)에 플레인 인터리브 동작을 지시하는 커맨드를 전송할 수 있다. 더욱 상세하게, 메모리 컨트롤러(1200)는, 서로 다른 플레인에 위치한 블록들이나 페이지들에 대하여 동시에 리드하도록, 제어 로직(300)에 플레인 인터리브 리드 동작을 지시하는 커맨드를 전송할 수 있다.
한편, 플레인 인터리브 동작을 수행하기 위해서 제어 로직(300)은, 플레인들(P1~P4) 각각에 상응하는 독립적인 제어 로직들(CL1~CL4)을 포함할 수 있다. 예를 들어, 제1 제어 로직(CL1)은 제1 플레인(P1)에 대한 동작을 제어할 수 있고, 제2 제어 로직(CL2)은 제2 플레인(P2)에 대한 동작을 제어할 수 있고, 제3 제어 로직(CL3)은 제3 플레인(P3)에 대한 동작을 제어할 수 있고, 제4 제어 로직(CL4)은 제4 플레인(P4)에 대한 동작을 제어할 수 있다. 따라서, 제1 내지 제4 로우 디코더들(RD1~RD4)과 제1 내지 제4 페이지 버퍼들(PBG1~PBG4)은 제1 내지 제4 제어 로직들(CL1~CL4)에 의해 각각 독립적으로 제어될 수 있다. 또한, 제어 로직들(CL1~CL4) 중 적어도 일부가 통합되어 하나의 제어 로직이 2개 이상의 플레인들을 제어하도록 구현될 수도 있다.
도 9는 도 3의 페이지 버퍼에 대한 일 실시예를 나타낸 도면이다.
도 9를 참조하여 도 3에 도시된 다수의 페이지 버퍼들(PB1~PBI) 중에서 제1 페이지 버퍼(PB1)를 예시적으로 설명하지만, 나머지 페이지 버퍼들도 제1 페이지 버퍼(PB1)와 동일하거나 유사하게 구성될 수 있다.
제1 페이지 버퍼(PB1)는 제어 로직(300)에서 출력되는 신호에 응답하여 동작할 수 있다. 이하에서 설명되는 신호들(PB_SENSE, SA_PRECH, SA_SENSE, SA_CSOC, SA_DISCH)은 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 포함될 수 있다.
도 9를 참조하면, 제1 페이지 버퍼(PB1)는, 제1 센싱 신호(PB_SENSE)에 대한 응답으로, 제1 비트 라인(BL1)과 공통 감지 노드(CSO)를 전기적으로 연결하는 비트라인 연결부(231), 공통 감지 노드(CSO)와 센싱 노드(SEN) 사이에 연결되어, 공급전원(V_CORE)으로부터 공급된 전하(charge)를 제1 비트 라인(BL1)에 차징하는 프리차지 동작 및/또는 제1 비트 라인(BL1)의 전류를 감지하는 센싱 동작을 수행하는 프리차지-센싱부(232), 센싱 노드(SEN)의 전위 레벨에 대응하는 데이터를 래치 노드(QS)로 출력하는 센싱 데이터 출력부(233), 및 래치 노드(QS)로 출력되는 데이터를 래치하는(또는 저장하는) 센싱 래치부(SLATS)를 포함할 수 있다. 여기서, 공통 감지 노드(CSO)의 전압은, 제1 비트 라인(BL1)과 연결된 메모리 셀의 문턱전압에 기초하여 결정되고, 공통 감지 노드(CSO)와 프리차지-센싱부(232)를 통해 전기적으로 연결된 센싱 노드(SEN)의 전압도 제1 비트 라인(BL1)과 연결된 메모리 셀의 문턱전압에 기초하여 결정될 수 있다.
구체적으로, 비트 라인 연결부(231)는 제1 비트 라인(BL1)과 공통 감지 노드(CSO) 사이에 연결되고, 제1 센싱 신호(PB_SENSE)를 공급받는 게이트 전극을 갖는 제1 NMOS 트랜지스터(N1)를 포함할 수 있다. 따라서, 제1 NMOS 트랜지스터(N1)는 제1 센싱 신호(PB_SENSE)에 대한 응답으로 턴-온되거나 턴-오프 될 수 있다.
프리차지-센싱부(232)는, 프리차지 신호(SA_PRECH)에 대한 응답으로, 제1 비트 라인(BL1)을 프리차지할 수 있다. 또한, 프리차지-센싱부(232)는, 제2 센싱 신호(SA_CSOC)에 대한 응답으로, 공통 감지 노드(CSO)와 감지 앰프 노드(SAN)를 전기적으로 연결하거나, 제3 센싱 신호(SA_SENSE)에 대한 응답으로, 공통 감지 노드(CSO)와 센싱 노드(SEN)를 전기적으로 연결하여 센싱 동작을 수행할 수 있다.
예를 들어, 프리차지-센싱부(232)는, 공통 감지 노드(CSO)와 감지 앰프 노드(SAN) 사이에 연결되고, 제2 센싱 신호(SA_CSOC)를 공급받는 게이트 전극을 갖는 제2 NMOS 트랜지스터(N2), 공통 감지 노드(CSO)와 센싱 노드(SEN) 사이에 연결되고 제3 센싱 신호(SA_SENSE)를 공급받는 게이트 전극을 갖는 제3 NMOS 트랜지스터(N3), 감지 엠프 노드(SAN)와 센싱 노드(SEN) 사이에 연결되고 프리차지 신호(SA_PRECH)를 공급받는 게이트 전극을 갖는 제4 NMOS 트랜지스터(N4), 및 공급전원(V_CORE)과 감지 앰프 노드(SAN) 사이에 연결되고, 래치 노드(QS)와 연결된 게이트 전극을 갖는 제1 PMOS 트랜지스터(PT1)를 포함할 수 있다.
제2 NMOS 트랜지스터(N2)는 제2 센싱 신호(SA_CSOC)에 대한 응답으로, 감지 엠프 노드(SAN)와 공통 감지 노드(CSO)를 서로 전기적으로 연결할 수 있다. 제3 NMOS 트랜지스터(N3)는 제3 센싱 신호(SA_SENSE)에 대한 응답으로, 공통 감지 노드(CSO)와 센싱 노드(SEN)를 서로 연결적으로 연결할 수 있다. 제4 NMOS 트랜지스터(N4)는 프리차지 신호(SA_PRECH)에 대한 응답으로, 감지 엠프 노드(SAN)와 센싱 노드(SEN)를 서로 전기적으로 연결할 수 있다. 제1 PMOS 트랜지스터(PT1)는, 래치 노드(QS)의 전압 레벨에 기초하여, 공급전원(V_CORE)에서 공급되는 전하를 감지 앰프 노드(SAN)로 전달할 수 있다.
센싱 데이터 출력부(233)는, 센싱 노드(SEN)와 연결된 게이트 전극을 포함하고 공급전원(V_CORE)과 래치 노드(QS) 사이에 연결된 제2 PMOS 트랜지스터(PT2)를 포함할 수 있다. 제2 PMOS 트랜지스터(PT2)는, 센싱 노드(SEN)에 인가되는 전압 레벨에 기초하여 공급전원(V_CORE)과 래치 노드(QS)를 전기적으로 연결할 수 있다.
제1 페이지 버퍼(PB1)는, 공통 감지 노드(CSO)와 접지 사이에 연결되어 제1 비트 라인(BL1)에 충전된 전하를 접지로 디스차지하는 디스차지부(234)를 더 포함할 수 있다. 디스차지부(234)는, 디스차지 신호(SA_DISCH)가 공급되는 게이트 전극을 포함하고, 공통 감지 노드(CSO)와 디스차지 노드(DN) 사이에 전기적으로 연결된 제5 NMOS 트랜지스터(N5) 및 디스차지 노드(DN)와 접지 사이에 연결되고, 래치 노드(QS)에 연결된 게이트 전극을 갖는 제6 NMOS 트랜지스터(N6)를 포함할 수 있다. 디스차지부(234)는, 디스차지 신호(SA_DISCH)에 대한 응답으로, 공통 감지 노드(CSO)를 접지와 전기적으로 연결함으로써, 제1 비트 라인(BL1)에 충전된 전하를 디스차지할 수 있다.
그 밖에도, 제1 페이지 버퍼(PB1)는 전달 신호(TRANSO)에 대한 응답으로, 공통 감지 노드(CSO)와 메인 래치 센싱 노드(SO)를 전기적으로 연결하는 제7 NMOS 트랜지스터(N7) 및 메인 래치 센싱 노드(SO)의 전압 레벨을 래치하는 메인 래치부(MLATS)를 더 포함할 수도 있다.
예를 들어, 제1 센싱 신호(PB_SENSE), 제2 센싱 신호(SA_CSOC), 및 제3 센싱 신호(SA_SENSE)는, 서로 일정한 전압 레벨 간격을 가질 수 있다.
도 10은 도 9에 따른 제1 내지 제3 센싱 신호를 위한 기준 신호들을 나타낸 예시도이다. 도 11은 도 10에 따른 기준 신호들 중 제1 기준 센싱 신호가 플레인마다 독립적으로 생성되는 점을 설명하기 위한 예시 그래프이다.
도 10을 참조하면, 제1 센싱 신호(PB_SENSE)는 제1 기준 센싱 신호(VPB_SENSE)로부터 생성되고, 제2 센싱 신호(SA_CSOC)도 제2 기준 센싱 신호(VSA_CSOC)로부터 생성되고, 제3 센싱 신호(SA_SENSE)도 제3 기준 센싱 신호(VSA_SENSE)로부터 생성될 수 있다.
구체적으로, 제1 센싱 신호(PB_SENSE)는 제1 기준 센싱 신호(VPB_SENSE)가 버퍼 회로(OPBF)에 입력되고, 버퍼 회로(OPBF)에서 출력되는 신호일 수 있다. 마찬가지로, 제2 센싱 신호(SA_CSOC)도 제2 기준 센싱 신호(VSA_CSOC)가 버퍼 회로(OPBF)에 입력되고, 버퍼 회로(OPBF)에서 출력되는 신호일 수 있고, 제3 센싱 신호(SA_SENSE)도 제3 기준 센싱 신호(VSA_SENSE)가 버퍼 회로(OPBF)에 입력되고, 버퍼 회로(OPBF)에서 출력되는 신호일 수 있다.
버퍼 회로(OPBF)는 제1 입력 단자, 출력단과 연결된 제2 입력 단자, 및 출력단으로 구성되는 단일한 연산 증폭기로 구현될 수 있으나, 이에 한정되는 것은 아니며 다양한 형태의 버퍼로 구현될 수 있다.
한편, 제1 센싱 신호(PB_SENSE), 제2 센싱 신호(SA_CSOC), 및 제3 센싱 신호(SA_SENSE) 를 생성하기 위한 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)은, 플레인(plain)마다 개별적으로 생성할 필요가 있다.
예를 들어, 제어 로직(300)은, 제1 비트 라인(BL1)의 센싱 동작 속도를 향상시키기 위하여 기준 레벨보다 더 높은 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 이용하여 생성된 제1 내지 제3 센싱 신호들(PB_SENSE, SA_SENSE, SA_CSOC)을 페이지 버퍼들(PB1~PBI)에 공급하는 오버드라이브 기능 및 제1 비트 라인(BL1)에서의 피크 전류(peak current)가 흐르는 것을 방지하기 위하여 기준 레벨보다 더 낮은 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 이용하여 생성된 제1 내지 제3 센싱 신호들(PB_SENSE, SA_SENSE, SA_CSOC)을 페이지 버퍼들(PB1~PBI)에 공급하는 언더드라이브(underdrive) 기능을 지원할 수 있다.
이때, 도 8에서와 같이 메모리 셀 어레이(100)를 갖는 다수의 플레인들(P1~P4)이 서로 시간적으로 중첩되는 타이밍에 동시에 동작하는 플레인 인터리브(plain-interleave) 동작을 위해서는 각 플레인마다 독립적인 타이밍에서 오버드라이브 또는 언더드라이브 기능이 지원되어야 할 수 있다.
도 11에서는, 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE) 중에서, 제1 기준 센싱 신호(VPB_SENSE)를 대상으로 플레인 인터리브 동작에 따른 오버 드라이브 및 언더 드라이브 기능이 예시적으로 도시된다.
도 11을 참조하면, 예시적으로 메모리 셀 어레이(100)가 4개의 플레인들(P1~P4)을 포함할 경우에 대한 제1 기준 센싱 신호들(VPB_SENSE_P1, VPB_SENSE_P2, VPB_SENSE_P3, VPB_SENSE_P4)의 전압 레벨 변화를 확인할 수 있다.
구체적으로, 플레인 인터리브 동작을 위해, 제1 플레인(P1)에 대한 제1 기준 센싱 신호(VPB_SENSE_P1), 제2 플레인(P2)에 대한 제1 기준 센싱 신호(VPB_SENSE_P2), 제3 플레인(P3)에 대한 제1 기준 센싱 신호(VPB_SENSE_P3), 및 제4 플레인(P4)에 대한 제4 기준 센싱 신호(VPB_SENSE_P4)가 기준 레벨보다 높은 오버 드라이브 레벨(OVD)에 도달하는 타이밍들이 서로 상이할 수 있다.
또한, 플레인 인터리브 동작을 위해, 제1 플레인(P1)에 대한 제1 기준 센싱 신호(VPB_SENSE_P1), 제2 플레인(P2)에 대한 제1 기준 센싱 신호(VPB_SENSE_P2), 제3 플레인(P3)에 대한 제1 기준 센싱 신호(VPB_SENSE_P3), 제4 플레인(P4)에 대한 제4 기준 센싱 신호(VPB_SENSE_P4)가 기준 레벨보다 낮은 언더 드라이브 레벨(UND)에 도달하는 타이밍들이 서로 상이할 수 있다.
따라서, 제1 기준 센싱 신호(VPB_SENSE)는 플레인들 각각에 대하여 독립적으로 오버 드라이브 레벨(OVD)과 언더 드라이브 레벨(UND)을 갖도록 생성되는 것이 필요할 수 있다. 또한, 제1 기준 센싱 신호(VPB_SENSE)와 마찬가지로 제2 기준 센싱 신호(VSA_CSOC), 및 제3 기준 센싱 신호(VSA_SENSE)도 플레인들 각각에 대해 독립적으로 오버 드라이브 레벨(OVD)과 언더 드라이브 레벨(UND)을 갖도록 생성되는 것이 필요할 수 있다.
도 12는 플레인들마다 개별적으로 기준 신호들을 생성하기 위한 방법을 설명하기 위한 예시도이다.
기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)이 플레인들마다 독립적으로 오버 드라이브 레벨(OVD)과 언더 드라이브 레벨(UND)을 갖기 위한 방법 중 하나는, 플레인들마다 개별적으로 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 생성하는 것일 수 있다.
도 12를 참조하면, 메모리 장치(1100)는 제1 플레인(P1)에 대한 기준 신호들(VPB_SENSE_P1, VSA_SENSE_P1, VSA_CSOC_P1)을 생성하기 위하여 플레인 기준 전압 생성기(400)를 포함할 수 있다. 또한, 도 12에서 도시하지는 않았으나, 메모리 장치(1100)는, 플레인들 각각에 대한 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 독립적으로 생성하기 위하여 플레인들 마다 개별적인 플레인 기준 전압 생성기(400)를 포함할 수 있다.
플레인 기준 전압 생성기(400)는, 온도 변화에 강인한 고정 전압(VBG0)을 인가받아 출력 전압(미도시)을 생성하고, 생성된 출력 전압을 3개의 전압 레벨로 분배하여 제1 출력 전압(v1), 제2 출력 전압(v2), 및 제3 출력 전압(v3)을 생성할 수 있다. 제1 출력 전압(v1)은 버퍼 회로(OPBF)에 입력되어 제1 플레인(P1)에 대한 제1 기준 센싱 신호(VPB_SENSE_P1)가 생성되고, 제2 출력 전압(v2)도 버퍼 회로(OPBF)에 입력되어 제1 플레인(P1)에 대한 제2 기준 센싱 신호(VPB_CSOC_P1)가 생성되고, 제3 출력 전압(v3)은 버퍼 회로(OPBF)에 입력되어 제1 플레인(P1)에 대한 제3 기준 센싱 신호(VPB_SENSE_P1)가 생성될 수 있다.
플레인 기준 전압 생성기(400)는, 제1 출력 전압 내지 제3 출력 전압(v1~v3)에 대하여, 오버 드라이브 레벨과 언더 드라이브 레벨에 상응하는 전압을 각각 생성함으로써, 오버 드라이브 기능 및 언더 드라이브 기능을 지원할 수 있다.
도 12에서와 같이 플레인들마다 플레인 기준 전압 생성기(400)가 구비되는 경우, 플레인 인터리브 동작에 필요한 전압 레벨을 플레인마다 개별적으로 생성할 수 있는 장점이 있다. 그러나, 플레인들마다 독립적인 플레인 기준 전압 생성기(400)를 구비해야 하기 때문에 메모리 장치(1100) 의 회로 면적이 크게 증가하고, 플레인들 각각에 대한 플레인 기준 전압 생성기(400)의 특성이 조금씩 달라지기 때문에 플레인들마다 생성되는 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE) 사이에 미스매치가 발생할 수 있다.
도 13은 플레인들마다 개별적으로 기준 신호들을 생성하기 위한 다른 방법을 설명하기 위한 예시도이다.
도 13을 참조하면, 메모리 장치(1100)는, 온도 변화에 강인한 고정 전압(VBG0)을 인가받아 공통 기준 전압(CRV)을 생성하는 공통 기준 전압 생성기(500), 및 공통 기준 전압(CRV)을 이용하여 하나의 플레인을 위한 기준 신호들(예를 들어, 제1 플레인(P1)에 대한 기준 신호들인 VPB_SENSE_P1, VSA_SENSE_P1, VSA_CSOC_P1)을 생성하는 복수의 머지드 버퍼(merged buffer, 510)들을 포함할 수 있다. 예를 들어, 하나의 머지드 버퍼가 하나의 플레인과 대응할 수 있다. 즉, 머지드 버퍼(510)는 하나의 플레인을 위한 기준 신호들을 생성하기 때문에, 복수의 플레인들을 포함하는 메모리 장치(1100)는, 머지드 버퍼(510)들을 플레인들의 개수에 상응하는 개수만큼 포함할 수 있다
도 12에 따른 플레인 기준 전압 생성기(400)와 달리 공통 기준 전압 생성기(500)는 메모리 장치(1100)에서 단일한 하나만 포함되기 때문에, 도 12에 따른 경우보다 회로 면적이 크게 줄어들 수 있는 장점이 있다.
한편, 하나의 단일한 공통 기준 전압 생성기(500)를 이용하더라도 플레인 인터리브 동작을 위한 오버 드라이브 레벨과 언더 드라이브 레벨의 기준 신호들을 생성하는 것이 필요할 수 있다. 이를 위하여, 도 13에서는, 머지드 버퍼(510)가 공통 기준 전압(CRV)을 이용하여 오버 드라이브 레벨과 언더 드라이브 레벨에 상응하는 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 생성할 수 있다.
도 14는 도 13에 따른 공통 기준 전압 생성기에 대한 예시 회로도이다. 도 15는 공통 기준 전압이 온도에 따라 달리 생성하는 점을 설명하기 위한 예시 그래프이다.
도 14를 참조하면, 공통 기준 전압 생성기(500)는, 연산 증폭기(501), 연산 증폭기(501)의 출력에 기초하여 제1 초기 전류(Ia)를 생성하는 제1 초기 전류 생성부(502), 제1 초기 전류(Ia)와 상응하는 제2 초기 전류(Ib)를 생성하는 초기 전류 미러부(503), 및 초기 전류 미러부(503)에 의해 생성된 제2 초기 전류(Ib)에 기초하여 비트 라인의 온도 변화를 보상하는 공통 기준 전압(CRV)을 출력하는 온도 보상부(504)를 포함할 수 있다.
연산 증폭기(501)는, 온도 변화에 강인한 고정 전압(VBG0)을 인가받는 제1 입력단, 출력 노드(OUTN)를 피드백하여 공통 기준 전압 생성기(500)의 출력 노드(OUTN)와 전기적으로 연결되는 제2 입력단, 제1 입력단과 제2 입력단에 인가되는 신호들 사이의 차분값을 증폭하여 출력하는 출력단을 포함할 수 있다.
제1 전류 생성부(502)는, 연산 증폭기(501)의 출력단과 연결된 게이트 전극을 포함하고, 제1 노드(ND1)와 제2 전원(VSSI) 사이에 연결되는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는, 연산 증폭기(501)의 출력에 대한 응답으로, 턴-온됨으로써 제1 노드(ND1)와 제2 전원(VSSI) 사이에 제1 전류(Ia)를 도통시킬 수 있다.
초기 전류 미러부(503)는, 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결된 제1 저항(R1), 제1 전원(VCCE)과 제3 트랜지스터(T3) 사이에 연결되고, 제2 노드(ND2)에 연결된 게이트 전극을 갖는 제2 트랜지스터(T2), 제2 트랜지스터(T2)와 제2 노드(ND2) 사이에 연결되고, 제1 노드(ND1)에 연결된 게이트 전극을 갖는 제3 트랜지스터(T3), 제1 전원(VCCE)과 제5 트랜지스터(T5) 사이에 연결되고, 제2 노드(ND2)에 연결된 게이트 전극을 갖는 제4 트랜지스터(T4), 제4 트랜지스터(T4)와 출력 노드(OUTN) 사이에 연결되고, 제1 노드(ND1)에 연결된 게이트 전극을 갖는 제5 트랜지스터(T5)를 포함할 수 있다.
온도 보상부(504)는, 출력 노드(OUTN)와 제3 노드(ND3) 사이에 연결되고, 출력 노드(OUTN)에 연결된 게이트 전극을 갖는 제6 트랜지스터(T6), 제3 노드(ND3)와 제4 노드(ND4) 사이에 연결되는 가변 저항(Rx)을 포함할 수 있다. 여기서 가변 저항(Rx)은 제3 노드(ND3)에 미리 설정된 전압(예를 들어, 0.2~0.65 사이의 전압)이 인가되도록 제어 로직(300)에 의해 결정된 저항일 수 있다. 예를 들어, 제어 로직(300)에서 공급되는 제1 제어 신호(CSIG1)에 기초하여 가변 저항(Rx)의 저항 값이 결정될 수 있다.
도 14에 도시된 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)는 NMOS 트랜지스터일 수 있고, 제2 내지 제5 트랜지스터(T2~T5)는, PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니며 PMOS 트랜지스터와 NMOS 트랜지스터를 반대로 적용하고, 트랜지스터들 사이의 연결 관계를 그에 상응하도록 치환(전류의 흐름 방향이 반대가 되도록 트랜지스터들 사이의 연결 관계를 역순으로 치환)하는 것도 포함하는 것으로 해석되어야 한다.
한편, 제6 트랜지스터(T6)는, 도 9에 따른 페이지 버퍼(예를 들어 제1 페이지 버퍼(PB1))에서 제1 내지 제3 센싱 신호(PB_SENSE, SA_CSOC, SA_SENSE) 중 하나를 수신하는 트랜지스터(제1 내지 제3 NMOS 트랜지스터들(N1~N3) 중 적어도 하나)의 특성과 상응하는 특성을 가질 수 있다. 예를 들어, 제6 트랜지스터(T6)는 도 9에서 제1 센싱 신호(PB_SENSE)를 수신하는 제1 NMOS 트랜지스터(N1)의 온도에 따른 문턱 전압 변화에 상응하는 문턱 전압 특성을 가질 수 있다. 즉, 제6 트랜지스터(T6)의 문턱 전압이 제1 NMOS 트랜지스터(N1)의 온도에 따른 문턱 전압 변화에 상응하도록 변화되므로, 온도에 따른 문턱 전압 특성 변화를 온도 보상부(504)에서 반영할 수 있다.
비트 라인에 연결된 적어도 하나의 트랜지스터(예를 들어, 제1 센싱 신호(PB_SENSE)를 수신하는 제1 NMOS 트랜지스터(N1))의 문턱 전압 변화는 비트 라인에 인가되는 전압에 변동을 유발할 수 있다. 이때, 온도 보상부(504)는, 비트 라인과 연결된 적어도 하나의 트랜지스터의 온도에 따른 특성(예를 들어, 문턱전압 특성) 변화를 고려하여 출력 노드(OUTN)에 공통 기준 전압(CRV)을 생성하므로, 비트 라인의 전압을 항상 일정하게(온도에 따른 전압 변화를 최소화하도록) 유지할 수 있다. 다시 말하면, 공통 기준 전압(CRV)은, 비트 라인의 온도에 따른 전압 변화를 보상할 수 있도록, 온도에 따라 달리 생성될 수 있다.
도 15를 참조하면, 공통 기준 전압(CRV)이 온도(TEMP)가 변화함에 따라 달리 생성되는 그래프가 도시된다. 즉, 도 15에서와 같이, 공통 기준 전압(CRV)은 온도가 낮아질수록 높은 전압을 갖고, 온도가 높아질수록 낮은 전압을 갖도록 생성될 수 있다.
도 16은 도 13에 따른 머지드 버퍼를 나타낸 예시 회로도이다.
도 16을 참조하면, 머지드 버퍼(510)는, 공통 기준 전압(CRV)을 수신하는 입력부(511), 서로 상응하는 크기를 갖는 전류와 미러 전류를 생성하는 적어도 하나의 전류 미러부(514, 515, 517), 미러 전류에 대한 응답으로 전류를 출력하는 적어도 하나의 전류 유도부(516, 518), 전류 유도부(516, 518)에서 출력하는 전류와 미러 전류에 기초하여 하나의 플레인을 위한 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 생성하는 출력부(519), 출력부(519)로부터 피드백되는 전압에 대한 응답으로, 전류를 생성하는 피드백부(512), 및 일정한 크기의 고정 전류를 생성하는 적어도 하나의 고정 전류 생성부(513, 520)를 포함할 수 있다.
또한, 머지드 버퍼(510)는, 미러 전류를 수신하는 적어도 하나의 미러 전류 수신부(521, 522)를 더 포함할 수 있다.
입력부(511)는, 제1 전류 미러부(514)를 통해 제1 전원(VCCE)과 전기적으로 연결되고, 공통 기준 전압(CRV)에 대한 응답으로, 제1 전류(I1)를 생성할 수 있다.
피드백부(512)는, 제2 전류 미러부(515)를 통해 제1 전원(VCCE)과 전기적으로 연결되고, 출력부(519)로부터의 피드백되는 전압에 대한 응답으로, 제2 전류(I2)를 생성할 수 있다.
적어도 하나의 고정 전류 생성부(513, 520)는, 입력부(511) 및 피드백부(512)에 대한 공통 노드인 제1 노드(D1)와 제2 전원(VSSI) 사이에 연결되어 일정한 크기의 제1 고정 전류(first constant current, Ic1)를 출력하는 제1 고정 전류 생성부(513) 및 출력부(519)와 제2 전원(VSSI) 사이에 연결되어 일정한 크기의 제2 고정 전류(Ic2)를 출력하는 제2 고정 전류 생성부(520)를 포함할 수 있다. 제1 고정 전류 생성부(513)와 제2 고정 전류 생성부(520)는, 각각 제1 고정 전류(Ic1)를 생성하는 전류원과 제2 고정 전류(Ic2)를 생성하는 전류원으로 구현될 수도 있다.
예를 들어, 입력부(511)는, 제1 노드(D1)와 제2 노드(D2) 사이에 연결되고, 공통 기준 전압(CRV)을 수신하는 게이트 전극을 갖는 제1 트랜지스터(TR1)를 포함할 수 있다.
적어도 하나의 전류 미러부(514, 515, 517)는, 제1 전류(I1)에 상응하는 제1 미러 전류(I1')를 생성하는 제1 전류 미러부(514) 및 제2 전류(I2)에 상응하는 제2 미러 전류(I2')를 생성하는 제2 전류 미러부(515)를 포함할 수 있다.
예를 들어, 제1 전류 미러부(514)는, 제1 전원(VCCE)과 제2 노드(D2) 사이에 연결되고, 제2 노드(D2)에 연결된 게이트 전극을 갖는 제2 트랜지스터(TR2) 및 제1 전원(VCCE)과 제3 노드(D3) 사이에 연결되고, 제2 노드(D2)에 연결된 게이트 전극을 갖는 제3 트랜지스터(TR3)를 포함할 수 있다.
예를 들어, 제2 전류 미러부(515)는, 제1 전원(VCCE)과 제4 노드(D4) 사이에 연결되고, 제4 노드(D4)에 연결된 게이트 전극을 갖는 제4 트랜지스터(TR4) 및 제1 전원(VCCE)과 제5 노드(D5) 사이에 연결되고, 제4 노드(D4)에 연결된 게이트 전극을 갖는 제5 트랜지스터(TR5)를 포함할 수 있다.
적어도 하나의 전류 유도부(516, 518)는, 제1 미러 전류(I1')에 대한 응답으로, 제3 전류(I3)를 출력하는 제1 전류 유도부(516) 및 제2 미러 전류(I2')에 대한 응답으로, 제4 전류(I4)를 출력하는 제2 전류 유도부(518)를 포함할 수 있다.
예를 들어, 제1 전류 유도부(516)는, 제4 노드(D4)와 제2 전원(VSSI) 사이에 연결되고, 제3 노드(D3)에 연결된 게이트 전극을 갖는 제6 트랜지스터(TR6)를 포함할 수 있다. 제2 전류 유도부(518)는, 제1 출력 노드(O1)와 제2 전원(VSSI) 사이에 연결되고, 제5 노드(D5)에 연결된 게이트 전극을 갖는 제7 트랜지스터(TR7)를 포함할 수 있다.
적어도 하나의 전류 미러부(514, 515, 517)는, 제3 전류(I3)에 상응하는 제3 미러 전류(I3')를 생성하는 제3 전류 미러부(517)를 더 포함할 수 있다. 예를 들어, 제3 전류 미러부(517)는, 제1 전원(VCCE)과 제6 노드(D6) 사이에 연결되고, 제6 노드(D6)에 연결된 게이트 전극을 갖는 제8 트랜지스터(TR8) 및 제1 전원(VCCE)과 제1 출력 노드(O1) 사이에 연결되고, 제6 노드(D6)에 연결된 게이트 전극을 갖는 제9 트랜지스터(TR9)를 포함할 수 있다.
출력부(519)는, 제3 전류 미러부(517)와 제2 전류 유도부(518)에 공통적으로 연결된 제1 출력 노드(O1)와 제2 고정 전류 생성부(520)의 제7 노드(D7) 사이에 연결되고, 제1 출력 노드(O1)를 통해 제3 미러 전류(I3')와 제4 전류(I4) 사이의 차분 전류를 수신할 수 있다.
출력부(519)는, 제1 출력 노드(O1)를 통해 제3 기준 센싱 신호(VSA_SENSE)를 출력하고, 제1 출력 노드(O1)에 인가되는 전압을 분배하여, 제2 출력 노드(O2)를 통해 제2 기준 센싱 신호(VSA_CSOC)를 출력하고, 제3 출력 노드(O3)를 통해 제1 기준 센싱 신호(VPB_SENSE)를 출력할 수 있다. 예를 들어, 출력부(519)는, 제1 출력 노드(O1)와 제2 출력 노드(O2) 사이에 연결된 제1 가변 저항(VR1), 제2 출력 노드(O2)와 제3 출력 노드(O3) 사이에 연결된 제2 가변 저항(VR2), 및 제3 출력 노드(O3)와 제2 고정 전류 생성부(520)의 제7 노드(D7) 사이에 연결된 제3 가변 저항(VR3)을 포함할 수 있다.
제1 내지 제3 가변 저항들(VR1, VR2, VR3) 중 적어도 하나의 저항값은, 제어 로직(300)으로부터 공급되는 드라이브 제어 신호에 기초하여 결정될 수 있다. 여기서 드라이브 제어 신호에 따라 저항값이 변동되고, 저항값이 변동되면, 기준 신호들의 전압 레벨이 기준 레벨이 되거나, 기준 레벨에서 오버 드라이브 레벨로 상승하거나, 기준 레벨에서 언더드라이브 레벨로 낮아질 수 있다. 더욱 상세하게 예를 들어, 제1 내지 제3 가변 저항들(VR1, VR2, VR3) 중 적어도 하나는, 복수의 저항들 및 복수의 저항들 중 적어도 일부와 병렬 연결되고, 드라이브 제어 신호를 공급받는 게이트 전극을 포함하는 스위칭 트랜지스터들을 포함할 수 있다.
예를 들어, 피드백부(512)는, 제1 노드(D1)와 제4 노드(D4) 사이에 연결되고 제7 노드(D7)와 연결된 게이트 전극을 갖는 제10 트랜지스터(TR10)를 포함할 수 있다.
예를 들어, 제1 고정 전류 생성부(513)는, 제1 노드(D1)와 제2 전원(VSSI) 사이에 연결되고 제1 바이어스 전압(NBIAS1)이 인가되는 게이트 전극을 갖는 제11 트랜지스터(TR11)를 포함할 수 있다. 제2 고정 전류 생성부(520)는, 제7 노드(D7)와 제13 트랜지스터(TR13) 사이에 연결되고 제2 바이어스 전압(NBIAS2)이 인가되는 게이트 전극을 갖는 제12 트랜지스터(T12) 및 제12 트랜지스터(T12)와 제2 전원(VSSI) 사이에 연결되고, 제1 바이어스 전압(NBIAS1)이 인가되는 게이트 전극을 갖는 제13 트랜지스터(T13)를 포함할 수 있다.
적어도 하나의 미러 전류 수신부(521, 522)는, 제1 미러 전류(I1')를 수신하는 제1 미러 전류 수신부(521) 및 제2 미러 전류(I2')를 수신하는 제2 미러 전류 수신부(522)를 포함할 수 있다.
제1 미러 전류 수신부(521)는, 제3 노드(D3)와 제15 트랜지스터(TR15) 사이에 연결되고 제2 바이어스 전압(NBIAS2)이 인가되는 게이트 전극을 갖는 제14 트랜지스터(TR14) 및 제14 트랜지스터(TR14)와 제2 전원(VSSI) 사이에 연결되고 제3 노드(D3)와 연결된 게이트 전극을 갖는 제15 트랜지스터(TR15)를 포함할 수 있다.
제2 미러 전류 수신부(522)는, 제5 노드(D5)와 제17 트랜지스터(TR17) 사이에 연결되고, 제2 바이어스 전압(NBIAS2)이 인가되는 게이트 전극을 갖는 제16 트랜지스터(TR16) 및 제16 트랜지스터(TR16)와 제2 전원(VSSI) 사이에 연결되고, 제3 노드(D3)에 연결된 게이트 전극을 갖는 제17 트랜지스터(TR17)를 포함할 수 있다.
도 16에서 제1 트랜지스터(TR1), 제10 내지 제17 트랜지스터(TR10~17)는 NMOS 트랜지스터이고, 제2 내지 제9 트랜지스터(TR2~TR9)는 PMOS 트랜지스터일 수 있다. 도 16에서 제1 전원(VCCE)은 제2 전원(VSSI)보다 상대적으로 높은 하이 레벨 전압을 공급할 수 있고, 제2 전원(VSSI)은 제1 전원(VCCE)보다 상대적으로 낮은 로우 레벨 전압 또는 접지 전압을 공급할 수 있다.
도 17은 도 16에 따른 머지드 버퍼의 동작을 설명하기 위한 예시 회로도이다.
도 16에 따른 머지드 버퍼(510)는, 출력부(519)를 통해 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 생성하고 출력할 수 있다. 이때, 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE) 중 제1 기준 센싱 신호(VPB_SENSE)가 갑자기 낮아지는 경우를 고려할 수 있다.
이 경우, 피드백부(512)의 제10 트랜지스터(TR10)의 게이트 전극에 인가되는 전압이 낮아짐에 따라, 제2 전류(I2)의 크기가 감소하게 될 수 있다. 또한, 제1 고정 전류 생성부(513)에 의해 제1 전류(I1)와 제2 전류(I2)의 합산 전류가 일정한 크기의 제1 고정 전류(Ic1)와 같기 때문에, 제1 전류(I1)의 크기는 제2 전류(I2)의 크기보다 상대적으로 증가할 수 있다. 증가된 제1 전류(I1)와 상응하는 제1 미러 전류(I1')에 의해 제1 전류 유도부(516)를 통해 생성되는 제3 전류(I3)의 크기도 증가할 수 있다. 또한, 제3 미러 전류(I3')의 크기도 제3 전류(I3)와 상응하는 크기를 갖기 위해 증가할 수 있다.
한편, 제2 전류(I2)의 크기가 감소하면, 제2 미러 전류(I2')의 크기도 감소하므로, 제2 전류 유도부(518)를 통해 생성되는 제4 전류(I4)의 크기도 감소할 수 있다. 제3 미러 전류(I3')의 크기는 증가하고, 제4 전류(I4)의 크기는 감소하므로, 출력부(519)를 통해 유입되는 전류(제3 미러 전류(I3')와 제4 전류(I4) 사이의 차분 전류)가 증가되고, 제1 기준 센싱 신호(VPB_SENSE)의 크기가 증가할 수 있다. 같은 방식으로, 제1 기준 센싱 신호(VPB_SENSE)의 크기가 갑자기 커지면 앞서 설명한(또는 도 17에 도시한) 전류의 증감과 반대 방향으로 전류가 변동됨에 따라 제1 기준 센싱 신호(VPB_SENSE)의 크기가 감소될 수 있다.
제1 기준 센싱 신호(VPB_SENSE)의 증감과 같은 방식으로, 머지드 버퍼(510)는, 제2 기준 센싱 신호(VSA_SENSE)와 제3 기준 센싱 신호(VSA_CSOC)의 증감을 상쇄하는 방향으로 동작할 수 있다.
이처럼, 머지드 버퍼(510)는, 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)의 증감을 빠르게 상쇄하기 때문에 안정화 시간(settling time)을 줄이고 안정적으로 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)을 출력할 수가 있다.
또한, 도 16에서 도시한 머지드 버퍼(510)는 반드시 메모리 장치(1100)를 위한 기준 신호들을 생성하기 위한 것으로만 사용되는 것이 아니라 상술한 안정화 동작을 기반으로 상술한 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE)과 대응하는 출력 신호를 안정화시키는 독립한 레귤레이터(Regulator)로 사용될 수도 있다.
도 18은 도 16에 따른 머지드 버퍼의 다른 실시예를 나타낸 예시 회로도이다. 도 19는 도 16에 따른 머지드 버퍼의 또 다른 실시예를 나타낸 예시 회로도이다.
도 18을 참조하면, 다른 실시예에 따른 머지드 버퍼(610)에서, 도 16에 따른 머지드 버퍼(510)에 따른 입력부(511)와 피드백부(512)의 위치가 치환될 수 있다.
도 19를 참조하면, 또 다른 실시예에 따른 머지드 버퍼(710)에서, 도 16에 따른 머지드 버퍼(510)에 포함된 NMOS 트랜지스터들을 PMOS 트랜지스터들로 치환하고, PMOS 트랜지스터들은 NMOS 트랜지스터들로 치환하며, 각 구성부들의 결선 순서를 역순으로 치환할 수 있다. 도 19에 도시된 트랜지스터들(TR1~TR17)은 트랜지스터의 타입을 반대로 치환한 것 이외에는 도 16에서의 트랜지스터들(TR1~TR17)과 동일하므로, 동일한 도면 기호로 도시하였다.
한편, 도 19에서와 같이 트랜지스터의 타입을 치환할 경우, 도 16의 제1 바이어스 전압(NBIAS1)과 제2 바이어스 전압(NBIAS2)도 각각 PMOS 트랜지스터를 턴-온시킬 수 있도록 로우 레벨 전압을 갖는 제1 PMOS 전압(PBIAS1), 제2 PMOS 전압(PBIAS2)으로 치환되며, 제1 전원(VCCE)과 제2 전원(VSSI)의 연결 관계도 서로 치환될 수 있다.
또한, 도 16에 따른 머지드 버퍼(510)에서 제6 트랜지스터(TR6)와 제7 트랜지스터(TR7)의 연결관계도 치환될 수 있다. 예를 들어, 도 19에서와 같이, 제6 트랜지스터(TR6)가 제1 출력 노드(O1)와 제2 전원(VSSI) 사이에 연결되고, 제7 트랜지스터(TR7)가 제6 노드(D6)와 제2 전원(VSSI) 사이에 연결될 수도 있다.
또한, 도 19에 도시된 것과 같이, 도 16에 따른 머지드 버퍼(510)에서 제1 출력 노드(O1) 대신에 제7 노드(D7)를 통해 기준 신호들(VPB_SENSE, VSA_CSOC, VSA_SENSE) 중 하나를 출력하도록 변경할 수 있다.
또한, 도 19에 도시된 것과 같이, 도 16에 따른 머지드 버퍼(510)에서 제14 트랜지스터(TR14) 및 제16 트랜지스터(TR16)는 생략될 수도 있다.
도 20은 도 16에 따른 바이어스 전압들을 생성하기 위한 예시 회로도이다.
일 실시예에 따른 메모리 장치(1100)는, 도 16에 따른 바이어스 전압들(NBIAS1, NBIAS2)을 생성하는 바이어스 전압 생성기(800)를 포함할 수 있다.
예를 들어, 바이어스 전압 생성기(800)는, 온도나 문턱 전압의 변화에 영향을 받지 않고 일정한 전류를 생성하는 전류원(RCT), 인에이블 신호(EN)를 수신하는 게이트 전극을 갖고, 전류원(RCT)과 제1 바이어스 출력단(OT1) 사이에 연결된 제1 트랜지스터(Tr1), 제1 바이어스 출력단(OT1)과 제2 바이어스 출력단(OT2) 사이에 연결된 저항(r), 제2 바이어스 출력단(OT2)과 제3 트랜지스터(Tr3) 사이에 연결되고, 제1 바이어스 출력단(OT1)과 연결된 게이트 전극을 갖는 제2 트랜지스터(Tr2), 제2 트랜지스터(Tr2)와 제2 전원(VSSI) 사이에 연결되고, 제2 바이어스 출력단(OT2)과 연결된 게이트 전극을 갖는 제3 트랜지스터(Tr3)를 포함할 수 있다.
여기서, 저항(r)은 전류원(RCT)에 의해 생성된 전류를 전압으로 변환할 수 있다. 제1 바이어스 출력단(OT1)을 통해 제2 바이어스 전압(NBIAS2)이 출력될 수 있고, 제2 바이어스 출력단(OT2)을 통해 제1 바이어스 전압(NBIAS1)이 출력될 수 있다.
제1 트랜지스터(Tr1)는 인에이블 신호(EN)에 대한 응답으로 턴-온되어 전류원(RCT)에 의해 생성된 전류를 저항(r)으로 전달할 수 있다.
상술한 인에이블 신호(EN)는 제어 로직(300)에서 공급하는 페이지 버퍼 제어 신호(PBSIGNALS)에 포함될 수 있다.
따라서, 바이어스 전압 생성기(800)는, 온도 등에 영향을 받지 않고 일정한 바이어스 전압들(NBIAS1, NBIAS2)을 생성하여 머지드 버퍼(510)에 제공하기 때문에, 머지드 버퍼(510)는 바이어스 전압들에 기초하여 온도 등에 영향을 받지 않는 고정 전류들(Ic1, Ic2)을 생성할 수가 있다.
도 21은 도 1에 따른 메모리 시스템이 적용된 메모리 카드를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방법을 의미할 수 있다.
도 22는 도 1에 따른 메모리 시스템이 적용된 SSD 시스템을 나타내는 블록도이다.
도 22를 참조하면, SSD(Solid State Drive) 시스템(3000)은, 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
일 실시예에서 SSD(3200)는, 메모리 장치(1100)에 대응하는 구성요소로서, 도 10 내지 도 20을 참조하여 설명한 버퍼 회로(OPBF), 플레인 기준 전압 생성기(400), 공통 기준 전압 생성기(500), 머지드 버퍼(510), 및 바이어스 전압 생성기(800) 중 적어도 하나를 더 포함할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
100: 메모리 셀 어레이 200: 주변 회로
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼 그룹 240: 컬럼 디코더
250: 입출력 회로 260: 전류 감지 회로
300: 제어 로직 400: 플레인 기준 전압 생성기
500: 공통 기준 전압 생성기 501: 연산 증폭기
502: 제1 초기 전류 생성부 503: 초기 전류 미러부
504: 온도 보상부 510, 610, 710: 머지드 버퍼
511: 입력부 512: 피드백부
513, 520: 고정 전류 생성부 514, 515, 517: 전류 미러부
516, 518: 전류 유도부 519: 출력부
521, 522: 미러 전류 수신부 800: 바이어스 전압 생성기
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 메모리 장치 그룹들
2000, 3100: 호스트 3000: SSD 시스템
3001: 신호 커넥터 3002: 전원 커넥터
3200: SSD 3210: SSD 컨트롤러
3221~322n: 플래시 메모리들 3230: 보조 전원 장치
3240: 버퍼 메모리 7100: 카드 인터페이스
70000: 메모리 카드

Claims (28)

  1. 복수의 메모리 셀들을 갖는 플레인들(plains)을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들 중 적어도 하나의 메모리 셀과 비트 라인을 통해 연결되고, 상기 비트 라인과 연결된 상기 적어도 하나의 메모리 셀에 저장된 데이터를 리드하는 센싱 동작을 수행하는 페이지 버퍼;
    공통 기준 전압을 생성하는 공통 기준 전압 생성기;
    상기 공통 기준 전압을 이용하여 기준 신호를 생성하는 복수의 머지드 버퍼들(merged buffers); 및
    상기 기준 신호에 기초하여 생성된 페이지 버퍼 제어 신호들이 상기 페이지 버퍼에 공급되도록 상기 공통 기준 전압 생성기와 상기 머지드 버퍼들의 동작을 제어하는 제어 로직을 포함하는, 메모리 장치.
  2. 청구항 1에서,
    상기 머지드 버퍼들 각각은,
    상기 플레인들 중 하나의 플레인을 위한 상기 기준 신호를 독립적으로 생성하는, 메모리 장치.
  3. 청구항 1에서,
    상기 페이지 버퍼 제어 신호들은,
    상기 센싱 동작을 제어하기 위한 제1 센싱 신호 내지 제3 센싱 신호를 포함하고,
    상기 기준 신호는,
    상기 제1 센싱 신호를 생성하기 위한 제1 기준 센싱 신호, 상기 제2 센싱 신호를 생성하기 위한 제2 기준 센싱 신호, 및 상기 제3 센싱 신호를 생성하기 위한 제3 센싱 신호 중 적어도 하나를 포함하는, 메모리 장치.
  4. 청구항 3에서,
    상기 페이지 버퍼는,
    상기 제1 센싱 신호에 대한 응답으로, 상기 비트 라인과 공통 감지 노드를 전기적으로 연결하는 비트라인 연결부;
    상기 제2 센싱 신호에 대한 응답으로, 상기 공통 감지 노드와 감지 앰프 노드를 전기적으로 연결하고, 상기 제3 센싱 신호에 대한 응답으로, 상기 공통 감지 노드와 센싱 노드를 전기적으로 연결하는 프리차지-센싱부; 및
    상기 센싱 노드의 전위 레벨에 대응하는 데이터를 출력하는 센싱 데이터 출력부를 포함하는, 메모리 장치.
  5. 청구항 4에서,
    상기 비트라인 연결부는,
    상기 비트 라인과 상기 공통 감지 노드 사이에 연결되고, 상기 제1 센싱 신호를 공급받는 게이트 전극을 갖는 제1 NMOS 트랜지스터를 포함하는, 메모리 장치.
  6. 청구항 5에서,
    상기 프리차지-센싱부는,
    상기 공통 감지 노드와 상기 감지 앰프 노드 사이에 연결되고 상기 제2 센싱 신호를 공급받는 게이트 전극을 갖는 제2 NMOS 트랜지스터;
    상기 공통 감지 노드와 상기 센싱 노드 사이에 연결되고 상기 제3 센싱 신호를 공급받는 게이트 전극을 갖는 제3 NMOS 트랜지스터;
    상기 감지 앰프 노드와 상기 센싱 노드 사이에 연결되고 프리차지 신호를 공급받는 게이트 전극을 갖는 제4 NMOS 트랜지스터; 및
    공급전원과 상기 감지 앰프 노드 사이에 연결되고 래치 노드와 연결된 게이트 전극을 갖는 제1 PMOS 트랜지스터를 포함하는, 메모리 장치.
  7. 청구항 2에서,
    상기 머지드 버퍼들은,
    미리 설정된 기준 레벨보다 높은 오버 드라이브 레벨 및 상기 기준 레벨보다 낮은 언더 드라이브 레벨 중 하나와 상응하는 상기 기준 신호를 생성하는, 메모리 장치.
  8. 청구항 1에서,
    상기 공통 기준 전압 생성기는,
    연산 증폭기;
    상기 연산 증폭기의 출력에 기초하여 제1 초기 전류를 생성하는 제1 초기 전류 생성부;
    상기 제1 초기 전류와 상응하는 제2 초기 전류를 생성하는 초기 전류 미러부; 및
    상기 제2 초기 전류에 기초하여 상기 비트 라인의 온도 변화를 보상하는 상기 공통 기준 전압을 출력하는 온도 보상부를 포함하는, 메모리 장치.
  9. 청구항 8에서,
    상기 연산 증폭기는,
    온도 변화에 강인한 고정 전압을 인가받는 제1 입력단;
    상기 공통 기준 전압 생성기의 출력 노드와 전기적으로 연결됨으로써 상기 출력 노드의 전압을 피드백받는 제2 입력단; 및
    상기 제1 입력단과 상기 제2 입력단에 인가되는 신호들 사이의 차분값을 증폭하여 출력하는 출력단을 포함하는, 메모리 장치.
  10. 청구항 8에서,
    상기 온도 보상부는,
    상기 페이지 버퍼에서 상기 페이지 버퍼 제어 신호들 중 적어도 하나를 공급받는 트랜지스터의 문턱 전압 특성과 상응하는 문턱 전압 특성을 갖는 트랜지스터를 포함하는, 메모리 장치.
  11. 청구항 3에서,
    상기 머지드 버퍼들 각각은,
    상기 공통 기준 전압을 수신하는 입력부;
    일정한 크기를 갖는 고정 전류를 생성하는 적어도 하나의 고정 전류 생성부;
    서로 상응하는 크기를 갖는 전류와 미러 전류를 생성하는 적어도 하나의 전류 미러부;
    상기 미러 전류에 대한 응답으로 전류를 출력하는 적어도 하나의 전류 유도부;
    상기 전류 유도부에서 출력하는 전류와 상기 미러 전류에 기초하여 상기 기준 신호를 생성하는 출력부; 및
    상기 출력부로부터 피드백되는 전압에 대한 응답으로 전류를 생성하는 피드백부를 포함하는, 메모리 장치.
  12. 청구항 11에서,
    상기 입력부는, 상기 적어도 하나의 전류 미러부를 통해 제1 전원과 전기적으로 연결되고 상기 공통 기준 전압에 대한 응답으로 제1 전류를 생성하고,
    상기 피드백부는, 상기 적어도 하나의 전류 미러부를 통해 상기 제1 전원과 전기적으로 연결되고, 상기 피드백되는 전압에 대한 응답으로 제2 전류를 생성하는, 메모리 장치.
  13. 청구항 12에서,
    상기 적어도 하나의 고정 전류 생성부는,
    상기 입력부 및 상기 피드백부에 대한 공통 노드인 제1 노드와 제2 전원 사이에 연결되어 일정한 크기의 제1 고정 전류를 출력하는 제1 고정 전류 생성부; 및
    상기 출력부와 상기 제2 전원 사이에 연결되어 일정한 크기의 제2 고정 전류를 출력하는 제2 고정 전류 생성부를 포함하는, 메모리 장치.
  14. 청구항 13에서,
    상기 적어도 하나의 전류 미러부는,
    상기 제1 전류에 상응하는 제1 미러 전류를 생성하는 제1 전류 미러부; 및
    상기 제2 전류에 상응하는 제2 미러 전류를 생성하는 제2 전류 미러부를 포함하는, 메모리 장치.
  15. 청구항 14에서,
    상기 적어도 하나의 전류 유도부는,
    상기 제1 미러 전류에 대한 응답으로, 제3 전류를 출력하는 제1 전류 유도부; 및
    상기 제2 미러 전류에 대한 응답으로, 제4 전류를 출력하는 제2 전류 유도부를 포함하되,
    상기 적어도 하나의 전류 미러부는,
    상기 제3 전류에 상응하는 제3 미러 전류를 생성하는 제3 전류 미러부를 더 포함하는, 메모리 장치.
  16. 청구항 15에서,
    상기 출력부는,
    상기 제3 전류 미러부와 상기 제2 전류 유도부에 공통적으로 연결된 제1 출력 노드와 상기 제2 고정 전류 생성부 사이에 연결되고, 상기 제1 출력 노드를 통해 상기 제3 미러 전류와 상기 제4 전류 사이의 차분 전류를 수신하는, 메모리 장치.
  17. 공통 기준 전압을 수신하는 입력부;
    일정한 크기를 갖는 고정 전류를 생성하는 적어도 하나의 고정 전류 생성부;
    서로 상응하는 크기를 갖는 전류와 미러 전류를 생성하는 적어도 하나의 전류 미러부;
    상기 미러 전류에 대한 응답으로 전류를 출력하는 적어도 하나의 전류 유도부;
    상기 전류 유도부에서 출력하는 전류와 상기 미러 전류에 기초하여 기준 신호를 생성하는 출력부; 및
    상기 출력부로부터 피드백되는 전압에 대한 응답으로 전류를 생성하는 피드백부를 포함하는, 머지드 버퍼.
  18. 청구항 17에서,
    상기 입력부는, 상기 적어도 하나의 전류 미러부를 통해 제1 전원과 전기적으로 연결되고 상기 공통 기준 전압에 대한 응답으로 제1 전류를 생성하고,
    상기 피드백부는, 상기 적어도 하나의 전류 미러부를 통해 상기 제1 전원과 전기적으로 연결되고, 상기 피드백되는 전압에 대한 응답으로 제2 전류를 생성하는, 머지드 버퍼.
  19. 청구항 18에서,
    상기 적어도 하나의 고정 전류 생성부는,
    상기 입력부 및 상기 피드백부에 대한 공통 노드인 제1 노드와 제2 전원 사이에 연결되어 일정한 크기의 제1 고정 전류를 출력하는 제1 고정 전류 생성부; 및
    상기 출력부와 상기 제2 전원 사이에 연결되어 일정한 크기의 제2 고정 전류를 출력하는 제2 고정 전류 생성부를 포함하는, 머지드 버퍼.
  20. 청구항 19에서,
    상기 적어도 하나의 전류 미러부는,
    상기 제1 전류에 상응하는 제1 미러 전류를 생성하는 제1 전류 미러부; 및
    상기 제2 전류에 상응하는 제2 미러 전류를 생성하는 제2 전류 미러부를 포함하는, 머지드 버퍼.
  21. 청구항 20에서,
    상기 적어도 하나의 전류 유도부는,
    상기 제1 미러 전류에 대한 응답으로, 제3 전류를 출력하는 제1 전류 유도부; 및
    상기 제2 미러 전류에 대한 응답으로, 제4 전류를 출력하는 제2 전류 유도부를 포함하되,
    상기 적어도 하나의 전류 미러부는,
    상기 제3 전류에 상응하는 제3 미러 전류를 생성하는 제3 전류 미러부를 더 포함하는, 머지드 버퍼.
  22. 청구항 21에서,
    상기 출력부는,
    상기 제3 전류 미러부와 상기 제2 전류 유도부에 공통적으로 연결된 제1 출력 노드와 상기 제2 고정 전류 생성부 사이에 연결되고, 상기 제1 출력 노드를 통해 상기 제3 미러 전류와 상기 제4 전류 사이의 차분 전류를 수신하는, 머지드 버퍼.
  23. 청구항 18에서,
    상기 입력부는, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 공통 기준 전압을 수신하는 게이트 전극을 갖는 제1 트랜지스터를 포함하는, 머지드 버퍼.
  24. 청구항 23에서,
    상기 제1 전류 미러부는, 상기 제1 전원과 상기 제2 노드 사이에 연결되고, 상기 제2 노드에 연결된 게이트 전극을 갖는 제2 트랜지스터; 및 상기 제1 전원과 제3 노드 사이에 연결되고, 상기 제2 노드에 연결된 게이트 전극을 갖는 제3 트랜지스터를 포함하고,
    상기 제2 전류 미러부는, 상기 제1 전원과 제4 노드 사이에 연결되고, 상기 제4 노드에 연결된 게이트 전극을 갖는 제4 트랜지스터 및 상기 제1 전원과 제5 노드 사이에 연결되고, 상기 제4 노드에 연결된 게이트 전극을 갖는 제5 트랜지스터를 포함하는, 머지드 버퍼.
  25. 청구항 24에서,
    상기 제1 전류 유도부는, 상기 제4 노드와 제2 전원 사이에 연결되고, 상기 제3 노드에 연결된 게이트 전극을 갖는 제6 트랜지스터를 포함하고,
    상기 제2 전류 유도부는, 제1 출력 노드와 상기 제2 전원 사이에 연결되고, 상기 제5 노드에 연결된 게이트 전극을 갖는 제7 트랜지스터를 포함하는, 머지드 버퍼.
  26. 청구항 25에서,
    상기 제3 전류 미러부는,
    상기 제1 전원과 제6 노드 사이에 연결되고, 상기 제6 노드에 연결된 게이트 전극을 갖는 제8 트랜지스터; 및
    상기 제1 전원과 상기 제1 출력 노드 사이에 연결되고, 상기 제6 노드에 연결된 게이트 전극을 갖는 제9 트랜지스터를 포함하는, 머지드 버퍼.
  27. 청구항 26에서,
    상기 피드백부는,
    상기 제1 노드와 상기 제4 노드 사이에 연결되고 상기 제7 노드와 연결된 게이트 전극을 갖는 제10 트랜지스터를 포함하는, 머지드 버퍼.
  28. 청구항 27에서,
    상기 제1 고정 전류 생성부는, 상기 제1 노드와 제2 전원 사이에 연결되고 제1 바이어스 전압이 인가되는 게이트 전극을 갖는 제11 트랜지스터를 포함하고,
    상기 제2 고정 전류 생성부는,
    상기 제7 노드와 제13 트랜지스터 사이에 연결되고 제2 바이어스 전압이 인가되는 게이트 전극을 갖는 제12 트랜지스터; 및
    상기 제12 트랜지스터와 상기 제2 전원 사이에 연결되고, 상기 제1 바이어스 전압이 인가되는 게이트 전극을 갖는 제13 트랜지스터를 포함하는, 머지드 버퍼.
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* Cited by examiner, † Cited by third party
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WO1999012259A2 (en) * 1997-09-05 1999-03-11 Rambus Incorporated Duty cycle correction circuit using two differential amplifiers
US6377502B1 (en) 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP2010257530A (ja) 2009-04-24 2010-11-11 Toshiba Corp 半導体集積回路装置
KR101150432B1 (ko) 2010-08-05 2012-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101844963B1 (ko) * 2011-03-07 2018-04-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
KR101184539B1 (ko) * 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR101847095B1 (ko) 2011-10-18 2018-04-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치
WO2014148372A1 (ja) * 2013-03-21 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP6050804B2 (ja) * 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置
KR102407571B1 (ko) * 2017-12-20 2022-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20210083608A (ko) * 2019-12-27 2021-07-07 에스케이하이닉스 주식회사 전압 생성 회로

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