KR20230075163A - 비휘발성 메모리 장치 - Google Patents

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KR20230075163A
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김대한
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Abstract

누설 전류를 검출할 수 있는 비휘발성 메모리 장치가 개시된다. 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록, 복수의 메모리 셀 스트링들과 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 복수의 워드 라인들로 동작 전압을 공급하는 복수의 패스 트랜지스터들을 포함하는 하나 이상의 패스부, 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스 트랜지스터를 포함하는 하나 이상의 모니터링부, 복수의 패스 트랜지스터들 중에서 누설 전류를 측정할 제1 패스 트랜지스터 및 하나 이상의 모니터링 패스 트랜지스터에 활성화 전압을 공급하는 전압 생성기, 전압 제어 신호를 이용하여 전압 생성기가 활성화 전압을 생성하도록 제어하고, 하나 이상의 모니터링 패스 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 누설 전류를 검출하는 제어 로직을 포함한다.

Description

비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 상세하게는 모니터링부 또는 모니터링 버퍼를 통해 패스 트랜지스터 또는 버퍼 트랜지스터의 누설 전류를 검출할 수 있는 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(Volatile Memory Device)와 비휘발성 메모리 장치(Non-Volatile Memory Device)로 구분될 수 있다. 비휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 플래시 메모리 장치를 포함한다.
비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 셀들은 복수의 구동 라인들에 연결될 수 있다. 비휘발성 메모리 장치는 복수의 구동 라인들에 구동 신호를 인가하여 메모리 셀들에 대해 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다.
이때 비휘발성 메모리 장치의 메모리 셀에 동작 전압을 공급하는 패스 트랜지스터 또는 페이지 버퍼 내의 트랜지스터 소자들은 누설 전류로 인하여 문턱 전압과 같은 소자 특성이 변할 수 있다. 이와 같은 소자 특성 변화는 비휘발성 메모리 장치의 오동작을 야기할 수 있다. 따라서 비휘발성 메모리 장치 내의 소자에서 발생할 수 있는 누설 전류를 검출하고, 누설 전류에 따른 오동작을 방지할 수 있는 방안의 개발이 필요하다.
본 개시의 기술적 사상이 해결하려는 과제는, 비휘발성 메모리 장치 내에서 발생하는 누설 전류를 검출하고, 누설 전류로 인한 소자 특성 변화에 따른 오동작을 방지할 있는 비휘발성 메모리 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록, 상기 복수의 메모리 셀 스트링들과 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 상기 복수의 워드 라인들로 동작 전압을 공급하는 복수의 패스 트랜지스터들을 포함하는 하나 이상의 패스부, 상기 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스 트랜지스터를 포함하는 하나 이상의 모니터링부, 상기 복수의 패스 트랜지스터들 중에서 누설 전류를 측정할 제1 패스 트랜지스터 및 상기 하나 이상의 모니터링 패스 트랜지스터에 활성화 전압을 공급하는 전압 생성기 및 전압 제어 신호를 이용하여 상기 전압 생성기가 상기 활성화 전압을 생성하도록 제어하고, 상기 하나 이상의 모니터링 패스 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 상기 누설 전류를 검출하는 제어 로직을 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록, 상기 복수의 메모리 셀 스트링들과 각각 연결되며, 복수의 버퍼 트랜지스터들을 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 상기 복수의 버퍼 트랜지스터들과 연결된 복수의 모니터링 버퍼 트랜지스터들을 포함하는 모니터링 버퍼, 상기 복수의 버퍼 트랜지스터들 중에서 누설 전류를 측정할 제1 버퍼 트랜지스터상기 제1 버퍼 트랜지스터와 연결된 제1 모니터링 버퍼 트랜지스터에 활성화 전압을 공급하는 전압 생성기 및 전압 제어 신호를 이용하여 상기 전압 생성기가 상기 활성화 전압을 생성하도록 제어하고, 상기 제1 모니터링 버퍼 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 상기 누설 전류를 검출하는 제어 로직을 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록, 상기 복수의 메모리 셀 스트링들과 각각 연결되며, 복수의 버퍼 트랜지스터들을 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 상기 복수의 워드 라인들로 동작 전압을 공급하는 복수의 패스 트랜지스터들을 포함하는 하나 이상의 패스부, 상기 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스트랜지스터를 포함하는 하나 이상의 모니터링부, 상기 복수의 패스 트랜지스터들 및 상기 하나 이상의 모니터링 패스 트랜지스터 중 적어도 하나에 활성화 전압을 공급하는 로우 디코더, 상기 복수의 버퍼 트랜지스터들과 연결된 복수의 모니터링 버퍼 트랜지스터들을 포함하는 모니터링 버퍼, 상기 복수의 패스 트랜지스터들과 상기 복수의 버퍼 트랜지스터들 중에서 누설 전류를 측정할 제1 패스 트랜지스터 및 상기 하나 이상의 모니터링 패스 트랜지스터, 또는 제1 버퍼 트랜지스터 및 제1 버퍼 트랜지스터와 연결된 제1 모니터링 버퍼 트랜지스터에 활성화 전압을 공급하는 전압 생성기 및 전압 제어 신호를 이용하여 상기 전압 생성기가 상기 활성화 전압을 생성하도록 제어하고, 상기 하나 이상의 모니터링 패스 트랜지스터 또는 제1 모니터링 버퍼 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 상기 누설 전류를 검출하는 제어 로직을 포함한다.
본 개시의 기술적 사상의 비휘발성 메모리 장치에 따르면, 동일한 전원 라인에 연결된 모니터링 패스 트랜지스터 또는 동일한 입력 라인에 연결된 모니터링 버퍼 트랜지스터의 모니터링 전압에 기초하여 누설 전류를 검출함으로써, 누설 전류로 인한 소자 특성 변화에 따른 오동작을 방지할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 비휘발성 메모리 장치를 더욱 상세하게 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 블록을 예시적으로 나타내는 회로도이다.
도 4는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 패스부, 모니터링부 및 제어 로직 간의 연결을 보다 상세히 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치가 누설 전류를 검출하는 방법을 설명하기 위한 순서도이다.
도 6은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치가 검출된 누설 전류에 기초하여 동작하는 방법을 설명하기 위한 순서도이다.
도 7은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치에서 누설 전류, 문턱 전압 및 전원 전압의 변화를 나타내는 그래프이다.
도 8은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 페이지 버퍼를 나타내는 도면이다.
도 9는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 모니터링 버퍼를 나타내는 도면이다.
도 10은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 모니터링 버퍼 트랜지스터와 제어 로직 간의 연결을 보다 상세히 나타내는 도면이다.
도 11은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치를 나타내는 도면이다.
도 12는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 SSD(Solid State Drive) 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(Non-volatile Memory Device, NVM)(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 비휘발성 메모리 장치(100)는 메모리 셀 어레이(105), 페이지 버퍼부(120), 전압 생성기(150), 제어 로직(160) 및 모니터링 버퍼(170)를 포함할 수 있다. 메모리 셀 어레이(105)는 복수의 메모리 셀들을 포함하는 하나 이상의 메모리 블록(110), 하나 이상의 패스부(130) 및 하나 이상의 모니터링부(140)를 포함할 수 있다. 페이지 버퍼부(120)는 복수의 페이지 버퍼들을 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 비휘발성 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 비휘발성 메모리 장치(100)에 데이터를 프로그램하도록 비휘발성 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 제공함으로써, 비휘발성 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 비휘발성 메모리 장치(100) 사이에서 송수신될 수 있다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 비휘발성 메모리 장치를 더욱 상세하게 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 하나 이상의 메모리 블록(110), 하나 이상의 패스부(130) 및 하나 이상의 모니터링부(140)를 포함하는 메모리 셀 어레이(105), 페이지 버퍼부(120), 전압 생성기(150), 제어 로직(160), 모니터링 버퍼(170), 감지 증폭기(180) 및 로우 디코더(190)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 비휘발성 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다. 또한, 비휘발성 메모리 장치(100)는 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
메모리 셀 어레이(105)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼부(120)에 연결될 수 있고, 복수의 워드 라인들(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(190)에 연결될 수 있다.
메모리 셀 어레이(105)는 하나 이상의 메모리 블록(110)을 포함할 수 있고, 하나 이상의 메모리 블록(110)은 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함할 수 있다. 본 개시의 일 실시예에서 메모리 셀은 플래쉬 메모리 셀일 수 있다. 이하에서는, 메모리 셀이 낸드(NAND) 플래쉬 메모리 셀인 경우를 예로 하여 본 개시의 실시예들을 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 메모리 셀은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀일 수 있다.
본 개시의 일 실시예에서, 하나 이상의 메모리 블록(110)은 3차원 구조의 메모리 블록일 수 있고, 3차원 구조의 메모리 블록은 복수의 메모리 셀 스트링들을 포함할 수 있으며, 각 메모리 셀 스트링은 기판 위에 수직으로 적층된 워드 라인들(WL)에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이는 도 3을 참조하여 보다 상세히 설명될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 블록(BLK)을 예시적으로 나타내는 회로도이다.
도 3을 참조하면, 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(NS11~NS33), 복수의 워드 라인들(WL1~WL8), 복수의 비트 라인들(BL1~BL3), 복수의 접지 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 메모리 블록(BLK)은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응될 수 있다. 여기서, 복수의 메모리 셀 스트링들의 개수, 복수의 워드 라인들의 개수, 복수의 비트 라인들의 개수, 복수의 접지 선택 라인의 개수 및 복수의 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 메모리 셀 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응되는 스트링 선택 라인(SSL1~SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MCs)은 각각 대응되는 워드 라인들(WL1~WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 대응되는 접지 선택 라인(GSL1~GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인(BL1~BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
다시 도 2로 돌아와서, 메모리 셀 어레이(105)는 하나 이상의 패스부(130)를 포함할 수 있다. 하나 이상의 패스부(130)는 복수의 워드 라인들로 동작 전압을 공급하는 복수의 패스 트랜지스터들을 포함할 수 있다. 이때 하나 이상의 패스부(130)는 하나 이상의 메모리 블록(110)과 각각 연결되며, 각각 하나 이상의 메모리 블록(110)으로 동작 전압을 공급할 수 있다.
보다 상세히, 하나 이상의 패스부(130)는 도 3에 도시된 복수의 워드 라인들(WL1~WL8)과 연결될 수 있다. 이때 하나 이상의 패스부(130)에 복수의 패스 트랜지스터들은 복수의 워드 라인들(WL1~WL8)과 각각 연결될 수 있다. 그리고 하나 이상의 패스부(130)는 복수의 워드 라인들(WL1~WL8)을 통해 복수의 메모리 셀들(MCs)로 동작 전압을 공급할 수 있다.
메모리 셀 어레이(105)는 하나 이상의 모니터링부(140)를 포함할 수 있다. 하나 이상의 모니터링부(140)는 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스 트랜지스터를 포함할 수 있다. 하나 이상의 모니터링 패스 트랜지스터는 복수의 패스 트랜지스터들과 동일한 소자일 수 있다. 이때 하나 이상의 모니터링부(140)는 하나 이상의 패스부(130)와 각각 연결될 수 있다.
하나 이상의 모니터링부(140)에 포함된 하나 이상의 모니터링 패스 트랜지스터는 복수의 패스 트랜지스터들과 전원 라인을 통해 연결될 수 있다. 본 개시의 일 실시예에서 하나 이상의 모니터링 패스 트랜지스터는 게이트 단을 통해 전원 라인과 연결될 수 있으며, 복수의 패스 트랜지스터들은 게이트 단을 통해 전원 라인과 연결될 수 있다. 즉, 하나 이상의 모니터링 패스 트랜지스터와 복수의 패스 트랜지스터들은 게이트 단을 통해 전원 라인을 공유하고 있을 수 있다.
페이지 버퍼부(120)는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있고(n은 2 이상의 정수), 복수의 페이지 버퍼들(PB1~PBn)은 복수의 비트 라인들(BL)을 통해 복수의 메모리 셀 스트링들과 각각 연결될 수 있다. 페이지 버퍼부(120)는 복수의 입력 라인들(IL)을 통해 제어 로직(160)과 연결될 수 있으며, 복수의 입력 라인들(IL)과 연결된 복수의 버퍼 트랜지스터들을 포함할 수 있다. 그리고 페이지 버퍼부(120)는 칼럼 어드레스(Y-ADDR)에 응답하여 복수의 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼부(120)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다.
모니터링 버퍼(170)는 복수의 입력 라인들(IL)을 통해 제어 로직(160) 및 페이지 버퍼부(120)와 연결될 수 있으며, 복수의 입력 라인들(IL)과 연결된 복수의 모니터링 버퍼 트랜지스터들을 포함할 수 있다. 이에 따라, 복수의 모니터링 버퍼 트랜지스터들은 복수의 버퍼 트랜지스터들과 복수의 입력 라인들(IL)을 통해 연결될 수 있다. 이때 모니터링 버퍼(170)는 한 개의 페이지 버퍼에 포함된 복수의 버퍼 트랜지스터들과 동일한 개수의 모니터링 버퍼 트랜지스터를 포함할 수 있다.
제어 로직(160)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(105)에 데이터를 프로그램, 메모리 셀 어레이(105)로부터 데이터를 독출 또는 메모리 셀 어레이(105)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직(160)은 비휘발성 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 개시의 일 실시예에서 제어 로직(160)은 복수의 패스 트랜지스터들과 하나 이상의 모니터링 패스 트랜지스터에 활성화 전압(V_en)을 공급할 수 있으며, 하나 이상의 모니터링 패스 트랜지스터의 모니터링 전압(V_mon)을 감지할 수 있다. 그리고 제어 로직(160)은 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다.
또한, 본 개시의 일 실시예에서 제어 로직(160)은 복수의 버퍼 트랜지스터들과 복수의 모니터링 버퍼 트랜지스터들에 활성화 전압(V_en)을 공급할 수 있으며, 복수의 모니터링 버퍼 트랜지스터들의 모니터링 전압(V_mon)을 감지할 수 있다. 그리고 제어 로직(160)은 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다.
이때 제어 로직(160)은 전압 생성기(150)를 이용하여 복수의 패스 트랜지스터들, 하나 이상의 모니터링 패스 트랜지스터, 복수의 버퍼 트랜지스터들 및 복수의 모니터링 버퍼 트랜지스터들에 활성화 전압(V_en)을 공급할 수 있다. 그리고 제어 로직(160)은 감지 증폭기(180)를 이용하여 하나 이상의 모니터링 패스 트랜지스터 및 복수의 모니터링 버퍼 트랜지스터들로부터 출력되는 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다.
전압 생성기(150)는 전압 제어 신호(CTRL_vol)에 기초하여 메모리 셀 어레이(105)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 동작 전압 생성의 기초가 되는 활성화 전압(V_en)을 생성할 수 있다. 그리고 전압 생성기(150)는 생성된 활성화 전압(V_en)을 복수의 패스 트랜지스터들, 하나 이상의 모니터링 패스 트랜지스터, 복수의 버퍼 트랜지스터들 및 복수의 모니터링 버퍼 트랜지스터들로 공급할 수 있다.
전압 생성기(150)는 직류 전압을 생성하는 직류 발생기와 펄스 전압을 생성하는 펄스 발생기를 포함할 수 있다. 전압 생성기(150)는 직류 발생기에 의해 생성된 직류 전압과 펄스 발생기에 의해 생성된 펄스 전압을 이용하여 다양한 종류의 활성화 전압(V_en)을 생성할 수 있다.
감지 증폭기(180)는 모니터링부(140) 및 모니터링 버퍼(170)로부터 모니터링 전압(V_mon)을 수신할 수 있다. 그리고 감지 증폭기(180)는 수신한 모니터링 전압(V_mon)에 대응되는 누설 전류(I_leak) 값을 제어 로직(160)으로 출력할 수 있다.
로우 디코더(190)는 로우 어드레스(X-ADDR)에 응답하여, 하나 이상의 메모리 블록 중 하나를 선택할 수 있고, 선택된 메모리 블록의 복수의 워드 라인들(WL) 중 하나를 선택할 수 있다. 그리고 로우 디코더(190)는 선택된 워드 라인을 통해 동작 전압이 공급되도록, 복수의 패스 트랜지스터들로 활성화 전압(V_en)을 공급할 수 있다. 또한, 로우 디코더(190)는 모니터링 전압(V_mon)의 검출을 위해 하나 이상의 모니터링 패스 트랜지스터로 활성화 전압(V_en)을 공급할 수 있다.
도 4는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 패스부, 모니터링부 및 제어 로직 간의 연결을 보다 상세히 나타내는 도면이다.
도 4를 참조하면, 패스부(130)는 복수의 워드 라인들에 연결된 복수의 패스 트랜지스터들을 포함할 수 있다. 복수의 패스 트랜지스터들의 개수는 복수의 워드 라인들의 개수와 동일할 수 있다.
복수의 패스 트랜지스터들은 제1 단 또는 제2 단을 통해 워드 라인과 연결될 수 있다. 본 개시의 일 실시예에서 제1 단은 드레인 단이고, 제2 단은 소스 단일 수 있으나, 본 개시가 이에 한정되는 것은 아니며, 본 개시의 다른 실시예에서 제1 단은 소스 단이고, 제2 단은 드레인 단일 수 있다. 다만, 이하에서는 설명의 편의를 위하여 제1 단이 드레인 단이고, 제2 단이 소스 단인 실시예를 중심으로 설명하도록 한다.
복수의 패스 트랜지스터들은 제1 단 및 제2 단 중에서 워드 라인과 연결되지 않은 단을 통해 전압 생성기(150)로부터 활성화 전압(V_en)을 공급받을 수 있다. 즉, 전압 생성기(150)는 복수의 패스 트랜지스터들의 제1 단 또는 제2 단을 통해 활성화 전압(V_en)을 공급할 수 있다.
복수의 패스 트랜지스터들은 제3 단을 통해 전압 생성기(150)로부터 전원 전압(V_PPH)을 공급받을 수 있다. 즉, 전압 생성기(150)는 복수의 패스 트랜지스터들의 제3 단을 통해 전원 전압(V_PPH)을 공급할 수 있다. 본 개시의 일 실시예에서 제3 단은 게이트 단일 수 있다.
모니터링부(140)는 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스 트랜지스터를 포함할 수 있다. 본 개시의 일 실시예에서 모니터링부(140)는 도면 상 도시된 바와 같이 두 개의 모니터링 패스 트랜지스터들을 포함할 수 있다. 다만, 본 개시가 이에 한정되는 것은 아니고, 모니터링부(140)는 추가적인 모니터링 패스 트랜지스터를 더 포함하거나, 한 개의 모니터링 패스 트랜지스터만을 포함할 수 있다.
하나 이상의 모니터링 패스 트랜지스터는 제1 단 또는 제2 단을 통해 전압 생성기(150)로부터 활성화 전압(V_en)을 공급받을 수 있다. 즉, 전압 생성기(150)는 복수의 패스 트랜지스터들의 제1 단 또는 제2 단을 통해 활성화 전압(V_en)을 공급할 수 있다.
하나 이상의 모니터링 패스 트랜지스터는 제1 단 및 제2 단 중에서 활성화 전압(V_en)이 공급되지 않은 단을 통해 모니터링 전압(V_mon)을 출력할 수 있다. 즉, 감지 증폭기(180)는 하나 이상의 모니터링 패스 트랜지스터들의 제1 단 또는 제2 단으로부터 모니터링 전압(V_mon)을 입력 받을 수 있다.
제어 로직(160)은 전압 생성기(150)를 통해 복수의 패스 트랜지스터들 및 하나 이상의 모니터링 패스 트랜지스터로 활성화 전압(V_en)을 공급할 수 있다. 즉, 제어 로직(160)은 패스 트랜지스터들 및 하나 이상의 모니터링 패스 트랜지스터의 제1 단 또는 제2 단을 통해 활성화 전압(V_en)이 공급되도록 전압 생성기(150)를 제어할 수 있다.
본 개시의 일 실시예에서 전압 생성기(260)는 제어 로직(160)으로부터 수신하는 신호에 기초하여 활성화 전압(V_en)을 생성하고, 패스 트랜지스터들 및 하나 이상의 모니터링 패스 트랜지스터로 활성화 전압(V_en)을 공급할 수 있다.
제어 로직(160)은 감지 증폭기(180)를 통해 하나 이상의 모니터링 패스 트랜지스터로부터 모니터링 전압(V_mon)을 감지할 수 있다. 즉, 제어 로직(160)은 모니터링 패스 트랜지스터의 제1 단 및 제2 단 중에서 활성화 전압(V_en)이 공급되지 않는 단으로부터 모니터링 전압(V_mon)을 감지할 수 있다.
제어 로직(160)은 감지 증폭기(180)를 통해 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다. 본 개시의 일 실시예에서 감지 증폭기(180)는 하나 이상의 모니터링 패스 트랜지스터로부터 수신하는 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출하고, 제어 로직(160)으로 누설 전류(I_leak) 값을 전달할 수 있다.
본 개시의 일 실시예에서 복수의 패스 트랜지스터들 중 어느 하나의 패스 트랜지스터의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 전압 생성기(150)를 통해 누설 전류(I_leak)를 측정하고자 하는 패스 트랜지스터로 활성화 전압(V_en)을 공급할 수 있다. 그리고 제어 로직(160)은 감지 증폭기(180)를 통해 하나 이상의 모니터링 패스 트랜지스터로부터 감지된 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다.
이때 제어 로직(160)이 누설 전류(I_leak)를 검출하는 보다 상세한 방법은 도 5를 참조하여 설명될 수 있다.
도 5는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치가 누설 전류를 검출하는 방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 제어 로직(160)은 누설 전류(I_leak)를 측정할 패스 트랜지스터 및 하나 이상의 모니터링 패스 트랜지스터에 활성화 전압(V_en)을 공급할 수 있다(S510). 예를 들어, 제어 로직(160)이 제2 워드 라인(WL2)에 연결된 패스 트랜지스터의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 제2 워드 라인(WL2)에 연결된 패스 트랜지스터 및 하나 이상의 모니터링 패스 트랜지스터에 활성화 전압(V_en)을 공급할 수 있다. 이때 제어 로직(160)은 전압 생성기(150)를 통해 활성화 전압(V_en)을 공급할 수 있다.
제어 로직(160)은 전압 생성기(150)를 통해 누설 전류(I_leak)를 측정할 패스 트랜지스터 및 하나 이상의 모니터링 패스 트랜지스터에 전원 전압(V_PPH)을 공급할 수 있다(S520). 예를 들어, 제어 로직(160)이 제2 워드 라인(WL2)에 연결된 패스 트랜지스터의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 제2 워드 라인(WL2)에 연결된 패스 트랜지스터 및 하나 이상의 모니터링 패스 트랜지스터에 전원 전압(V_PPH)을 공급할 수 있다.
그리고 나서 제어 로직(160)은 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다(S530). 예를 들어, 제어 로직(160)이 제2 워드 라인(WL2)에 연결된 패스 트랜지스터의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 하나 이상의 모니터링 패스 트랜지스터로부터 모니터링 전압(V_mon)을 감지할 수 있다. 그리고 제어 로직(160)은 감지된 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다. 이때 제어 로직(160)은 감지 증폭기(180)를 통해 감지된 모니터링 전압(V_mon)에 대응되는 누설 전류(I_leak)를 검출할 수 있다.
다시 도 4로 돌아와서, 제어 로직(160)은 도 5를 참조하여 설명한 바와 같은 방법으로 누설 전류(I_leak)를 검출할 수 있다. 제어 로직(160)은 검출된 누설 전류(I_leak)에 기초하여 복수의 패스 트랜지스터들로 공급되는 전원 전압(V_PPH)을 조절할 수 있다. 이때 제어 로직(160)이 전원 전압(V_PPH)을 조절하는 방법은 도 6을 참조하여 보다 상세히 설명될 수 있다.
도 6은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치가 검출된 누설 전류에 기초하여 동작하는 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 제어 로직(160)은 검출된 누설 전류(I_leak)에 기초하여 패스 트랜지스터의 문턱 전압의 변화량을 추정할 수 있다(S610). 본 개시의 일 실시예에서 제어 로직(160)은 누설 전류(I_leak)가 증가한 경우, 패스 트랜지스터의 문턱 전압이 증가한 것으로 판단할 수 있다. 그리고 본 개시의 다른 실시예에서 제어 로직(160)은 누설 전류(I_leak)가 감소하여, 패스 트랜지스터의 바디 전압이 증가한 경우, 메모리 셀(MC)의 문턱 전압이 감소한 것으로 판단할 수 있다.
제어 로직(160)은 문턱 전압의 변화량에 기초하여 전원 전압(V_PPH)을 조절할 수 있다(S620). 본 개시의 일 실시예에서 제어 로직(160)은 패스 트랜지스터의 문턱 전압이 증가한 것으로 판단한 경우, 문턱 전압의 증가량만큼 전원 전압(V_PPH)을 증가시킬 수 있다. 그리고 본 개시의 다른 실시예에서 제어 로직(160)은 패스 트랜지스터의 문턱 전압이 감소한 것으로 판단한 경우, 문턱 전압의 감소량만큼 전원 전압(V_PPH)을 감소시킬 수 있다.
이때 누설 전류(I_leak), 문턱 전압 및 전원 전압(V_PPH) 간의 변화는 도 7을 참조하여 보다 상세히 설명될 수 있다.
도 7은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치에서 누설 전류(I_leak), 문턱 전압 및 전원 전압의 변화를 나타내는 그래프이다.
도 7을 참조하면, 패스 트랜지스터의 누설 전류(I_leak), 패스 트랜지스터의 문턱 전압(V_th) 및 패스 트랜지스터의 전원 전압(V_PPH)의 시간에 따른 변화를 나타내는 그래프를 확인할 수 있다.
우선, t0 시점에서 비휘발성 메모리 장치(100) 외부로부터의 충격 등의 원인으로 패스 트랜지스터의 누설 전류(I_leak)가 증가하는 것을 확인할 수 있다. 패스 트랜지스터의 누설 전류(I_leak)가 증가함에 따라, 패스 트랜지스터의 문턱 전압(V_th)이 t0 시점에 ΔV 만큼 상승하는 것을 확인할 수 있다.
제어 로직(160)은 하나 이상의 모니터링 패스 트랜지스터의 모니터링 전압(V_mon)을 통해 누설 전류(I_leak)를 검출할 수 있다. 그리고 제어 로직(160)은 검출된 누설 전류(I_leak)에 기초하여 패스 트랜지스터의 문턱 전압(V_th)의 변화량을 산출하고, 그에 따라 패스 트랜지스터의 전원 전압(V_PPH)을 조절할 수 있다. 이와 같은 제어 로직(160)의 동작이 수행된 후, t1 시점에서 패스 트랜지스터의 전원 전압(V_PPH)이 증가하는 것을 확인할 수 있다.
이때 전원 전압(V_PPH)의 변화량(ΔV)은 문턱 전압(V_th)의 변화량(ΔV)과 같은 값일 수 있다.
다시 도 6으로 돌아와서, 전원 전압(V_PPH)을 조절하고 나서, 제어 로직(160)은 조절된 전원 전압(V_PPH)에 기초하여 복수의 패스 트랜지스터들을 동작시킬 수 있다(S630). 본 개시의 일 실시예에서 제어 로직(160)은 하나 이상의 메모리 블록(110)에 저장된 데이터를 독출 또는 하나 이상의 메모리 블록(110)에 저장된 데이터를 소거하는 요청을 수신한 경우, 조절된 전원 전압(V_PPH)을 복수의 패스 트랜지스터들로 공급할 수 있다.
도 8은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 페이지 버퍼를 나타내는 도면이다.
도 8을 참조하면, 페이지 버퍼부(120)에 포함된 복수의 페이지 버퍼들(PB1~PBn) 중 제1 페이지 버퍼(PB1)의 일 예시를 확인할 수 있다. 이때 복수의 페이지 버퍼들(PB1~PBn)은 복수의 입력 라인들과 연결된 복수의 버퍼 트랜지스터들을 포함할 수 있다. 복수의 페이지 버퍼들(PB1~PBn)은 모두 동일한 형태로 구성될 수 있다.
제1 페이지 버퍼(PB1)는 복수의 버퍼 트랜지스터들(TR1~TR25)과, 복수의 래치들(LAT_S, LAT_L, LAT_F)을 포함할 수 있다. 복수의 버퍼 트랜지스터들(TR1~TR25)은 센싱 노드(SO) 및 데이터 전송 노드(DT)를 제1 비트 라인(BL1)과 연결하는 연결 회로, 센싱 노드(SO) 또는 데이터 전송 노드(DT)를 프리차지하는 프리차지 회로, 및 복수의 래치들(LAT_S, LAT_L, LAT_F) 각각을 제어하기 위한 회로 등을 포함할 수 있다.
본 개시의 일 실시예에서 복수의 래치들(LAT_S, LAT_L, LAT_F)은 센싱 래치(LAT_S)와, 복수의 데이터 래치들(LAT_L, LAT_F)을 포함할 수 있다.
도 8에 도시된 실시예에서, 제1 페이지 버퍼(PB1)는 센싱 노드(SO) 외에 데이터 전송 노드(DT)를 더 포함할 수 있다. 데이터 전송 노드(DT)는 제24 버퍼 트랜지스터(TR24)를 통해 다른 페이지 버퍼의 데이터 전송 노드(DT)와 연결 또는 분리될 수 있다. 예를 들어, 제1 페이지 버퍼(PB1)의 래치들(LAT_S, LAT_L, LAT_F)에 저장된 데이터를 카운트하는 카운팅 회로와 제1 페이지 버퍼(PB1)를 와이어드 오어 방식으로 연결할 때에는 제24 버퍼 트랜지스터(TR24)가 턴-온 될 수 있다. 제24 버퍼 트랜지스터(TR24)가 턴-온 되어 있는 동안 래치들(LAT_S, LAT_L, LAT_F) 사이의 데이터 교환이 수행될 수 없으며, 카운팅 회로가 데이터 전송 노드(DT)를 이용하여 와이어드 오어 방식으로 래치들(LAT_S, LAT_L, LAT_F)에 저장된 데이터를 카운트할 수 있다.
반면, 데이터 전송 노드(DT)를 통해 래치들(LAT_S, LAT_L, LAT_F)이 데이터를 주고받는 동작을 수행할 경우, 제24 버퍼 트랜지스터(TR24)는 턴-오프될 수 있다. 따라서, 래치들(LAT_S, LAT_L, LAT_F)이 데이터를 주고받는 동안, 제1 페이지 버퍼(PB1)의 데이터 전송 노드(DT)가 인접한 다른 페이지 버퍼의 데이터 전송 노드(DT)와 분리될 수 있 다.
한편 도 8에 도시된 실시예에서, 복수의 버퍼 트랜지스터들(TR1~TR25) 각각은 적어도 하나의 도전성 라인과 연결될 수 있다. 도전성 라인은 앞서 설명한 바와 같이 복수의 버퍼 트랜지스터들(TR1~TR25) 상부에 형성되는 라인들일 수 있다. 일례로, 제2 버퍼 트랜지스터(TR2)와 제7 버퍼 트랜지스터(TR7)의 활성 영역 중 하나는 제2 전원 전압(GND)을 제공하는 도전성 라인에 연결될 수 있으며, 제12 버퍼 트랜지스터(TR12)와 제13 버퍼 트랜지스터(TR13)의 활성 영역 중 하나는 제1 전원 전압(VDD)을 제공하는 도전성 라인에 연결될 수 있다. 또한, 제11 버퍼 트랜지스터(TR11)의 활성 영역 중 하나는 제1 페이지 버퍼(PB1)를 캐시 래치와 연결하는 도전성 라인에 연결될 수 있다.
제1 페이지 버퍼(PB1)는 제1 버퍼 트랜지스터(TR1)의 드레인 단을 통해 제1 비트 라인(BL1)과 연결될 수 있다. 이에 따라 제1 페이지 버퍼(PB1)는 하나 이상의 메모리 블록(110)에 포함된 메모리 셀 스트링과 연결될 수 있다. 따라서 제1 페이지 버퍼(PB1)는 메모리 셀 스트링에 포함된 복수의 메모리 셀들(MC)로부터 데이터를 읽어오거나, 복수의 메모리 셀들(MC)에 데이터를 기록할 수 있다.
복수의 버퍼 트랜지스터들(TR1~TR25)은 복수의 입력 라인들과 연결될 수 있다. 이때 복수의 버퍼 트랜지스터들(TR1~TR25)은 게이트 단을 통해 복수의 입력 라인들과 연결될 수 있다. 그리고 복수의 버퍼 트랜지스터들(TR1~TR25)은 복수의 입력 라인들을 통해 입력 전압(V_in)을 입력 받을 수 있다.
이때 복수의 입력 라인들은 복수의 페이지 버퍼들(PB1~PBn) 간에 공유될 수 있다. 예를 들어, 제1 페이지 버퍼(PB1)의 제1 버퍼 트랜지스터(TR1)와 연결된 입력 라인은 제2 페이지 버퍼 내지 제n 페이지 버퍼(PB2~PBn)의 제1 버퍼 트랜지스터(TR1)와 연결될 수 있다.
도 9는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 모니터링 버퍼를 나타내는 도면이다.
도 9를 참조하면, 본 개시의 일 실시예에 따른 모니터링 버퍼(170)는 복수의 입력 라인들과 연결된 복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)과, 복수의 래치들(LAT_S, LAT_L, LAT_F)을 포함할 수 있다.
모니터링 버퍼(170)는 복수의 페이지 버퍼들(PB1~PBn)과 복수의 입력 라인들을 공유할 수 있다. 복수의 모니터링 버퍼 트랜지스터들은 복수의 입력 라인들을 통해 입력 전압(V_in)을 입력 받을 수 있다.
이때 모니터링 버퍼(170)의 대부분의 동작은 도 8을 통해 설명한 제1 페이지 버퍼(PB1)와 동일하므로, 차이점 및 특징이 되는 점을 중심으로 설명하도록 한다.
제1 모니터링 버퍼 트랜지스터(MTR1)의 드레인 단은 다른 라인과 연결되지 않고, 플로팅(floating) 될 수 있다. 즉, 모니터링 버퍼(170)는 제1 모니터링 버퍼 트랜지스터(MTR1)의 드레인 단을 통해 비트 라인과 연결되지 않을 수 있다. 이는 모니터링 버퍼(170)는 복수의 페이지 버퍼들(PB1~PBn)과 달리 데이터를 기록하거나 데이터를 읽어오는 동작을 수행하지 않기 때문이다.
복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)은 복수의 입력 라인들과 연결될 수 있다. 이때 복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)은 제3 단을 통해 복수의 입력 라인들과 연결될 수 있다. 그리고 복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)은 복수의 입력 라인들을 통해 입력 전압(V_in)을 입력 받을 수 있다.
이때 복수의 입력 라인들은 복수의 페이지 버퍼들(PB1~PBn)과 공유될 수 있다. 예를 들어, 모니터링 버퍼(170)의 제1 모니터링 버퍼 트랜지스터(MTR1)와 연결된 입력 라인은 복수의 페이지 버퍼들(PB1~PBn)의 제1 버퍼 트랜지스터(TR1)와 연결될 수 있다.
모니터링 버퍼(170)는 제어 로직(160)과 연결될 수 있다. 제어 로직(160)은 복수의 버퍼 트랜지스터들(TR1~TR25) 중에서 누설 전류(I_leak)를 측정할 버퍼 트랜지스터와 동일한 입력 라인에 연결된 모니터링 버퍼 트랜지스터에 활성화 전압(V_en)을 공급할 수 있다. 그리고 제어 로직(160)은 활성화 전압(V_en)이 공급된 모니터링 버퍼 트랜지스터의 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다.
이때 제어 로직(160)은 누설 전류(I_leak)를 측정하려는 경우, 누설 전류(I_leak)를 측정할 버퍼 트랜지스터과 동일한 입력 라인에 연결된 모니터링 버퍼 트랜지스터에 활성화 전압(V_en)을 공급하고, 누설 전류(I_leak)를 측정할 버퍼 트랜지스터가 연결된 입력 라인에 입력 전압(V_in)을 공급할 수 있다. 그리고 제어 로직(160)은 누설 전류(I_leak)를 측정하지 않는 때에는 복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)들로 활성화 전압(V_en)을 공급하지 않을 수 있다.
제어 로직(160)과 모니터링 버퍼 트랜지스터 간의 연결 및 제어 로직(160)의 상세 동작은 도 10을 참조하여 보다 상세히 설명될 수 있다.
도 10은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 모니터링 버퍼 트랜지스터와 제어 로직 간의 연결을 보다 상세히 나타내는 도면이다.
도 10을 참조하면, 본 개시의 일 실시예에 따른 모니터링 버퍼(170)의 제3 모니터링 버퍼 트랜지스터(MTR3)와 제어 로직(160) 간의 연결을 확인할 수 있다. 도 10에는 제3 모니터링 버퍼 트랜지스터(MTR3)와 제어 로직(160) 간의 연결이 도시되어 있으나, 제3 모니터링 버퍼 트랜지스터(MTR3)가 아닌 다른 모니터링 버퍼 트랜지스터와 제어 로직(160) 간의 연결도 이와 동일할 수 있고, 제어 로직(160)에 의해 동일한 방법으로 제어될 수 있다.
제3 모니터링 버퍼 트랜지스터(MTR3)는 제1 단 또는 제2 단을 통해 전압 생성기(150)로부터 활성화 전압(V_en)을 공급받을 수 있다. 즉, 전압 생성기(150)는 제3 모니터링 버퍼 트랜지스터(MTR3)의 제1 단 또는 제2 단을 통해 활성화 전압(V_en)을 공급할 수 있다. 이때 도면 상 도시된 실시예에서 전압 생성기(150)는 제3 모니터링 버퍼 트랜지스터(MTR3)의 제2 단을 통해 활성화 전압(V_en)을 공급할 수 있다. 본 개시의 일 실시예에서 전압 생성기(150)는 제어 로직(160)으로부터 수신하는 신호에 기초하여 활성화 전압(V_en)을 생성하고, 복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)로 활성화 전압(V_en)을 공급할 수 있다.
제3 모니터링 버퍼 트랜지스터(MTR3)는 제3 단을 통해 전압 생성기(150)로부터 입력 전압(V_in)을 공급받을 수 있다. 즉, 전압 생성기(150)는 제3 모니터링 버퍼 트랜지스터(MTR3)의 제3 단을 통해 입력 전압(V_in)을 공급할 수 있다.
제3 모니터링 버퍼 트랜지스터(MTR3)는 제1 단 및 제2 단 중에서 활성화 전압(V_en)이 공급되지 않는 단을 통해 모니터링 전압(V_mon)을 출력할 수 있다. 즉, 감지 증폭기(180)는 제3 모니터링 버퍼 트랜지스터(MTR3)의 제1 단 또는 제2 단으로부터 모니터링 전압(V_mon)을 입력 받을 수 있다. 이때 도면 상 도시된 실시예에서 감지 증폭기(180)는 제3 모니터링 버퍼 트랜지스터(MTR3)의 제1 단으로부터 모니터링 전압(V_mon)을 입력 받을 수 있다.
제어 로직(160)은 감지 증폭기(180)를 통해 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다. 본 개시의 일 실시예에서 감지 증폭기(180)는 복수의 모니터링 버퍼 트랜지스터들(MTR1~MTR25)로부터 수신하는 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출하고, 제어 로직(160)으로 누설 전류(I_leak) 값을 전달할 수 있다.
본 개시의 일 실시예에서 복수의 페이지 버퍼들(PB1~PBn)에 포함된 제3 버퍼 트랜지스터(TR3)들 중 어느 하나의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 제3 모니터링 버퍼 트랜지스터(MTR3)의 제2 단을 통해 활성화 전압(V_en)을 공급할 수 있다. 그리고 제어 로직(160)은 제3 모니터링 버퍼 트랜지스터(MTR3)의 제1 단을 통해 모니터링 전압(V_mon)을 감지할 수 있다.
보다 상세히, 우선 제어 로직(160)은 누설 전류(I_leak)를 측정할 버퍼 트랜지스터와 동일한 입력 라인에 연결된 모니터링 버퍼 트랜지스터에 활성화 전압(V_en)을 공급할 수 있다. 예를 들어, 제어 로직(160)이 복수의 페이지 버퍼들(PB1~PBn)에 포함된 제3 버퍼 트랜지스터(TR3)들 중 어느 하나의 누설 전압을 감지하려는 경우, 제어 로직(160)은 제3 버퍼 트랜지스터(TR3)와 동일한 입력 라인에 연결된 제3 모니터링 버퍼 트랜지스터(MTR3)에 활성화 전압(V_en)을 공급할 수 있다. 이때 제어 로직(160)은 전압 생성기(150)를 통해 제3 모니터링 버퍼 트랜지스터(MTR3)에 활성화 전압(V_en)을 공급할 수 있다.
그리고 제어 로직(160)은 누설 전류(I_leak)를 측정할 버퍼 트랜지스터가 연결된 입력 라인에 입력 전압(V_in)을 공급할 수 있다. 예를 들어, 제어 로직(160)이 복수의 페이지 버퍼들(PB1~PBn)에 포함된 제3 버퍼 트랜지스터(TR3)들 중 어느 하나의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 제3 모니터링 버퍼 트랜지스터(MTR3)가 연결된 입력 라인에 입력 전압(V_in)을 공급할 수 있다.
그리고 나서 제어 로직(160)은 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다. 예를 들어, 제어 로직(160)이 복수의 페이지 버퍼들(PB1~PBn)에 포함된 제3 버퍼 트랜지스터(TR3)들 중 어느 하나의 누설 전류(I_leak)를 감지하려는 경우, 제어 로직(160)은 제3 모니터링 버퍼 트랜지스터(MTR3)로부터 모니터링 전압(V_mon)을 감지할 수 있다. 그리고 제어 로직(160)은 감지된 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출할 수 있다. 이때 제어 로직(160)은 감지 증폭기(180)를 통해 감지된 모니터링 전압(V_mon)에 대응되는 누설 전류(I_leak)를 검출할 수 있다.
그리고 제어 로직(160)은 검출된 누설 전류(I_leak)에 기초하여 입력 전압(V_in)을 조절할 수 있다. 이때 제어 로직(160)이 검출된 누설 전류(I_leak)에 기초하여 입력 전압(V_in)을 조절하는 방법은 도 7 및 도8을 참조하여 설명한 바와 동일할 수 있다.
상술한 바와 같은 본 개시의 기술적 사상의 비휘발성 메모리 장치(100)에 따르면, 모니터링 패스 트랜지스터 또는 모니터링 버퍼 트랜지스터(MTR)의 모니터링 전압(V_mon)에 기초하여 누설 전류(I_leak)를 검출함으로써, 누설 전류(I_leak)로 인한 소자 특성 변화에 따른 오동작을 방지할 수 있다. 또한, 하나 이상의 모니터링 패스 트랜지스터가 복수의 패스 트랜지스터들과 전원 라인을 공유하므로, 하나 이상의 모니터링 패스 트랜지스터의 동작을 위해 추가적인 디코더가 불필요한 장점을 가진다. 마찬가지로, 모니터링 버퍼(170)에 포함된 모니터링 버퍼 트랜지스터들(MTR1~MTR25)이 복수의 페이지 버퍼들(PB1~PBn)에 포함된 버퍼 트랜지스터들(TR1~TR25)과 동일한 입력 라인을 공유하므로, 모니터링 버퍼 트랜지스터들(MTR1~MTR25)의 동작을 위해 추가적인 제어 로직이 불필요한 장점을 가진다.
도 11은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치를 나타내는 도면이다.
도 11을 참조하면, 본 개시의 일 실시예에 따른 전자 장치(1000)는 디스플레이(1010), 이미지 센서(1020), 메모리 장치(1030), 포트(1040) 및 프로세서(1050)를 포함할 수 있다. 추가적으로 본 개시의 일 실시예에 따른 전자 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다.
포트(1040)는 전자 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 이미지 센서(1020), 메모리 장치(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리 장치(1030)는 전자 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리 장치(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함하는 개념일 수 있다. 또한 메모리 장치(1030)는 저장 장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD) 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 메모리 장치(1030)는 앞서 도 1 내지 도 10을 참조하여 설명한 다양한 실시예들에 따른 비휘발성 메모리 장치 중 어느 하나를 포함할 수 있다.
전자 장치(1000)가 상술한 바와 같은 본 개시의 기술적 사상의 비휘발성 메모리 장치(1030)를 이용함에 따라, 메모리 장치(1030) 내의 소자에서 발생하는 누설 전류(I_leak)로 인한 소자 특성 변화에 따른 오동작을 방지할 수 있다.
도 12는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 SSD(Solid State Drive) 시스템에 적용한 예를 나타내는 블록도이다.
도 12를 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 메모리 장치들(2230, 2240, 2250)은 도 1 내지 도 10을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
SSD(2200)가 상술한 바와 같은 본 개시의 기술적 사상의 비휘발성 메모리 장치들(2230, 2240, 2250)을 포함함에 따라, 비휘발성 메모리 장치들(2230, 2240, 2250) 내의 소자에서 발생하는 누설 전류(I_leak)로 인한 소자 특성 변화에 따른 오동작을 방지할 수 있게 됨으로써, SSD 시스템(2000)의 신뢰성을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록;
    상기 복수의 메모리 셀 스트링들과 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부;
    상기 복수의 워드 라인들로 동작 전압을 공급하는 복수의 패스 트랜지스터들을 포함하는 하나 이상의 패스부;
    상기 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스 트랜지스터를 포함하는 하나 이상의 모니터링부;
    상기 복수의 패스 트랜지스터들 중에서 누설 전류를 측정할 제1 패스 트랜지스터 및 상기 하나 이상의 모니터링 패스 트랜지스터에 활성화 전압을 공급하는 전압 생성기; 및
    전압 제어 신호를 이용하여 상기 전압 생성기가 상기 활성화 전압을 생성하도록 제어하고, 상기 하나 이상의 모니터링 패스 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 상기 누설 전류를 검출하는 제어 로직을 포함하는
    비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 전압 생성기는 상기 제1 패스 트랜지스터의 제1 단 또는 제2 단, 및 상기 하나 이상의 모니터링 패스 트랜지스터의 제1 단 또는 제2 단을 통해 활성화 전압을 공급하고,
    상기 제어 로직은 상기 하나 이상의 모니터링 패스 트랜지스터의 제1 단 또는 제2 단으로부터 상기 모니터링 전압을 감지하는
    비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 로직에 의해 제어되며, 상기 복수의 패스 트랜지스터들 및 상기 하나 이상의 모니터링 패스 트랜지스터 중 적어도 하나에 활성화 전압을 공급하는 로우 디코더를 더 포함하는
    비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은 상기 누설 전류를 측정하려는 경우, 상기 로우 디코더를 통해 상기 제1 패스 트랜지스터 및 상기 하나 이상의 모니터링 패스 트랜지스터에 상기 활성화 전압을 공급하는
    비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 패스 트랜지스터들의 제3 단은 상기 하나 이상의 모니터링 패스 트랜지스터의 제3 단과 전원 라인을 통해 연결되는
    비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 로직은 상기 누설 전류에 기초하여 상기 전원 라인을 통해 공급되는 전원 전압을 조절하는
    비휘발성 메모리 장치.
  7. 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록;
    상기 복수의 메모리 셀 스트링들과 각각 연결되며, 복수의 버퍼 트랜지스터들을 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부;
    상기 복수의 버퍼 트랜지스터들과 연결된 복수의 모니터링 버퍼 트랜지스터들을 포함하는 모니터링 버퍼;
    상기 복수의 버퍼 트랜지스터들 중에서 누설 전류를 측정할 제1 버퍼 트랜지스터 및 상기 제1 버퍼 트랜지스터와 연결된 제1 모니터링 버퍼 트랜지스터에 활성화 전압을 공급하는 전압 생성기; 및
    전압 제어 신호를 이용하여 상기 전압 생성기가 상기 활성화 전압을 생성하도록 제어하고, 상기 제1 모니터링 버퍼 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 상기 누설 전류를 검출하는 제어 로직을 포함하는
    비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 전압 생성기는 상기 제1 버퍼 트랜지스터 및 상기 제1 모니터링 버퍼 트랜지스터의 제1 단 또는 제2 단을 통해 활성화 전압을 공급하고,
    상기 제어 로직은 상기 제1 모니터링 버퍼 트랜지스터의 제1 단 또는 제2 단으로부터 상기 모니터링 전압을 감지하는
    비휘발성 메모리 장치.
  9. 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하며, 행들 및 열들로 배열되는 복수의 메모리 셀 스트링들을 포함하는 하나 이상의 메모리 블록;
    상기 복수의 메모리 셀 스트링들과 각각 연결되며, 복수의 버퍼 트랜지스터들을 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부;
    상기 복수의 워드 라인들로 동작 전압을 공급하는 복수의 패스 트랜지스터들을 포함하는 하나 이상의 패스부;
    상기 복수의 패스 트랜지스터들과 연결된 하나 이상의 모니터링 패스 트랜지스터를 포함하는 하나 이상의 모니터링부;
    상기 복수의 패스 트랜지스터들 및 상기 하나 이상의 모니터링 패스 트랜지스터 중 적어도 하나에 활성화 전압을 공급하는 로우 디코더;
    상기 복수의 버퍼 트랜지스터들과 연결된 복수의 모니터링 버퍼 트랜지스터들을 포함하는 모니터링 버퍼;
    상기 복수의 패스 트랜지스터들과 상기 복수의 버퍼 트랜지스터들 중에서 누설 전류를 측정할 제1 패스 트랜지스터 및 상기 하나 이상의 모니터링 패스 트랜지스터, 또는 제1 버퍼 트랜지스터 및 제1 버퍼 트랜지스터와 연결된 제1 모니터링 버퍼 트랜지스터에 활성화 전압을 공급하는 전압 생성기; 및
    전압 제어 신호를 이용하여 상기 전압 생성기가 상기 활성화 전압을 생성하도록 제어하고, 상기 하나 이상의 모니터링 패스 트랜지스터 또는 제1 모니터링 버퍼 트랜지스터로부터 출력되는 모니터링 전압에 기초하여 상기 누설 전류를 검출하는 제어 로직을 포함하는
    비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 복수의 메모리 셀 스트링들은 비트 라인을 통해 상기 복수의 페이지 버퍼들과 연결되는
    비휘발성 메모리 장치.
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