KR20220035755A - 메모리 장치 및 그 동작 방법 - Google Patents

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양인곤
신재현
최형진
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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 메모리 장치 및 그 동작 방법에 관한 것이다. 일 실시 예에 따른 메모리 장치는, 메모리 셀, 페이지 버퍼 및 외부 컨트롤러로부터 입력된 테스트 커맨드에 응답하여, 비트 라인을 통해 제1 테스트 전압 및 제1 테스트 전압보다 낮은 레벨의 제2 테스트 전압이 순차적으로 페이지 버퍼의 감지 노드에 인가되도록 페이지 버퍼를 제어하고, 감지 노드의 전위 레벨이 변경되는지 여부에 따라 감지 노드의 결함을 검출하는 테스트 수행부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 감지 노드의 결함을 감지함으로써 성능 저하를 방지하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 비트 라인과 연결된 메모리 셀, 메모리 셀에 저장될 데이터를 임시 저장하는 페이지 버퍼, 및 외부 컨트롤러로부터 입력된 테스트 커맨드에 응답하여, 비트 라인을 통해 제1 테스트 전압 및 제1 테스트 전압보다 낮은 레벨의 제2 테스트 전압이 순차적으로 페이지 버퍼의 감지 노드에 인가되도록 페이지 버퍼를 제어하고, 감지 노드의 전위 레벨이 변경되는지 여부에 따라 감지 노드의 결함을 검출하는 테스트 수행부를 포함하고, 페이지 버퍼는, 제1 테스트 전압 또는 제2 테스트 전압을 감지 노드에 전달하는 테스트 전압 전달부, 비트 라인과 감지 노드를 전기적으로 연결하는 감지 노드 연결부, 및 감지 노드의 전위 레벨에 대응되는 센싱 값을 래치하고, 센싱 값을 테스트 수행부에 제공하는 센싱 래치부를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치의 동작 방법은, 비트 라인을 통해 제1 테스트 전압 및 제1 테스트 전압보다 낮은 레벨의 제2 테스트 전압을 순차적으로 페이지 버퍼의 감지 노드에 인가하는 단계, 및 감지 노드의 전위 레벨이 미리 설정된 기준 레벨보다 작게 변경되는지 여부에 따라 감지 노드의 결함을 검출하는 단계를 포함할 수 있다.
본 기술에 따르면, 감지 노드의 결함을 감지함으로써 성능 저하를 방지하는 방지하는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 예시적으로 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 페이지 버퍼의 감지 노드에 제1 테스트 전압을 인가하는 실시 예를 설명하기 위한 도면이다.
도 6은 도 4에 도시된 페이지 버퍼의 감지 노드에 제2 테스트 전압을 인가하는 실시 예를 설명하기 위한 도면이다.
도 7은 제1 테스트 전압과 제2 테스트 전압을 감지 노드에 인가하기 위한 제어 신호들의 신호 파형들을 개략적으로 나타낸 도면이다.
도 8은 도 4에 도시된 페이지 버퍼의 감지 노드의 결함을 검출하는 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
저장 장치(1000)는 메모리 장치(100), 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
예를 들면, 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다.
예를 들면, 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(101) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.
예를 들면, 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
예시적으로, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 등으로 구현될 수 있다.
본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 장치(100)는 적어도 하나의 플레인(plane)을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이(101)를 포함할 수 있다.
메모리 셀 어레이(101)는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 장치(100)는 외부 컨트롤러로부터 제공되는 테스트 커맨드(TCMD)에 응답하여, 페이지 버퍼(102)의 감지 노드(미도시)의 결함을 검출하는 테스트 동작을 수행할 수 있다. 이를 위해, 메모리 장치(100)는 테스트 수행부(103)를 포함할 수 있다.
일 실시 예로서, 테스트 수행부(103)는 외부 컨트롤러로부터 입력된 테스트 커맨드(TCMD)에 응답하여, 제1 테스트 전압 및 제2 테스트 전압이 순차적으로 페이지 버퍼(102)의 감지 노드에 인가되도록 페이지 버퍼(102)를 제어하고, 감지 노드의 전위 레벨이 변경되는지 여부에 따라 감지 노드의 결함을 검출할 수 있다.
일 실시 예에서, 제2 테스트 전압은 제1 테스트 전압보다 낮은 레벨의 전압일 수 있다.
일 실시 예에서, 감지 노드의 전위 레벨이 변경되면, 테스트 수행부(103)는 감지 노드가 결함이 있는 것으로 검출할 수 있다. 예를 들면, 감지 노드의 전위 레벨이 제1 레벨에서 제1 레벨보다 낮은 제2 레벨로 감소되면, 테스트 수행부(103)는 감지 노드가 결함이 있는 것으로 검출할 수 있다.
일 실시 예에서, 감지 노드의 전위 레벨이 변경되지 않으면, 테스트 수행부(103)는 감지 노드가 정상인 것으로 검출할 수 있다.
메모리 장치(100)는 테스트 동작을 수행한 뒤 테스트 커맨드(TCMD)에 대한 응답으로서 테스트 데이터(TDATA)를 외부 컨트롤러에 제공할 수 있다.
테스트 데이터(TDATA)에는 테스트 동작이 완료됨을 알리는 데이터, 페이지 버퍼(102)의 감지 노드의 상태에 대한 데이터, 또는 결함이 있는 것으로 검출된 감지 노드에 대한 정보를 나타내는 데이터일 수 있다. 여기서, 감지 노드의 상태는, 예를 들어 정상 상태 또는 결함 상태를 일 수 있다.
일 실시 예에서, 메모리 장치(100)는, 감지 노드의 결함이 검출되면, 결함이 있는 감지 노드에 대한 데이터를 저장하고, 외부 컨트롤러의 제어에 응답하여, 결함이 있는 감지 노드에 대한 데이터를 테스트 데이터(TDATA)로서 외부 컨트롤러에 제공할 수 있다.
일 실시 예에서, 페이지 버퍼(102)의 개수는 복수일 수 있다. 이에 따라, 메모리 장치(100)는 감지 노드들 각각의 상태에 대한 테스트 데이터(TDATA)를 외부 컨트롤러에 출력할 수 있다. 또는 메모리 장치(100)는 감지 노드들 각각의 상태에 대한 테스트 데이터(TDATA)를 선택적으로 외부 컨트롤러에 출력할 수 있다.
일 실시 예로, 외부 컨트롤러는 메모리 장치(100)의 제조 단계에서 메모리 장치(100)를 테스트하는 테스트 컨트롤러일 수 있다.
일 실시 예로, 외부 컨트롤러는 메모리 컨트롤러(200)일 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다.
호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 이를 위하여, 메모리 컨트롤러(200)는 논리 어드레스와 물리 어드레스 간의 대응 관계인 맵 데이터를 저장할 수 있다.
플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 메모리 장치(100) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 메모리 장치(100)로 제공할 수 있다.
배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 메모리 블록들의 소거 횟수를 저장하고, 가장 낮은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다.
메모리 컨트롤러(200)는 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
일 실시 예에서, 호스트(400)의 테스트 요청에 응답하여, 메모리 컨트롤러(200)는 테스트 동작을 수행할 것을 명령하는 테스트 커맨드(TCMD)를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는, 저장 장치(1000)가 EOL(end of life)에 해당됨에 응답하여, 테스트 커맨드(TCMD)를 메모리 장치(100)에 제공할 수 있다. 여기서, EOL은 저장 장치(1000)의 수명이 종료에 근접하는 단계를 의미할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)로부터 제공되는 테스트 데이터(TDATA)를 기초로, 결함이 있는 것으로 검출된 감지 노드를 갖는 페이지 버퍼(102)의 동작을 제한할 것을 명령하는 제어 커맨드(미도시)를 메모리 장치(100)에 제공할 수 있다.
도시되지 않았지만, 저장 장치(1000)는 버퍼 메모리를 더 포함할 수 있다. 예시적으로, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 중 어느 하나로 구현될 수 있다.
호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장하거나, 저장 장치(1000)에 저장된 리드 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 쓰기 데이터, 및 쓰기 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 쓰기 데이터를 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 리드 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.
도 2에 도시된 메모리 셀 어레이(110)는 도 1에 도시된 메모리 셀 어레이(101)일 수 있다.
도 2에 도시된 메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴 온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
실시 예로서, 전압 생성부(121)는 제어 로직(130)의 제어에 응답하여, 외부 전원 전압을 이용하여 제1 테스트 전압을 생성할 수 있다.
일 실시 예로서, 제1 테스트 전압의 레벨은 내부 전원 전압의 전압 레벨보다 높을 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 제2 테스트 전압을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 응답하여, 내부 전원 전압을 기초로 테스트 전압을 생성할 수 있다.
일 실시 예로서, 제2 테스트 전압의 레벨은 제1 테스트 전압의 레벨보다 낮을 수 있다. 예를 들면, 제2 테스트 전압의 레벨은 그라운드(ground)일 수 있다. 하지만, 이에 한정되는 것은 아니다.
도시되지 않았지만, 전압 생성부(121)에 의해 생성된 제1 테스트 전압 또는 제2 테스트 전압은 페이지 버퍼 그룹(123)에 공급될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 수신한 데이터(DATA)를 임시 저장하고, 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱하고, 선택된 메모리 셀들에 저장된 데이터를 임시 저장할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 임시 저장하며, 임시 저장된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
일 실시 예로서, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 전압 생성부(121)로부터 출력된 제1 테스트 전압 및 제2 테스트 전압을 감지 노드에 순차적으로 전달할 수 있다.
예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 기간 동안 제1 테스트 전압을 감지 노드에 전달하고, 제1 기간 이후 제2 기간 동안 제2 테스트 전압을 감지 노드에 전달할 수 있다.
다른 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 기간 동안 제2 테스트 전압을 감지 노드에 전달하고, 제1 기간 이후 제2 기간 동안 제1 테스트 전압을 감지 노드에 전달할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
도 1 및 도 2를 참조하면, 일 실시 예에서, 입출력 회로(125)는 메모리 컨트롤러(200)로부터 출력된 테스트 커맨드(TCMD)를 제어 로직(130)에 전달할 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
일 실시 예로서, 제어 로직(130)은 도 1에 도시된 테스트 수행부(103)를 포함할 수 있다.
도 1 및 도 2를 참조하면, 일 실시 예로서, 테스트 수행부(103)는 외부 컨트롤러(예를 들면, 메모리 컨트롤러(200))로부터 입력된 테스트 커맨드(TCMD)에 응답하여, 제1 테스트 전압 및 제2 테스트 전압을 생성하도록 전압 생성부(121)를 제어할 수 있다. 그리고, 테스트 수행부(103)는 테스트 커맨드(TCMD)에 응답하여 비트 라인(예를 들면, 제1 내지 제n 비트 라인들(BL1~BLn) 중 어느 하나의 비트 라인)을 통해 제1 테스트 전압 및 제2 테스트 전압이 순차적으로 페이지 버퍼(예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn) 중 어느 하나의 페이지 버퍼)의 감지 노드에 인가되도록 페이지 버퍼를 제어할 수 있다. 그리고, 테스트 수행부(103)는 페이지 버퍼의 감지 노드의 전위 레벨이 변경되는지 여부에 따라 페이지 버퍼의 감지 노드의 결함을 검출할 수 있다.
일 실시 예에서, 테스트 수행부(103)가 페이지 버퍼를 제어하기 위한 페이지 버퍼 제어 신호들(PBSIGNALS) 각각은 도 4에서 후술하는 바와 같이 비트 라인 바이어스 신호, 비트 라인 선택 신호, 비트 라인 디스차지 신호, 감지 노드 센싱 신호, 페이지 버퍼 센싱 신호, 제1 제어 신호, 제2 제어 신호, 리셋 신호, 제1 셋 신호, 및 제2 셋 신호 등을 포함할 수 있다.
도 3은 도 2에 도시된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 예시적으로 설명하기 위한 도면이다.
도 3을 참조하면, 도 3에 도시된 메모리 블록(MBi)은 도 2의 메모리 블록들(MB1~MBk) 중 어느 하나일 수 있다.
메모리 블록(MBi)은 제1 셀렉트 라인, 제2 셀렉트 라인, 복수의 워드 라인들(WL1~WL16), 소스 라인(SL), 복수의 비트 라인들(BL1~BLn), 및 복수의 스트링(strings; ST)들을 포함할 수 있다.
제1 셀렉트 라인은, 예를 들어 소스 셀렉트 라인(SSL)일 수 있다. 이하에서 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)인 것으로 가정한다.
제2 셀렉트 라인은, 예를 들어 드레인 셀렉트 라인(DSL)일 수 있다. 이하에서 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)인 것으로 가정한다.
복수의 워드 라인들(WL1~WL16)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 평행하게 배열될 수 있다.
도 3에 도시된 복수의 워드 라인들(WL1~WL16)의 개수는 예시적인 것이고, 도면에 한정되는 것은 아니다.
소스 라인(SL)은 복수의 스트링(ST)들에 공통으로 연결될 수 있다.
복수의 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있다.
복수의 스트링(ST)들은 비트 라인들(BL1~BLn)과 소스 라인(SL)에 연결될 수 있다.
스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명한다.
스트링(ST)은 복수의 메모리 셀들(MC1~MC16), 적어도 하나의 제1 셀렉트 트랜지스터, 및 적어도 하나의 제2 셀렉트 트랜지스터를 포함할 수 있다.
복수의 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다.
메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 각각 연결될 수 있다. 따라서, 하나의 스트링(ST)에 포함된 복수의 메모리 셀들(MC1~MC16)의 개수는 복수의 워드 라인들(WL1~WL16)의 개수와 동일할 수 있다.
복수의 메모리 셀들(MC1~MC16) 중 어느 하나의 메모리 셀은, 예를 들면 SLC, MLC, TLC, 및 QLC 중 어느 하나로 구성될 수 있다.
서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(MBi)은 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들을 포함할 수 있다. 이하에서는 물리 페이지(PG)에 포함된 메모리 셀(예를 들어, MC3)들이 선택된 메모리 셀인 것으로 가정한다.
제1 셀렉트 트랜지스터는, 예를 들어 소스 셀렉트 트랜지스터(SST)일 수 있다. 이하에서 제1 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터(SST)인 것으로 가정한다.
소스 셀렉트 트랜지스터(SST)의 제1 전극은 소스 라인(SL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 제2 전극은 복수의 메모리 셀들(MC1~MC16) 중 제1 메모리 셀(MC1)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트 전극은 소스 셀렉트 라인(SSL)과 연결될 수 있다.
제2 셀렉트 트랜지스터는, 예를 들어 드레인 셀렉트 트랜지스터(DST)일 수 있다. 이하에서 제2 셀렉트 트랜지스터는 드레인 셀렉트 트랜지스터(DST)인 것으로 가정한다.
드레인 셀렉트 트랜지스터(DST)의 제1 전극은 복수의 메모리 셀들(MC1~MC16) 중 제16 메모리 셀(MC16)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 제2 전극은 제1 비트 라인(BL1)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트 전극은 드레인 셀렉트 라인(DSL)과 연결될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼(300)는 도 1에 도시된 페이지 버퍼(102) 또는 도 2에 도시된 제1 내지 제n 페이지 버퍼들(PB1~PBn) 중 어느 하나의 페이지 버퍼일 수 있다.
도 4에 도시된 페이지 버퍼(300)는 테스트 전압 전달부(310), 감지 노드 연결부(320) 및 센싱 래치부(330)를 포함할 수 있다.
테스트 전압 전달부(310)는 제1 테스트 전압(VEXT) 또는 제2 테스트 전압을 감지 노드(SO)에 전달할 수 있다.
여기서, 제2 테스트 전압의 레벨은 제1 테스트 전압(VEXT)의 레벨보다 낮을 수 있다. 예를 들면, 제2 테스트 전압은 그라운드일 수 있다. 하지만, 이에 한정되는 것은 아니다. 이하에서는 설명의 편의상 제2 테스트 전압은 그라운드인 것으로 가정한다.
구체적으로, 테스트 수행부(103)는 비트 라인 선택 신호(SEL_BL)를 테스트 전압 전달부(310)에 제공한다. 여기서, 비트 라인 선택 신호(SEL_BL)는 복수의 페이지 버퍼들 중 테스트 대상이 되는 페이지 버퍼(300)와 비트 라인(BL)을 전기적으로 연결하는 신호일 수 있다.
테스트 수행부(103)는 비트 라인 바이어스 신호(BL_BIAS) 및 비트 라인 디스차지 신호(BLDIS)를 테스트 전압 전달부(310)에 순차적으로 제공할 수 있다. 여기서, 비트 라인 바이어스 신호(BL_BIAS)는 제1 테스트 전압(VEXT)이 감지 노드(SO)에 인가되도록 지시하는 신호이고, 비트 라인 디스차지 신호(BLDIS)는 제2 테스트 전압이 감지 노드(SO)에 인가되도록 지시하는 신호일 수 있다.
테스트 전압 전달부(310)는 비트 라인 바이어스 신호(BL_BIAS)에 응답하여 제1 테스트 전압(VEXT)을 비트 라인(BL)으로 제공할 수 있다. 테스트 전압 전달부(310)는 비트 라인 디스차지 신호(BLDIS)에 응답하여 제2 테스트 전압을 비트 라인(BL)으로 제공할 수 있다.
일 실시 예에서, 테스트 전압 전달부(310)는 제1 내지 제3 트랜지스터들(N1~N3)을 포함할 수 있다.
제1 트랜지스터(N1)는 비트 라인 바이어스 신호(BL_BIAS)에 응답하여 턴 온될 수 있다. 제1 트랜지스터(N1)의 게이트 전극에 비트 라인 바이어스 신호(BL_BIAS)가 인가되고, 제1 트랜지스터(N1)의 제1 전극에 제1 테스트 전압(VEXT)이 인가되며, 제1 트랜지스터(N1)의 제2 전극은 비트 라인(BL)과 연결될 수 있다. 이러한 제1 트랜지스터(N1)는 바이어스 트랜지스터로 명명될 수 있다.
제2 트랜지스터(N2)는 비트 라인 선택 신호(SEL_BL)에 응답하여 턴 온될 수 있다. 제2 트랜지스터(N2)의 게이트 전극에 비트 라인 선택 신호(SEL_BL)가 인가되고, 제2 트랜지스터(N2)의 제1 전극은 비트 라인(BL)과 연결되며, 제2 트랜지스터(N2)의 제2 전극은 제3 트랜지스터(N3)의 제1 전극과 연결될 수 있다.
제3 트랜지스터(N3)는 비트 라인 디스차지 신호(BLDIS)에 응답하여 턴 온될 수 있다. 제3 트랜지스터(N3)의 게이트 전극에 비트 라인 디스차지 신호(BLDIS)가 인가되고, 제3 트랜지스터(N3)의 제1 전극은 제2 트랜지스터(N2)의 제2 전극과 연결되며, 제3 트랜지스터(N3)의 제2 전극에 제2 테스트 전압이 인가될 수 있다. 일 실시 예에서, 제3 트랜지스터(N3)의 제2 전극은 그라운드와 연결될 수 있다. 이러한 제3 트랜지스터(N3)는 디스차지 트랜지스터로 명명될 수 있다.
도시되지 않았지만, 비트 라인 바이어스 신호(BL_BIAS)가 흐르는 신호 라인과 비트 라인 디스차지 신호(BLDIS)가 흐르는 신호 라인은 서로 다른 층에 배치될 수 있다. 비트 라인 바이어스 신호(BL_BIAS)가 흐르는 신호 라인과 비트 라인 디스차지 신호(BLDIS)가 흐르는 신호 라인이 서로 다른 층에 적층됨으로써, 데이터를 페이지 버퍼(300)에 제공하지 않고도 감지 노드(SO)의 전위 레벨을 변경하여 감지 노드(SO)의 결함 여부를 확인할 수 있다.
일 실시 예에서, 테스트 수행부(103)는 비트 라인(BL)과 감지 노드(SO)를 연결할 것을 지시하는 연결 신호를 감지 노드 연결부(320)에 제공할 수 있다. 여기서, 연결 신호는 예를 들면, 페이지 버퍼 센싱 신호(PBSENSE) 및 감지 노드 센싱 신호(SA_SENSE)를 포함할 수 있다.
감지 노드 연결부(320)는 비트 라인(BL)과 감지 노드(SO)를 전기적으로 연결할 수 있다. 구체적으로, 감지 노드 연결부(320)는 페이지 버퍼 센싱 신호(PBSENSE) 및 감지 노드 센싱 신호(SA_SENSE)에 응답하여 비트 라인(BL), 공통 감지 노드(CSO), 및 감지 노드(SO)를 전기적으로 연결할 수 있다.
이러한 감지 노드 연결부(320)는 제4 내지 제9 트랜지스터들(N4~N9)을 포함할 수 있다.
제4 트랜지스터(N4)는 페이지 버퍼 센싱 신호(PBSENSE)에 응답하여 턴 온될 수 있다. 제4 트랜지스터(N4)의 게이트 전극에 페이지 버퍼 센싱 신호(PBSENSE)가 인가되고 제4 트랜지스터(N4)의 제1 전극은 테스트 전압 전달부(310)와 연결되며, 제4 트랜지스터(N4)의 제2 전극은 공통 감지 노드(CSO)에 연결될 수 있다.
일 실시 예로, 제4 트랜지스터(N4)의 제1 전극은 제2 트랜지스터(N2)의 제2 전극과 제3 트랜지스터(N3)의 제1 전극이 전기적으로 연결되는 노드에 연결될 수 있다.
제5 트랜지스터(N5)는 감지 노드 센싱 신호(SA_SENSE)에 응답하여 턴 온될 수 있다. 제5 트랜지스터(N5)의 게이트 전극에 감지 노드 센싱 신호(SA_SENSE)가 인가되고, 제5 트랜지스터(N5)의 제1 전극은 감지 노드(SO)에 연결되며, 제5 트랜지스터(N5)의 제2 전극은 공통 감지 노드(CSO)에 연결될 수 있다.
제6 트랜지스터(N6)는 감지 노드 프리차지 신호(SA_PRECH_N)에 응답하여 턴 온될 수 있다. 제6 트랜지스터(N6)의 게이트 전극에 감지 노드 프리차지 신호(SA_PRECH_N)가 인가되고, 제6 트랜지스터(N6)의 제1 전극은 공통 감지 노드(CSO)에 연결되며, 제6 트랜지스터(N6)의 제2 전극은 제7 트랜지스터(N7)의 제1 전극, 제8 트랜지스터(N8)의 제2 전극, 및 제9 트랜지스터(N9)의 제1 전극과 연결될 수 있다.
제7 트랜지스터(N7)는 센싱 래치부(330)의 제1 래치 노드(QS)의 전위 레벨에 따라 턴 온될 수 있다. 제7 트랜지스터(N7)의 게이트 전극은 제1 래치 노드(QS)와 연결되고, 제7 트랜지스터(N7)의 제1 전극은 제6 트랜지스터(N6)의 제2 전극, 제8 트랜지스터(N8)의 제2 전극, 및 제9 트랜지스터(N9)의 제1 전극과 연결되며, 제7 트랜지스터(N7)의 제2 전극에 코어 전압(VCORE)이 인가될 수 있다. 코어 전압(VCORE)은 도 2에서 전술한 내부 전원 전압일 수 있다.
제8 트랜지스터(N8)는 제1 제어 신호(SA_PRE_N)에 응답하여 턴 온될 수 있다. 제8 트랜지스터(N8)의 게이트 전극에 제1 제어 신호(SA_PRE_N)가 입력되고, 제8 트랜지스터(N8)의 제1 전극에 코어 전압(VCORE)이 인가되며, 제8 트랜지스터(N8)의 제2 전극은 제6 트랜지스터(N6)의 제2 전극, 제7 트랜지스터(N7)의 제1 전극, 및 제9 트랜지스터(N9)의 제1 전극과 연결될 수 있다.
제9 트랜지스터(N9)는 제2 제어 신호(SA_CSOC)에 응답하여 턴 온될 수 있다. 제9 트랜지스터(N9)의 게이트 전극에 제2 제어 신호(SA_CSOC)가 입력되고, 제9 트랜지스터(N9)의 제1 전극은 제6 트랜지스터(N6)의 제2 전극, 제7 트랜지스터(N7)의 제1 전극, 및 제8 트랜지스터(N8)의 제2 전극과 연결되며, 제9 트랜지스터(N9)의 제2 전극은 공통 감지 노드(CSO)에 연결될 수 있다.
센싱 래치부(330)는 감지 노드(SO)의 전위 레벨에 대응되는 센싱 값을 래치(latch)하고, 센싱 값을 테스트 수행부(103)에 제공할 수 있다.
이러한 센싱 래치부는 인버터들(IV1, IV2) 및 제10 내지 제13 트랜지스터들(N10~N13)을 포함할 수 있다.
인버터들(IV1, IV2)은 제1 래치 노드(QS)와 제2 래치 노드(QS_N) 사이에서 역방향 병렬 연결될 수 있다.
제10 트랜지스터(N10) 및 제11 트랜지스터(N11)는 제1 래치 노드(QS)와 그라운드 사이에 직렬 연결될 수 있다. 제10 트랜지스터(N10)는 리셋 신호(SRST)에 응답하여 턴 온되고 제11 트랜지스터(N11)는 제1 셋 신호(PBSET)에 응답하여 턴 온될 수 있다. 제10 트랜지스터(N10) 및 제11 트랜지스터(N11)가 턴 온되면, 제1 래치 노드(QS)와 그라운드가 전기적으로 연결될 수 있다.
예를 들면, 감지 노드(SO)가 제1 레벨(예를 들어, 하이 레벨)로 프리차지된 상태에서, 리셋 신호(SRST)가 제10 트랜지스터(N10)에 입력되고 제1 셋 신호(PBSET)가 제11 트랜지스터(N11)에 입력될 경우, 제1 래치 노드(QS)는 제1 레벨보다 낮은 제2 레벨(예를 들어, 로우 레벨)로 초기화되고, 제2 래치 노드(QS_N)는 제1 레벨로 초기화될 수 있다.
제12 트랜지스터(N12) 및 제13 트랜지스터(N13)는 제2 래치 노드(QS_N)와 그라운드 사이에 직렬 연결될 수 있다. 제12 트랜지스터(N12)는 감지 노드(SO)의 전위 레벨에 따라 턴 온되고, 제13 트랜지스터(N13)는 제2 셋 신호(SSET)에 응답하여 턴 온될 수 있다. 제12 트랜지스터(N12) 및 제13 트랜지스터(N13)가 턴 온되면, 제2 래치 노드(QS_N)와 그라운드가 전기적으로 연결될 수 있다.
예를 들면, 감지 노드(SO)가 제1 레벨(예를 들어, 하이 레벨)로 프리차지된 상태에서, 제2 셋 신호(SSET)가 제13 트랜지스터(N13)에 인가될 경우, 제1 래치 노드(QS)는 제1 레벨로 설정되고, 제2 래치 노드(QS_N)는 제1 레벨보다 낮은 제2 레벨(예를 들어, 로우 레벨)로 설정될 수 있다.
전술한 제어 신호들(BL_BIAS, SEL_BL, BLDIS, PBSENSE, SA_CSOC, SA_PRE_N, SA_PRECH_N, SA_SENSE, SA_DISCH, SRST, PBRST, SSET)이 트랜지스터들(N1~13)에 입력된다는 것은 턴 온 레벨의 제어 신호들이 미리 설정된 타이밍에 따라 트랜지스터들(N1~13)에 입력되는 것을 의미할 수 있다.
전술한 제어 신호들(BL_BIAS, SEL_BL, BLDIS, PBSENSE, SA_CSOC, SA_PRE_N, SA_PRECH_N, SA_SENSE, SA_DISCH, SRST, PBRST, SSET)이 트랜지스터들(N1~13)에 입력되지 않는다는 것은 턴 오프 레벨의 제어 신호들이 미리 설정된 타이밍에 따라 트랜지스터들(N1~13)에 입력되는 것을 의미할 수 있다.
도 5는 도 4에 도시된 페이지 버퍼의 감지 노드에 제1 테스트 전압을 인가하는 실시 예를 설명하기 위한 도면이고, 도 6은 도 4에 도시된 페이지 버퍼의 감지 노드에 제2 테스트 전압을 인가하는 실시 예를 설명하기 위한 도면이며, 도 7은 제1 테스트 전압과 제2 테스트 전압을 감지 노드에 인가하기 위한 제어 신호들의 신호 파형들을 개략적으로 나타낸 도면이다.
도 1, 도 2 및 도 5를 참조하면, 테스트 수행부(103)는, 제1 테스트 전압(VEXT)이 감지 노드(SO)에 인가되기 위해, 비트 라인 바이어스 신호(BL_BIAS), 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)를 제1 트랜지스터(N1), 제2 트랜지스터(N2), 제4 트랜지스터(N4), 및 제5 트랜지스터(N5)에 입력할 수 있다. 이에 따라, 제1 트랜지스터(N1), 제2 트랜지스터(N2), 제4 트랜지스터(N4), 및 제5 트랜지스터(N5)는 턴 온되고, 제3 트랜지스터(N3), 제6 내지 제9 트랜지스터들(N6~N9)은 턴 오프될 수 있다. 이 경우, 제1 트랜지스터(N1), 비트 라인(BL), 제2 트랜지스터(N2), 제4 트랜지스터(N4), 공통 감지 노드(CSO), 및 제5 트랜지스터(N5)가 전기적으로 연결된 제1 패스가 형성될 수 있고, 제1 테스트 전압이 제1 패스를 통해 감지 노드(SO)에 인가될 수 있다.
일 실시 예에서, 감지 노드(SO)의 전위 레벨은, 바이어스 트랜지스터, 예를 들면, 제1 트랜지스터(N1)가 턴 온되고 디스차지 트랜지스터, 예를 들면 제3 트랜지스터(N3)가 턴 오프됨에 응답하여 제2 레벨(예를 들면, 로우 레벨)에서 제1 레벨(예를 들면, 하이 레벨)로 변경될 수 있다.
도 7을 참조하면, 제1 시점(t1)에서, 비트 라인 바이어스 신호(BL_BIAS), 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제2 레벨(예를 들어, 로우 레벨(Low))에서 제1 레벨(예를 들면, 하이 레벨(High))로 변경될 수 있다. 제1 시점(t1)에서, 비트 라인 디스차지 신호(BLDIS)는 제1 레벨에서 제2 레벨로 변경될 수 있다.
제1 시점(t1)부터 제2 시점(t2)까지 해당되는 제1 기간 동안, 비트 라인 바이어스 신호(BL_BIAS), 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제1 레벨을 유지하고 비트 라인 디스차지 신호(BLDIS)는 제2 레벨을 유지할 수 있다. 제1 테스트 전압(VEXT)이 제1 기간 동안 감지 노드(SO)에 인가될 수 있다.
도 1, 도 2 및 도 6을 참조하면, 테스트 수행부(103)는, 제2 테스트 전압(예를 들면, 그라운드)이 감지 노드(SO)에 인가되기 위해, 비트 라인 선택 신호(SEL_BL), 비트 라인 디스차지 신호(BLDIS), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)를 제2 내지 제5 트랜지스터들(N2~N5)에 입력할 수 있다. 이에 따라, 제2 내지 제5 트랜지스터들(N2~N5)은 턴 온되고 제1 트랜지스터(N1), 제6 내지 제9 트랜지스터들(N6~N9)은 턴 오프될 수 있다. 이 경우, 비트 라인(BL), 제2 트랜지스터(N2), 제3 트랜지스터(N3), 제4 트랜지스터(N4), 공통 감지 노드(CSO), 및 제5 트랜지스터(N5)가 전기적으로 연결된 제2 패스가 형성될 수 있고, 제2 테스트 전압이 제2 패스를 통해 감지 노드(SO)에 인가될 수 있다.
도 7을 참조하면, 제2 시점(t2)에서, 비트 라인 바이어스 신호(BL_BIAS)는 제1 레벨(예를 들면, 하이 레벨(High))에서 제2 레벨(예를 들어, 로우 레벨(Low))로 변경될 수 있다. 제2 시점(t2)에서, 비트 라인 디스차지 신호(BLDIS)는 제2 레벨에서 제1 레벨로 변경될 수 있다. 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제1 레벨일 수 있다.
제2 시점(t2)부터 제3 시점(t3)까지 해당되는 제2 기간 동안, 비트 라인 바이어스 신호(BL_BIAS)는 제2 레벨을 유지하고, 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 감지 노드 센싱 신호(SA_SENSE), 및 비트 라인 디스차지 신호(BLDIS)는 제1 레벨을 유지할 수 있다. 제2 테스트 전압이 제2 기간 동안 감지 노드(SO)에 인가될 수 있다.
일 실시 예에서, 감지 노드(SO)의 전위 레벨은, 바이어스 트랜지스터, 예를 들면, 제1 트랜지스터(N1)가 턴 오프되고 디스차지 트랜지스터, 예를 들면 제3 트랜지스터(N3)가 턴 온됨에 응답하여 제1 레벨(예를 들면, 하이 레벨)에서 제2 레벨(예를 들면, 로우 레벨)로 변경될 수 있다.
도 1, 도 2 및 도 7에 도시된 바와 같이, 테스트 수행부(103)는 제1 시점(t1)부터 제2 시점(t2)까지 해당되는 제1 기간 동안 제1 테스트 전압(VEXT)을 감지 노드(SO)에 인가하고, 제2 시점(t2)부터 제3 시점(t3)까지 해당되는 제2 기간 동안 제2 테스트 전압을 감지 노드(SO)에 인가할 수 있다. 하지만, 이에 한정되는 것은 아니다.
도시되지 않았지만, 테스트 수행부(103)는 제1 시점(t1)부터 제2 시점(t2)까지 해당되는 제1 기간 동안 제2 테스트 전압을 감지 노드(SO)에 인가하고 제2 시점(t2)부터 제3 시점(t3)까지 해당되는 제2 기간 동안 제1 테스트 전압(VEXT)을 감지 노드(SO)에 인가할 수 있다.
마찬가지로, 도 7에 도시된 바와 같이 제1 레벨의 비트 라인 바이어스 신호(BL_BIAS)와 제2 레벨의 비트 라인 디스차지 신호(BLDIS)가 제1 시점(t1)부터 제2 시점(t2)까지 해당되는 제1 기간 동안 테스트 전압 전달부(310)에 입력되고, 제2 레벨의 비트 라인 바이어스 신호(BL_BIAS)와 제1 레벨의 비트 라인 디스차지 신호(BLDIS)가 제2 시점(t2)부터 제3 시점(t3)까지 해당되는 제2 기간 동안 테스트 전압 전달부(310)에 입력될 수 있지만, 이에 한정되는 것은 아니다.
예를 들면, 테스트 수행부(103)는, 제1 레벨의 비트 라인 바이어스 신호(BL_BIAS)를 테스트 전압 전달부(310)에 제공한 후에 제1 레벨의 비트 라인 디스차지 신호(BLDIS)를 테스트 전압 전달부(310)에 제공할 수 있다.
도시되지 않았지만, 제2 레벨의 비트 라인 바이어스 신호(BL_BIAS)와 제1 레벨의 비트 라인 디스차지 신호(BLDIS)가 제1 기간 동안 테스트 전압 전달부(310)에 입력되고, 제1 레벨의 비트 라인 바이어스 신호(BL_BIAS)와 제2 레벨의 비트 라인 디스차지 신호(BLDIS)가 제2 기간 동안 테스트 전압 전달부(310)에 입력될 수 있다.
예를 들면, 테스트 수행부(103)는, 제1 레벨의 비트 라인 디스차지 신호(BLDIS)를 테스트 전압 전달부(310)에 제공한 후에 제1 레벨의 비트 라인 바이어스 신호(BL_BIAS)를 테스트 전압 전달부(310)에 제공할 수 있다.
도 8은 도 4에 도시된 페이지 버퍼의 감지 노드의 결함을 검출하는 실시 예를 설명하기 위한 도면이다.
도 4 및 도 8을 참조하면, 테스트 수행부(103)는, 제1 테스트 전압(VEXT) 및 제2 테스트 전압이 감지 노드(SO)에 인가된 이후에, 감지 노드(SO)의 전위 레벨을 제2 레벨(예를 들면, 로우 레벨)에서 제1 레벨(예를 들면, 하이 레벨)로 변경하는 프리차지 동작을 수행할 수 있다.
도 4 및 도 8을 참조하여 예를 들면, 제1 시점(t1)에서, 비트 라인 바이어스 신호(BL_BIAS), 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제2 레벨에서 제1 레벨로 변경될 수 있다. 비트 라인 디스차지 신호(BLDIS)는 제1 레벨에서 제2 레벨로 변경될 수 있다. 이 경우, 감지 노드(SO)의 전위 레벨은 제1 테스트 전압(VEXT)에 의해 증가될 수 있다.
제2 시점(t2)에서, 비트 라인 바이어스 신호(BL_BIAS)는 제1 레벨에서 제2 레벨로 변경될 수 있다. 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제1 레벨을 유지할 수 있다. 비트 라인 디스차지 신호(BLDIS)는 제2 레벨을 유지할 수 있다. 그리고 감지 노드(SO)의 전위 레벨은 제2 레벨에서 제1 레벨로 변경될 수 있다. 즉, 감지 노드(SO)는 제1 레벨로 프리차지(pre-charge)될 수 있다.
제1 시점(t1)부터 제3 시점(t3)까지의 기간 동안, 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제1 레벨을 유지하고, 비트 라인 디스차지 신호(BLDIS)는 제2 레벨을 유지할 수 있다.
감지 노드(SO)가 프리차지된 이후에, 테스트 수행부(103)는, 센싱 래치부(330)의 센싱 값을 이용하여 감지 노드(SO)의 전위 레벨이 제1 레벨에서 미리 설정된 기준 레벨보다 작게 변경됨에 응답하여 감지 노드(SO)의 결함을 검출할 수 있다.
제3 시점(t3)에서, 비트 라인 선택 신호(SEL_BL), 페이지 버퍼 센싱 신호(PBSENSE), 및 감지 노드 센싱 신호(SA_SENSE)는 제1 레벨에서 제2 레벨로 변경될 수 있다. 비트 라인 디스차지 신호(BLDIS)는 제2 레벨에서 제1 레벨로 변경될 수 있다. 여기서, 감지 노드(SO)의 전위 레벨이 제1 레벨로 유지되는 경우, 감지 노드(SO)의 상태는 정상 상태(Normal)로 검출될 수 있다. 감지 노드(SO)의 전위 레벨이 제1 레벨에서 감소되고, 감지 노드(SO)의 전위 레벨이 기준 레벨보다 작은 경우, 감지 노드(SO)의 상태는 결함 상태(Defect)로 검출될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 9를 참조하면, 메모리 장치(100)는 제1 테스트 전압 및 제2 테스트 전압을 순차적으로 인가한다(S110).
예를 들면, 테스트 수행부(103)는 비트 라인을 통해 제1 테스트 전압 및 제2 테스트 전압을 순차적으로 페이지 버퍼(102)의 감지 노드에 인가할 수 있다.
구체적인 예를 들면, 테스트 수행부(103)는 제1 테스트 전압이 감지 노드에 인가되도록 지시하는 비트 라인 바이어스 신호를 페이지 버퍼(102)에 제공하고, 비트 라인 바이어스 신호가 제공된 이후에 제2 테스트 전압이 감지 노드에 인가되도록 지시하는 비트 라인 디스차지 신호를 페이지 버퍼(102)에 제공할 수 있다.
구체적인 다른 예를 들면, 테스트 수행부(103)는 제2 테스트 전압이 감지 노드에 인가되도록 지시하는 비트 라인 디스차지 신호를 페이지 버퍼(102)에 제공하고, 비트 라인 디스차지 신호가 제공된 이후에 제1 테스트 전압이 감지 노드에 인가되도록 지시하는 비트 라인 바이어스 신호를 페이지 버퍼(102)에 제공할 수 있다.
일 실시 예에서, 감지 노드의 전위 레벨은, 제1 테스트 전압이 인가됨에 따라 제2 레벨에서 제1 레벨로 변경될 수 있다.
일 실시 예에서, 감지 노드의 전위 레벨은, 제2 테스트 전압이 인가됨에 따라 제1 레벨보다 낮은 제2 레벨로 변경될 수 있다.
메모리 장치(100)는 감지 노드의 전위가 논리 하이(Logic high)가 되도록 프리 차지 동작을 수행한다(S120).
예를 들면, 테스트 수행부(103)는 제1 테스트 전압 및 제2 테스트 전압이 감지 노드에 인가된 이후에, 감지 노드의 전위 레벨을 제1 레벨에서 제1 레벨보다 높은 제2 레벨로 변경하는 프리 차지 동작을 수행할 수 있다.
메모리 장치(100)는 감지 노드의 전위 레벨을 센싱하고(S130), 감지 노드의 전위 레벨이 미리 설정된 기준 레벨보다 작은지 여부를 판단한다(S140).
예를 들면, 테스트 수행부(103)는 특정 시점에서 비트 라인 선택 신호, 페이지 버퍼 센싱 신호, 감지 노드 센싱 신호를 제1 레벨에서 제2 레벨로 변경하고, 비트 라인 디스차지 신호를 제2 레벨에서 제1 레벨로 변경할 수 있다. 이 경우, 감지 노드의 전위 레벨이 제1 레벨로 유지되거나 감소될 수 있다.
감지 노드의 전위 레벨이 기준 레벨보다 작으면(S140, Yes), 메모리 장치(100)는 감지 노드가 결함이 있는 것으로 판단한다(S150).
감지 노드의 전위 레벨이 기준 레벨 이상이면(S140, No), 메모리 장치(100)는 감지 노드가 정상인 것으로 판단한다(S160).
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 1 및 도 10을 참조하면, 메모리 컨트롤러(200)는 프로세서(210), RAM(220), 에러 정정 회로(230), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(220)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, 버퍼 메모리는 RAM(220)일 수 있고, 실시 예에서, SRAM일 수 있다.
ROM(260)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수도 있다.
플래시 인터페이스(280)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 1 및 도 11을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB (universal serial bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 1 및 도 12를 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (universal serial bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결된다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 13을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 메모리 장치
101, 110: 메모리 셀 어레이
102, 300: 페이지 버퍼
103: 테스트 수행부
200: 메모리 컨트롤러
310: 테스트 전압 전달부
320: 감지 노드 연결부
330: 센싱 래치부
400: 호스트
1000: 저장 장치

Claims (14)

  1. 비트 라인과 연결된 메모리 셀;
    상기 메모리 셀에 저장될 데이터를 임시 저장하는 페이지 버퍼; 및
    외부 컨트롤러로부터 입력된 테스트 커맨드에 응답하여, 상기 비트 라인을 통해 제1 테스트 전압 및 상기 제1 테스트 전압보다 낮은 레벨의 제2 테스트 전압이 순차적으로 상기 페이지 버퍼의 감지 노드에 인가되도록 상기 페이지 버퍼를 제어하고, 상기 감지 노드의 전위 레벨이 변경되는지 여부에 따라 상기 감지 노드의 결함을 검출하는 테스트 수행부를 포함하고,
    상기 페이지 버퍼는,
    상기 제1 테스트 전압 또는 상기 제2 테스트 전압을 상기 감지 노드에 전달하는 테스트 전압 전달부;
    상기 비트 라인과 상기 감지 노드를 전기적으로 연결하는 감지 노드 연결부; 및
    상기 감지 노드의 전위 레벨에 대응되는 센싱 값을 래치하고, 상기 센싱 값을 상기 테스트 수행부에 제공하는 센싱 래치부를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 테스트 수행부는,
    상기 제1 테스트 전압이 상기 감지 노드에 인가되도록 지시하는 비트 라인 바이어스 신호 및 상기 제2 테스트 전압이 상기 감지 노드에 인가되도록 지시하는 비트 라인 디스차지 신호를 순차적으로 상기 페이지 버퍼에 제공하는 메모리 장치.
  3. 제2 항에 있어서, 상기 테스트 수행부는,
    상기 비트 라인 바이어스 신호를 상기 테스트 전압 전달부에 제공한 후에 상기 비트 라인 디스차지 신호를 상기 테스트 전압 전달부에 제공하는 메모리 장치.
  4. 제2 항에 있어서, 상기 테스트 수행부는,
    상기 비트 라인 디스차지 신호를 상기 테스트 전압 전달부에 제공한 후에 상기 비트 라인 바이어스 신호를 상기 테스트 전압 전달부에 제공하는 메모리 장치.
  5. 제2 항에 있어서, 상기 테스트 전압 전달부는,
    상기 비트 라인 바이어스 신호에 응답하여 상기 제1 테스트 전압을 상기 비트 라인으로 제공하고,
    상기 비트 라인 디스차지 신호에 응답하여 상기 제2 테스트 전압을 상기 비트 라인으로 제공하는 메모리 장치.
  6. 제5 항에 있어서, 상기 테스트 전압 전달부는,
    상기 비트 라인 바이어스 신호에 응답하여 턴 온되는 바이어스 트랜지스터;
    상기 비트 라인 디스차지 신호에 응답하여 턴 온되는 디스차지 트랜지스터를 포함하는 메모리 장치.
  7. 제6 항에 있어서, 상기 감지 노드의 전위 레벨은,
    상기 바이어스 트랜지스터가 턴 온되고 상기 디스차지 트랜지스터가 턴 오프됨에 응답하여 제1 레벨로 변경되고,
    상기 바이어스 트랜지스터가 턴 오프되고 상기 디스차지 트랜지스터가 턴 온됨에 응답하여 상기 제1 레벨보다 낮은 제2 레벨로 변경되는 메모리 장치.
  8. 제1 항에 있어서, 상기 테스트 수행부는,
    상기 비트 라인과 상기 감지 노드를 연결할 것을 지시하는 연결 신호를 상기 감지 노드 연결부에 제공하는 메모리 장치.
  9. 제1 항에 있어서, 상기 테스트 수행부는,
    상기 제1 테스트 전압 및 상기 제2 테스트 전압이 상기 감지 노드에 인가된 이후에, 상기 감지 노드의 전위 레벨을 제2 레벨에서 상기 제2 레벨보다 높은 제1 레벨로 변경하는 프리차지 동작을 수행하고,
    상기 감지 노드의 전위 레벨이 상기 제1 레벨에서 미리 설정된 기준 레벨보다 작게 변경됨에 응답하여 상기 감지 노드의 결함을 검출하는 메모리 장치.
  10. 비트 라인을 통해 제1 테스트 전압 및 상기 제1 테스트 전압보다 낮은 레벨의 제2 테스트 전압을 순차적으로 페이지 버퍼의 감지 노드에 인가하는 단계; 및
    상기 감지 노드의 전위 레벨이 미리 설정된 기준 레벨보다 작게 변경되는지 여부에 따라 상기 감지 노드의 결함을 검출하는 단계를 포함하는 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 감지 노드에 인가하는 단계는,
    상기 제1 테스트 전압이 상기 감지 노드에 인가되도록 지시하는 비트 라인 바이어스 신호를 상기 페이지 버퍼에 제공하는 단계; 및
    상기 비트 라인 바이어스 신호가 제공된 이후에 상기 제2 테스트 전압이 상기 감지 노드에 인가되도록 지시하는 비트 라인 디스차지 신호를 상기 페이지 버퍼에 제공하는 단계를 포함하는 메모리 장치의 동작 방법.
  12. 제10 항에 있어서, 상기 감지 노드에 인가하는 단계는,
    상기 제2 테스트 전압이 상기 감지 노드에 인가되도록 지시하는 비트 라인 디스차지 신호를 상기 페이지 버퍼에 제공하는 단계; 및
    상기 비트 라인 디스차지 신호가 제공된 이후에 상기 제1 테스트 전압이 상기 감지 노드에 인가되도록 지시하는 비트 라인 바이어스 신호를 상기 페이지 버퍼에 제공하는 단계를 포함하는 메모리 장치의 동작 방법.
  13. 제10 항에 있어서, 상기 감지 노드의 결함을 검출하는 단계는,
    상기 제1 테스트 전압 및 상기 제2 테스트 전압이 상기 감지 노드에 인가된 이후에, 상기 감지 노드의 전위 레벨을 제2 레벨에서 상기 제2 레벨보다 높은 제1 레벨로 변경하는 프리차지 동작을 수행하는 단계; 및
    상기 감지 노드의 전위 레벨이 상기 제1 레벨에서 상기 기준 레벨보다 작게 변경됨에 응답하여 상기 감지 노드의 결함을 검출하는 단계를 포함하는 메모리 장치의 동작 방법.
  14. 제10 항에 있어서, 상기 감지 노드의 전위 레벨은,
    상기 제1 테스트 전압이 인가됨에 따라 제1 레벨로 변경되고,
    상기 제2 테스트 전압이 인가됨에 따라 상기 제1 레벨보다 낮은 제2 레벨로 변경되는 메모리 장치의 동작 방법.
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