KR20240015986A - 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20240015986A
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 시스템은 복수의 페이지들을 각각 포함하는 메모리 블록들을 포함하는 메모리 장치, 상기 메모리 블록들 각각에 대응되는 캐시 리드 동작의 페일 카운트에 관한 정보를 저장하는 버퍼 메모리 및 상기 메모리 블록들 중 리드할 메모리 블록에 대응되는 페일 카운트를 기초로 노멀 리드 동작 또는 캐시 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법 {MEMORY CONTROLLER, MEMORY SYSTEM INCLUDING THE MEMORY CONTROLLER, AND METHOD OF OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
리드 동작은 메모리 셀들에 저장된 데이터를 획득하는 동작이다. 메모리 셀들의 문턱 전압 분포는 리드 동작이 반복됨에 따라 변경될 수 있다. 메모리 셀들의 문턱 전압이 변동되면 리드 동작에 의해 획득된 데이터는 많은 에러 비트를 포함할 수 있다. 리드 동작에 의해 획득된 데이터가 많은 에러 비트를 포함하게 되면 에러 비트의 정정이 불가능하게 될 수 있다. 에러 비트의 정정이 불가능하게 되면 적은 에러 비트 수를 포함하는 데이터를 획득하기 위해 추가적인 리드 동작이 수행될 수 있다.
본 발명의 실시 예는 캐시 리드 동작이 페일됨에 따라 데이터를 리드하는 시간이 길어지는 것을 방지할 수 있는 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 페이지들을 각각 포함하는 메모리 블록들을 포함하는 메모리 장치, 상기 메모리 블록들 각각에 대응되는 캐시 리드 동작의 페일 카운트에 관한 정보를 저장하는 버퍼 메모리 및 상기 메모리 블록들 중 리드할 메모리 블록에 대응되는 페일 카운트를 기초로 노멀 리드 동작 또는 캐시 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 복수의 페이지들을 각각 포함하는 메모리 블록들 각각에 대응되는 캐시 리드 동작의 페일 카운트에 관한 정보를 저장하는 단계 및 상기 메모리 블록들 중 리드할 메모리 블록에 대응되는 페일 카운트를 기초로 노멀 리드 동작 또는 캐시 리드 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 메모리 블록들에 대한 캐시 리드 동작에 의해 리드된 데이터의 에러를 정정하는 에러 정정 동작을 수행하는 에러 정정부, 상기 메모리 블록들 각각에 대한 상기 에러 정정 동작이 페일된 횟수인 페일 카운트에 관한 정보를 저장하는 버퍼 메모리 및 호스트의 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 페일 카운트와 기준 카운트를 비교한 결과를 기초로 생성된 노멀 리드 커맨드 또는 캐시 리드 커맨드 중 어느 하나의 커맨드를 메모리 장치에 제공하는 동작 제어부를 포함한다.
본 기술에 따르면 캐시 리드 동작이 페일됨에 따라 데이터를 리드하는 시간이 길어지는 것을 방지할 수 있는 메모리 컨트롤러, 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 노멀 리드 동작 또는 캐시 리드 동작을 설명하기 위한 도면이다.
도 5는 메모리 장치의 캐시 리드 동작을 설명하기 위한 도면이다.
도 6은 노멀 리드 동작 및 캐시 리드 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 페일 카운트에 관한 정보를 설명하기 위한 도면이다.
도 8은 페일 카운트에 관한 정보를 갱신하는 동작을 설명하기 위한 순서도이다.
도 9는 메모리 시스템의 노멀 리드 동작 또는 캐시 리드 동작을 설명하기 위한 순서도이다.
도 10은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리(300)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램, 리드 또는 소거할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 펌웨어를 실행하여 호스트(400)와 메모리 장치(100)간의 통신을 제어할 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 호스트의 논리 블록 어드레스를 메모리 장치의 물리 블록 어드레스로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 쓰기 동작, 리드 동작 또는 소거 동작에 따라 커맨드, 물리 블록 어드레스 또는 데이터를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
버퍼 메모리(300)는 호스트(400)로부터 제공된 데이터를 임시 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시 저장할 수 있다. 실시 예에서, 버퍼 메모리(300)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(300)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다. 실시 예에서, 버퍼 메모리(300)는 메모리 컨트롤러(200) 외부에 위치할 수 있고, 메모리 컨트롤러(200) 내부에 위치할 수도 있다. 다른 실시 예에서, 버퍼 메모리(300)는 메모리 시스템(50)의 외부에 위치할 수 있다.
실시 예에서, 버퍼 메모리(300)는 메타 데이터를 저장할 수 있다. 메타 데이터는 메모리 시스템(50)이 동작하는데 이용되는 정보를 포함하는 데이터일 수 있다. 실시 예에서, 메타 데이터는 호스트(400)의 논리 어드레스와 메모리 장치(100)의 물리 어드레스간의 대응 관계를 나타내는 맵 데이터를 포함할 수 있다.
실시 예에서, 버퍼 메모리(300)는 메모리 장치(100)로부터 리드된 페일 카운트에 관한 정보를 저장할 수 있다. 페일 카운트에 관한 정보는 각 메모리 블록에 대한 캐시 리드 동작이 페일된 횟수에 관한 정보일 수 있다.
실시 예에서, 페일 카운트에 관한 정보는 각 메모리 블록에 대한 캐시 리드 동작이 페일된 뒤, 리드 리트라이 동작이 수행된 횟수에 관한 정보일 수 있다. 페일 카운트에 관한 정보는 캐시 리드 동작이 페일될 때 갱신될 수 있다.
페일 카운트에 관한 정보는 리드 모드 정보를 포함할 수 있다. 리드 모드 정보는 각 메모리 블록에 대한 리드 모드 정보일 수 있다. 리드 모드에 관한 정보는 캐시 리드 허용 정보 또는 캐시 리드 금지 정보를 포함할 수 있다. 캐시 리드 허용 정보는 해당 메모리 블록에 대해 캐시 리드 동작을 수행할 수 있음을 나타내는 정보일 수 있다. 캐시 리드 금지 정보는 해당 메모리 블록에 대해 캐시 리드 동작을 수행할 수 없음을 나타내는 정보일 수 있다.
실시 예에서, 어느 하나의 메모리 블록의 페일 카운트가 기준 카운트보다 작으면 어느 하나의 메모리 블록의 리드 모드 정보는 캐시 리드 허용 정보를 포함할 수 있다. 다른 실시 예에서, 다른 하나의 메모리 블록의 페일 카운트가 기준 카운트와 같거나 크면 다른 하나의 메모리 블록의 리드 모드 정보는 캐시 리드 금지 정보를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 동작 제어부(210) 및 에러 정정부(220)를 포함할 수 있다. 동작 제어부(210)는 메모리 장치(100)에 대한 쓰기, 리드 및 소거 동작을 제어할 수 있다. 실시 예에서, 동작 제어부(210)는 호스트(400)의 리드 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 리드할 수 있다. 실시 예에서, 동작 제어부(210)는 호스트(400)의 리드 요청에 응답하여 노멀 리드 동작 또는 캐시 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
캐시 리드 동작은 선택된 메모리 블록에 포함된 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터를 메모리 컨트롤러(200)로 출력하는 동안 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작일 수 있다. 실시 예에서, 캐시 리드 동작은 어느 하나의 페이지의 물리 어드레스와 다른 하나의 페이지의 물리 어드레스가 연속되는 시퀀셜 어드레스인 경우 수행될 수 있다. 실시 예에서, 동작 제어부(210)는 호스트(400)의 리드 요청에 대응되는 데이터가 저장된 페이지들의 물리 어드레스들이 연속된 어드레스인 경우 캐시 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 다른 실시 예에서, 동작 제어부(210)는 리드 요청된 데이터가 저장된 페이지들의 물리 어드레스들과 무관하게 미리 설정된 조건에 따라 캐시 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
노멀 리드 동작은 메모리 장치(100)에 포함된 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터를 메모리 컨트롤러(200)로 출력한 뒤, 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작일 수 있다. 실시 예에서, 동작 제어부(210)는 호스트(400)의 리드 요청에 대응되는 데이터가 저장된 페이지들의 물리 어드레스들이 연속되지 않은 어드레스인 경우 노멀 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 동작 제어부(210)는 캐시 리드 동작이 필요한 경우 캐시 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 동작 제어부(210)는 캐시 리드 동작에 의해 리드된 데이터를 메모리 장치(100)로부터 제공받을 수 있다. 동작 제어부(210)는 캐시 리드 동작에 의해 리드된 데이터를 에러 정정부(220)에 제공할 수 있다.
에러 정정부(220)는 캐시 리드 동작에 의해 리드된 데이터의 에러를 정정하는 에러 정정 동작을 수행할 수 있다. 캐시 리드 동작에 의해 리드된 데이터에 포함된 에러 비트 수가 정정 가능한 기준 에러 비트 수보다 적으면 에러 정정 동작은 패스될 수 있다. 에러 정정 동작이 패스되면 에러 정정부(220)는 에러 정정된 데이터를 동작 제어부(210)에 제공할 수 있고, 동작 제어부(210)는 에러 정정된 데이터를 호스트(400)에게 제공할 수 있다.
그러나, 캐시 리드 동작에 의해 리드된 데이터에 포함된 에러 비트 수가 정정 가능한 기준 에러 비트 수보다 많으면 에러 정정 동작이 페일될 수 있다. 에러 정정부(220)는 캐시 리드 동작에 의해 리드된 데이터에 대한 에러 정정 동작이 페일되었음을 나타내는 신호를 동작 제어부(210)에 제공할 수 있다.
동작 제어부(210)는 캐시 리드 동작에 의해 리드된 데이터에 대한 에러 정정 동작이 페일되면, 리드 리트라이 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 리드 리트라이 동작은 캐시 리드 동작에서 이용된 디폴트 리드 전압과는 다른 리드 전압을 이용하여 메모리 장치(100)에 저장된 데이터를 리드하는 동작일 수 있다. 실시 예에서, 동작 제어부(210)는 디폴트 전압보다 오프셋 전압만큼 크거나 작은 리드 리트라이 전압들을 이용하여 리드 리트라이 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 동작 제어부(210)는 리드 리트라이 동작에 의해 리드된 데이터를 에러 정정부(220)에게 제공할 수 있다. 에러 정정부(220)는 리드 리트라이 동작에 의해 리드된 데이터에 포함된 에러 비트 수가 기준 에러 비트 수보다 적으면 에러 정정된 데이터를 동작 제어부(210)에 제공할 수 있고, 동작 제어부(210)는 에러 정정된 데이터를 호스트(400)에 제공할 수 있다. 즉, 캐시 리드 동작에 의해 획득된 데이터에 대한 에러 정정이 페일되면 캐시 리드 동작은 페일되고, 리드 리트라이 동작이 수행될 수 있다.
실시 예에서, 동작 제어부(210)는 캐시 리드 동작에 의해 리드된 데이터에 대한 에러 정정이 페일되고, 리드 리트라이 동작이 수행된 횟수를 카운트할 수 있다. 동작 제어부(210)는 캐시 리드 동작에 의해 리드된 데이터의 에러 정정이 페일되면 캐시 리드 동작이 수행된 메모리 블록의 페일 카운트를 증가시킬 수 있다.
동작 제어부(210)는 메모리 블록의 페일 카운트와 기준 카운트를 비교한 결과를 기초로 메모리 블록의 리드 모드 정보를 갱신할 수 있다. 실시 예에서, 동작 제어부(210)는 메모리 블록의 페일 카운트가 기준 카운트와 같거나 크면 메모리 블록의 리드 모드 정보를 캐시 리드 금지 정보로 갱신할 수 있다.
동작 제어부(210)는 호스트(400)의 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보를 기초로 노멀 리드 동작 또는 캐시 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 실시 예에서, 동작 제어부(210)는 호스트(400)의 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보가 캐시 리드 금지 정보를 포함하면 노멀 리드 동작을 통해 데이터를 리드하도록 메모리 장치(100)를 제어할 수 있다. 다른 실시 예에서, 동작 제어부(210)는 호스트(400)의 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보가 캐시 허용 정보를 포함하면 캐시 리드 동작을 통해 데이터를 리드하도록 메모리 장치(100)를 제어할 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉, 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다. 실시 예에서, 페이지는 데이터를 저장하거나, 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 메모리 셀들을 포함할 수 있다. 더미 메모리 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 또는 다섯 개 비트 이상의 데이터를 저장하는 메모리 셀들로 구성될 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 소스 라인을 포함할 수 있다. 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신할 수 있다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 수 있다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 수 있다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결된 워드라인들에 접지 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성될 수 있다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 수 있다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 데이터(DATA)를 수신할 수 있다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 수 있다. 선택된 페이지의 메모리 셀들은 전달된 데이터(DATA)에 따라 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다. 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽을 수 있다.
리드 동작 시, 페이지 버퍼 그룹(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(123)은 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(123)은 열 선택 회로를 포함할 수 있다.
실시 예에서, 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(124)는 리드 동작 시, 페이지 버퍼 그룹(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력할 수 있다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다. 예를 들어, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 크면 패스 신호를 제어 로직(130)으로 출력할 수 있다. 다른 예로, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 페이지 버퍼 제어 신호(PBSIGNALS)는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2에 도시된 메모리 블록들(BLK1~BLKz)중 어느 하나의 메모리 블록(BLKi)일 수 있다.
도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 한 개 비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 두 개 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 둘 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 노멀 리드 동작 또는 캐시 리드 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(100)는 제2 메모리 블록(BLK2), 페이지 버퍼 그룹(123) 및 데이터 입출력 회로(124)를 포함할 수 있다. 제2 메모리 블록(BLK2)은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 제2 메모리 블록은 제1 내지 제n 페이지들(page 1~page n)을 포함할 수 있다. 각 페이지는 데이터를 저장하거나, 저장된 데이터를 리드하는 단위일 수 있다.
노멀 리드 동작은 복수의 페이지들(page 1~page n) 중 어느 하나의 페이지에 저장된 데이터를 메모리 컨트롤러(200)로 출력한 뒤, 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작일 수 있다. 구체적으로, 노멀 리드 동작이 수행되는 순서는 다음과 같을 수 있다. 메모리 컨트롤러(200)는 제1 리드 커맨드(cmd 1)를 메모리 장치로 전송(①)할 수 있다. 메모리 장치(100)는 제1 리드 커맨드에 대응되는 데이터를 제1 페이지에서 페이지 버퍼 그룹으로 센싱(②)할 수 있다. 그리고, 메모리 장치(100)는 페이지 버퍼 그룹에 센싱된 제1 페이지의 데이터를 데이터 입출력 회로를 통해 메모리 컨트롤러(200)로 출력(③)할 수 있다. 이후, 메모리 컨트롤러는 제2 리드 커맨드(cmd 2)를 메모리 장치로 전송(④)할 수 있다. 메모리 장치(100)는 제2 리드 커맨드에 대응되는 데이터를 제2 페이지에서 페이지 버퍼 그룹으로 센싱(⑤)할 수 있다. 즉, 노멀 리드 동작시 제1 리드 커맨드(cmd 1)에 응답하여 제1 페이지에 저장된 데이터를 메모리 컨트롤러(200)로 출력하고, 제2 리드 커맨드(cmd 2)에 응답하여 제2 페이지에 저장된 데이터를 센싱하는 동작이 순차적으로 수행될 수 있다.
캐시 리드 동작은 복수의 페이지들(page 1~page n) 중 어느 하나의 페이지에 저장된 데이터를 메모리 컨트롤러(200)로 출력하는 동안 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작일 수 있다. 구체적으로, 캐시 리드 동작이 수행되는 순서는 다음과 같을 수 있다. 메모리 컨트롤러(200)는 제1 리드 커맨드(cmd 1)를 메모리 장치로 전송(①)할 수 있다. 메모리 장치(100)는 제1 리드 커맨드에 대응되는 데이터를 제1 페이지에서 페이지 버퍼 그룹으로 센싱(②)할 수 있다. 그리고, 메모리 장치(100)는 페이지 버퍼 그룹에 센싱된 제1 페이지의 데이터를 데이터 입출력 회로를 통해 메모리 컨트롤러(200)로 출력(③)할 수 있다. 메모리 컨트롤러(200)는 제1 페이지의 데이터를 수신(③)하는 동안 제2 리드 커맨드를 메모리 장치에 제공(④)할 수 있다. 메모리 장치(100)는 제1 페이지의 데이터를 메모리 컨트롤러로 출력(③)하는 동안 제2 리드 커맨드에 대응되는 데이터를 제2 페이지에서 페이지 버퍼 그룹으로 센싱(⑤)할 수 있다. 이후, 제1 페이지의 데이터가 모두 메모리 컨트롤러(200)로 출력되면, 제2 페이지의 데이터가 메모리 컨트롤러(200)로 출력될 수 있다. 즉, 캐시 리드 동작시 제1 페이지에 저장된 데이터를 메모리 컨트롤러로 출력(③)하는 동작과 제2 페이지에 저장된 데이터를 센싱(④, ⑤)하는 동작이 동시에 수행될 수 있다.
도 5는 메모리 장치의 캐시 리드 동작을 설명하기 위한 도면이다.
도 5에서는 도 4를 참조하여 설명하도록 한다.
도 5를 참조하면, 메모리 장치(100)는 제1 페이지(page 1)에 저장된 데이터와 제2 페이지(page 2)에 저장된 데이터에 대한 캐시 리드 동작을 수행할 수 있다. 메모리 장치(100)는 캐시 리드 명령어 시퀀스(Cache Read Sq)를 메모리 컨트롤러로부터 수신받을 수 있다. 그리고, 하나의 페이지에 대한 센싱 동작에 요구되는 시간을 tR이라고 하면, 제1 페이지(page 1)와 제2 페이지(page 2)에 저장된 데이터를 페이지 버퍼 그룹에 센싱하는데 tR의 시간이 소요될 수 있다. 이후, 페이지 버퍼 그룹에 센싱된 제1 페이지(page 1) 또는 제2 페이지(page 2)의 데이터는 데이터 출력 커맨드에 응답하여 메모리 컨트롤러(200)로 출력될 수 있다.
캐시 리드 동작은 복수의 구간들을 포함할 수 있다. 예를 들어, 캐시 리드 동작은 로직 셋업 구간(Logic Setup), 리드 바이어스 설정 구간(Read Bias Setting), 센싱 구간(Sensing) 및 바이어스 디스차지 구간(Bias Discharge)을 포함할 수 있다. 로직 셋업 구간(Logic Setup)은 리드 커맨드를 수신하고, 리드 커맨드와 관련된 로직을 설정하는 구간일 수 있다. 예를 들어, 로직 셋업 구간은 캐시 리드 동작을 수행하기 위한 알고리즘을 로딩하는 구간일 수 있다.
리드 바이어스 설정 구간(Read Bias Setting)은 캐시 리드 동작과 관련된 전압을 전압 생성부를 이용하여 생성하고, 생성된 전압을 인가하는 구간일 수 있다. 예를 들어, 메모리 장치(100)는 리드 바이어스 설정 구간(Read Bias Setting)에서, 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 패스 전압을 인가할 수 있다.
센싱 구간(Sensing)은 리드 바이어 설정 구간(Read Bias Setting)에서 복수의 워드라인들에 리드 전압 또는 패스 전압이 인가된 뒤, 메모리 셀들에 저장된 데이터를 감지하는 구간일 수 있다. 예를 들어, 메모리 셀들에 연결된 비트라인들의 전압 또는 전류를 감지함으로써 메모리 셀들에 저장된 데이터가 페이지 버퍼 그룹에 센싱될 수 있다.
바이어스 디스차지 구간(Bias Discharge)은 복수의 워드라인들 및 비트라인들에 인가된 전압들을 디스차지하는 구간일 수 있다.
캐시 리드 동작은 제2 페이지에 저장된 데이터를 센싱하는 동작과 페이지 버퍼 그룹에 센싱된 제1 페이지의 데이터를 메모리 컨트롤러로 출력하는 동작이 동시에 수행되는 동작일 수 있다. 한편, 페이지에 저장된 데이터를 센싱하는 동작과 페이지 버퍼 그룹에 센싱된 데이터를 메모리 컨트롤러로 출력하는 동작은 각각 많은 구동 전력을 필요로 하므로, 동시에 수행되는 경우 파워 노이즈가 발생함에 따라 메모리 셀들의 문턱 전압이 일시적으로 변동될 수 있다. 즉, 캐시 리드 동작에 의해 획득된 데이터는 노멀 리드 동작에 의해 획득된 데이터보다 많은 에러 비트 수를 포함할 수 있다.
도 6은 노멀 리드 동작 및 캐시 리드 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다. 도 6의 그래프는 메모리 셀들이 각각 2개 비트의 데이터를 저장하는 멀티 레벨셀(Multi Level Cell, MLC)인 경우를 예를 들어 설명한 그래프이다. 본 발명의 실시 예는 메모리 셀들이 각각 1개 비트의 데이터 또는 3개 비트 이상의 데이터를 저장하는 경우에도 적용될 수 있다.
도 6을 참조하면, 메모리 셀들은 소거 상태(E), 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나의 상태에 대응되는 문턱 전압을 갖도록 프로그램될 수 있다.
제1 내지 제3 리드 전압들(R1~R3)은 디폴트 리드 전압들일 수 있다. 제1 내지 제3 리드 전압들(R1~R3)은 노멀 리드 동작 또는 캐시 리드 동작에서 이용되는 디폴트 리드 전압들일 수 있다. 제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(PV1)를 구분하는 리드 전압일 수 있다. 제2 리드 전압(R2)은 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)를 구분하는 리드 전압일 수 있다. 제3 리드 전압(R3)은 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3)를 구분하는 리드 전압일 수 있다.
노멀 리드 동작시 메모리 셀들의 문턱 전압 분포는 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)의 문턱 전압 분포를 가질 수 있다. 그러나, 캐시 리드 동작시 메모리 셀들의 문턱 전압 분포는 파워 노이즈 등으로 인하여 소거 상태(E'), 제1 프로그램 상태(PV1'), 제2 프로그램 상태(PV2'), 제3 프로그램 상태(PV3')의 문턱 전압 분포로 변경될 수 있다.
따라서, 캐시 리드 동작시 디폴트 리드 전압들인 제1 내지 제3 리드 전압들(R1~R3)을 이용하여 캐시 리드 동작을 수행하게 되면 제1 내지 제3 리드 전압들(R1~R3)을 이용하여 리드된 데이터에 포함된 에러 비트의 수는 증가할 수 있다. 그리고, 리드된 데이터에 포함된 에러 비트의 수가 에러 정정이 가능한 기준 에러 비트 수보다 많으면 캐시 리드 동작은 페일될 수 있다. 캐시 리드 동작이 페일되면 메모리 시스템은 리드 리트라이 동작을 수행할 수 있다. 리드 리트라이 동작은 캐시 리드 동작에서 이용된 디폴트 리드 전압들인 제1 내지 제3 리드 전압들(R1~R3)과는 다른 리드 전압을 이용하여 메모리 셀들에 저장된 데이터를 획득하는 동작일 수 있다. 실시 예에서, 리드 리트라이 동작에 이용되는 리드 리트라이 전압들은 제1 내지 제3 리드 전압들(R1~R3)보다 오프셋 전압만큼 큰 전압들일 수 있다. 예를 들어, 리드 리트 라이 전압들은 도 6에 도시된 제1 내지 제3 리트 리트라이 전압들(RR1~RR3)일 수 있다. 리드 리트라이 전압들에 의해 획득된 데이터에 포함된 에러 비트 수가 기준 에러 비트 수보다 적으면 리드 리트라이 동작은 종료될 수 있다. 즉, 캐시 리드 동작이 페일되면 디폴트 전압들과 다른 리드 전압들을 이용하여 메모리 셀들에 저장된 데이터를 획득하고, 데이터에 포함된 에러 정정 동작까지 수행하는 리드 리트라이 동작을 추가적으로 수행해야 할 수 있다. 즉, 캐시 리드 동작이 페일되면, 리트 리트라이 동작이 수행됨으로써 메모리 셀들에 저장된 데이터를 리드하는데 소요되는 시간이 길어질 수 있다.
도 7은 페일 카운트에 관한 정보를 설명하기 위한 도면이다.
도 7을 참조하면, 도 1에 도시된 버퍼 메모리(300)는 페일 카운트에 관한 정보(Fail count info)를 저장할 수 있다. 페일 카운트에 관한 정보(Fail count info)는 메모리 블록 인덱스(Block Index), 캐시 리드 페일 카운트(cache fail cnt) 및 리드 모드 정보(read mode)를 포함할 수 있다. 메모리 블록 인덱스(Block Index)는 메모리 장치에 포함된 각 메모리 블록의 인덱스를 의미할 수 있다. 예를 들어, 메모리 장치에 포함된 제2 메모리 블록의 인덱스는 2일 수 있다.
캐시 리드 페일 카운트(cache fail cnt)는 각 메모리 블록에 대한 캐시 리드 동작이 페일된 횟수를 의미할 수 있다. 예를 들어, 제2 메모리 블록에 대한 캐시 리드 동작이 페일된 횟수가 98인 경우 제2 메모리 블록의 캐시 리드 페일 카운(cache fail cnt)트는 98일 수 있다. 다른 실시 예에서, 캐시 리드 페일 카운트(cache fail cnt)는 각 메모리 블록에 대한 캐시 리드 동작이 페일되고, 리드 리트라이 동작이 수행된 횟수를 의미할 수 있다.
리드 모드 정보(read mode)는 각 메모리 블록에 대해 리드 동작을 수행할 모드를 나타내는 정보일 수 있다. 리드 모드 정보(read mode)는 캐시 리드 허용 정보(cache allow) 또는 캐시 리드 금지 정보(cache inhibit)를 포함할 수 있다. 캐시 리드 허용 정보(cache allow)는 해당 메모리 블록에 대해 캐시 리드 동작을 수행할 수 있음을 나타내는 정보일 수 있다. 캐시 리드 금지 정보(cache inhibit)는 해당 메모리 블록에 대해 캐시 리드 동작을 수행할 수 없음을 나타내는 정보일 수 있다.
각 메모리 블록에 대한 초기 리드 모드 정보는 캐시 리드 허용 정보(cache allow)로 설정되어 있을 수 있다. 실시 예에서, 제1 내지 제Z 메모리 블록들 각각에 대한 초기 리드 모드 정보는 캐시 리드 허용 정보(cache allow)로 설정되어 있을 수 있다.
실시 예에서, 도 1에 도시된 동작 제어부(210)는 선택된 메모리 블록에 대한 캐시 리드 동작이 페일되면 선택된 메모리 블록에 대응되는 페일 카운트에 관한 정보(Fail count info)를 갱신할 수 있다. 예를 들어, 동작 제어부(210)는 제2 메모리 블록에 대한 캐시 리드 동작에 페일되면 제2 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)를 증가시킬 수 있다. 제2 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)는 98에서 99로 증가할 수 있다.
실시 예에서, 동작 제어부(210)는 캐시 리드 동작이 페일된 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)와 기준 카운트를 비교한 결과를 기초로 캐시 리드 동작이 페일된 메모리 블록의 리드 모드 정보(read mode)를 갱신할 수 있다. 구체적으로, 동작 제어부(210)는 캐시 리드 동작이 페일된 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)가 기준 카운트보다 작으면 캐시 리드 동작이 페일된 메모리 블록의 리드 모드 정보(read mode)를 갱신하지 않을 수 있다. 예를 들어, 기준 카운트가 100인 경우를 예를 들어 설명하면, 제2 메모리 블록의 페일 카운트 99는 기준 카운트 100보다 작으므로, 제2 메모리 블록의 리드 모드 정보(read mode)는 초기 설정된 캐시 리드 허용 정보(cache allow)를 포함할 수 있다.
실시 예에서, 동작 제어부(210)는 캐시 리드 동작이 페일된 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)가 기준 카운트와 같거나 크면 캐시 리드 동작이 페일된 메모리 블록의 리드 모드 정보(read mode)를 갱신할 수 있다. 예를 들어, 제2 메모리 블록의 페일 카운트가 99인 상태에서 제2 메모리 블록에 대한 캐시 리드 동작이 다시 페일되는 경우 제2 메모리 블록의 캐시 리드 페일 카운트는 99에서 100으로 증가할 수 있다. 그리고, 동작 제어부(210)는 제2 메모리 블록의 캐시 리드 페일 카운트인 100과 기준 카운트 100을 비교할 수 있다. 동작 제어부(210)는 제2 메모리 블록의 캐시 리드 페일 카운트와 기준 카운트가 같으므로, 제2 메모리 블록의 리드 모드 정보(read mode)를 캐시 리드 금지 정보(cache inhibit)로 갱신할 수 있다.
이후, 동작 제어부(210)는 호스트(400)로부터 리드 요청을 수신받는 경우 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보(read mode)를 기초로 캐시 리드 동작 또는 노멀 리드 동작 중 어느 하나의 동작으로 데이터를 리드하도록 메모리 장치를 제어할 수 있다. 실시 예에서, 동작 제어부(210)는 메모리 블록의 리드 모드 정보(read mode)가 캐시 리드 금지 정보(cache inhibit)를 포함하면 노멀 리드 동작으로 메모리 블록에 저장된 데이터를 리드하도록 메모리 장치를 제어할 수 있다. 예를 들어, 제2 메모리 블록의 캐시 리드 페일 카운트가 100인 경우 제2 메모리 블록의 리드 모드 정보(read mode)는 캐시 리드 금지 정보(cache inhibit)를 포함하므로, 동작 제어부는 제2 메모리 블록에 대한 노멀 리드 동작을 수행하도록 메모리 장치를 제어할 수 있다. 실시 예에서, 동작 제어부(210)는 노멀 리드 커맨드 및 제2 메모리 블록의 어드레스를 메모리 장치에 제공할 수 있다.
다른 실시 예에서, 동작 제어부(210)는 메모리 블록의 리드 모드 정보(read mode)가 캐시 리드 허용 정보(cache allow)를 포함하면 캐시 리드 동작으로 메모리 블록에 저장된 데이터를 리드하도록 메모리 장치를 제어할 수 있다. 예를 들어, 제1 메모리 블록의 캐시 리드 페일 카운트는 30으로 기준 카운트 100보다 작으므로 제1 메모리 블록의 리드 모드 정보(read mode)는 캐시 리드 허용 정보(cache allow)를 포함할 수 있다. 동작 제어부(210)는 리드 요청에 대응되는 데이터가 저장된 메모리 블록이 제1 메모리 블록인 경우 캐시 리드 동작으로 제1 메모리 블록에 저장된 데이터를 리드하도록 메모리 장치를 제어할 수 있다. 실시 예에서, 동작 제어부(210)는 캐시 리드 커맨드 및 제1 메모리 블록의 어드레스를 메모리 장치에 제공할 수 있다.
실시 예에서, 동작 제어부(210)는 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 대한 소거 요청이 수신된 경우 어느 하나의 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt) 및 리드 모드 정보(read mode)를 초기화할 수 있다. 캐시 리드 페일 카운트(cache fail cnt)의 초기화는 페일 카운트가 0으로 설정되는 것을 의미할 수 있다. 리드 모드 정보(read mode)의 초기화는 초기 설정된 캐시 리드 허용 정보(cache allow)로 재설정되는 것을 의미할 수 있다. 예를 들어, 제2 메모리 블록에 대한 소거 동작이 수행되는 경우 제2 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)는 0으로 설정되고, 제2 메모리 블록의 리드 모드 정보(read mode)는 캐시 리드 허용 정보(cache allow)로 설정될 수 있다.
다른 실시 예에서, 동작 제어부(210)는 호스트로부터 리드 요청을 수신받으면, 복수의 메모리 블록들 중 리드할 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)와 기준 카운트를 비교할 수 있다. 리드할 메모리 블록은 호스트의 리드 요청에 대응되는 데이터가 저장된 메모리 블록일 수 있다. 동작 제어부(210)는 리드할 메모리 블록의 캐시 리드 페일 카운트(cache fail cnt)와 기준 카운트를 비교한 결과를 기초로 캐시 리드 동작 또는 노멀 리드 동작 중 어느 하나의 동작으로 리드할 메모리 블록에 저장된 데이터를 리드하도록 메모리 장치를 제어할 수 있다.
도 8은 페일 카운트에 관한 정보를 갱신하는 동작을 설명하기 위한 순서도이다.
도 8을 참조하면, 단계 S801에서, 메모리 시스템(50)은 메모리 블록에 대한 캐시 리드 동작을 수행할 수 있다. 캐시 리드 동작은 메모리 블록에 포함된 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터를 메모리 컨트롤러로 출력하는 동안 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작일 수 있다. 어느 하나의 페이지 및 다른 하나의 페이지의 어드레스들은 연속된 어드레스일 수 있다.
단계 S803에서, 메모리 시스템(50)은 메모리 블록에 대한 캐시 리드 동작이 페일되었는지 여부를 판단할 수 있다. 캐시 리드 동작에 의해 획득된 데이터의 에러 정정이 페일되면 캐시 리드 동작은 페일될 수 있다. 캐시 리드 동작이 페일되면 리드 리트라이 동작이 수행될 수 있다. 메모리 블록에 대한 캐시 리드 동작이 페일되면 단계 S805가 수행될 수 있다. 이와 달리, 메모리 블록에 대한 캐시 리드 동작이 패스되면 종료될 수 있다.
단계 S805에서, 메모리 시스템(50)은 메모리 블록에 대한 캐시 리드 동작이 페일되면 메모리 블록의 페일 카운트를 증가시킬 수 있다.
단계 S807에서, 메모리 시스템(50)은 메모리 블록의 페일 카운트과 기준 카운트를 비교할 수 있다. 메모리 블록의 페일 카운트가 가준 카운트와 같거나 크면 단계 S809가 수행될 수 있다. 이와 달리, 메모리 블록의 페일 카운트가 기준 카운트보다 작으면 종료될 수 있다.
단계 S809에서, 메모리 시스템(50)은 메모리 블록의 리드 모드 정보를 캐시 리드 금지 정보로 갱신할 수 있다.
도 9는 메모리 시스템의 노멀 리드 동작 또는 캐시 리드 동작을 설명하기 위한 순서도이다.
도 9를 참조하면, 단계 S901에서, 메모리 시스템(50)은 호스트로부터 리드 요청을 수신할 수 있다.
단계 S903에서, 메모리 시스템(50)은 호스트의 리드 요청에 응답하여 캐시 리드 동작이 필요한지 여부를 판단할 수 있다. 실시 예에서, 리드 요청된 데이터가 저장된 물리 어드레스들이 연속된 어드레스들을 갖는 경우 캐시 리드 동작이 수행될 수 있다. 다른 실시 예에서, 메모리 시스템(50)은 미리 설정된 조건을 만족하면 캐시 리드 동작을 수행할 수 있다. 캐시 리드 동작이 수행될 필요가 있으면 단계 S905가 수행될 수 있다. 이와 달리, 캐시 리드 동작이 수행될 필요가 없으면 단계 S909가 수행될 수 있다.
단계 S905에서, 메모리 시스템(50)은 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보가 캐시 리드 허용 정보를 포함하는지 여부를 판단할 수 있다. 메모리 블록의 리드 모드 정보가 캐시 리드 허용 정보를 포함하면 단계 S907이 수행될 수 있다. 이와 달리, 메모리 블록의 리드 모드 정보가 캐시 리드 허용 정보를 포함하지 않으면 단계 S909가 수행될 수 있다.
단계 S907에서, 메모리 시스템(50)은 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보가 캐시 리드 허용 정보를 포함하면 메모리 블록에 대한 캐시 리드 동작을 수행할 수 있다.
단계 S909에서, 메모리 시스템(50)은 캐시 리드 동작이 수행될 필요가 없으면 메모리 블록에 대한 노멀 리드 동작을 수행할 수 있다. 노멀 리드 동작은 메모리 블록에 포함된 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터를 메모리 컨트롤러로 출력한 뒤, 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작일 수 있다. 또한, 메모리 시스템(50)은 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 리드 모드 정보가 캐시 리드 금지 정보를 포함하면 메모리 블록에 대한 노멀 리드 동작을 수행할 수 있다.
도 10은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 10의 메모리 컨트롤러(1000)는 도 1의 메모리 컨트롤러(200)를 나타낼 수 있다.
도 10을 참조하면, 메모리 컨트롤러(1000)는 프로세서(1010), RAM(1020), 에러 정정 회로(1030), 호스트 인터페이스(1040), ROM(1050), 및 메모리 인터페이스(1060)를 포함할 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어할 수 있다. 프로세서(1010)는 호스트(400)로부터 요청된 데이터를 메모리 장치(100)에 저장하도록 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 실시 예에서, 프로세서(1010)는 도 1에 도시된 동작 제어부(210)를 포함할 수 있다. 실시 예에서, 프로세서(1010)는 메모리 블록의 페일 카운트와 기준 카운트를 비교한 결과를 기초로 결정된 리드 모드 정보에 따라 노멀 리드 동작 또는 캐시 리드 동작 중 어느 하나의 동작으로 데이터를 리드하도록 메모리 장치(100)를 제어할 수 있다.
RAM(1020)은 메모리 컨트롤러(1000)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 실시 예에서, 도 1에 도시된 버퍼 메모리(300)는 RAM(1020)에 포함될 수 있다. 실시 예에서, RAM(1020)은 각 메모리 블록의 인덱스, 캐시 리드 페일 카운트 및 리드 모드 정보를 포함하는 페일 카운트에 관한 정보를 저장할 수 있다.
에러 정정 회로(1030)는 에러 정정을 수행할 수 있다. 에러 정정 회로(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치(100)로 전달될 수 있다. 에러 정정 회로(1030)는 메모리 장치(100)로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 실시 예에서, 에러 정정 회로(1030)는 도 1에 도시된 에러 정정부(220)를 포함할 수 있다. 실시 예에서, 에러 정정 회로(1030)는 캐시 리드 동작에 의해 리드된 데이터의 에러를 정정할 수 있다. 예시적으로, 에러 정정 회로(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
ROM(1050)은 메모리 컨트롤러(1000)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1000)는 호스트 인터페이스(1040)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다. 메모리 컨트롤러(1000)는 호스트 인터페이스(1040)를 통해 데이터를 제공 받을 수 있다. 실시 예에서, 호스트 인터페이스(1040)는 호스트(400)로부터 리드 요청을 수신받을 수 있다.
메모리 컨트롤러(1000)는 메모리 인터페이스(1060)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1000)는 메모리 인터페이스(1060)를 통해 커맨드, 어드레스, 및 제어 신호 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수 있다. 예를 들어, 메모리 인터페이스(1060)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
50: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
210: 동작 제어부
220: 에러 정정부
300: 버퍼 메모리
400: 호스트

Claims (22)

  1. 복수의 페이지들을 각각 포함하는 메모리 블록들을 포함하는 메모리 장치;
    상기 메모리 블록들 각각에 대응되는 캐시 리드 동작의 페일 카운트에 관한 정보를 저장하는 버퍼 메모리; 및
    상기 메모리 블록들 중 리드할 메모리 블록에 대응되는 페일 카운트를 기초로 노멀 리드 동작 또는 캐시 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
  2. 제1 항에 있어서, 상기 노멀 리드 동작은,
    상기 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터를 출력한 뒤, 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작인 메모리 시스템.
  3. 제2 항에 있어서, 상기 캐시 리드 동작은,
    상기 어느 하나의 페이지에 저장된 데이터를 출력하는 동안 상기 다른 하나의 페이지에 저장된 데이터를 센싱하는 동작인 메모리 시스템.
  4. 제3 항에 있어서, 상기 메모리 컨트롤러는,
    상기 캐시 리드 동작에 의해 리드된 데이터의 에러를 정정하는 에러 정정 동작을 수행하는 에러 정정부; 및
    상기 에러 정정 동작이 페일되면 상기 리드된 데이터에 대응되는 메모리 블록의 페일 카운트를 갱신하는 동작 제어부;를 포함하는 메모리 시스템.
  5. 제4 항에 있어서, 상기 캐시 리드 동작의 페일 카운트에 관한 정보는,
    상기 메모리 블록들 각각에 대한 상기 캐시 리드 동작의 허용 여부를 나타내는 리드 모드 정보를 더 포함하는 메모리 시스템.
  6. 제5 항에 있어서, 상기 동작 제어부는,
    상기 캐시 리드 동작의 페일 카운트와 기준 카운트를 비교한 결과를 기초로 상기 리드 모드 정보를 갱신하는 메모리 시스템.
  7. 제6 항에 있어서, 상기 동작 제어부는,
    상기 메모리 블록들 중 상기 캐시 리드 동작의 페일 카운트가 상기 기준 카운트와 같거나 큰 메모리 블록의 리드 모드 정보를 캐시 리드 금지 정보로 설정하는 메모리 시스템.
  8. 제7 항에 있어서, 상기 동작 제어부는,
    상기 메모리 블록들 중 상기 캐시 리드 동작의 페일 카운트가 상기 기준 카운트보다 작은 메모리 블록의 리드 모드 정보를 캐시 리드 허용 정보로 설정하는 메모리 시스템.
  9. 제8 항에 있어서, 상기 동작 제어부는,
    상기 리드할 메모리 블록의 리드 모드 정보가 상기 캐시 리드 금지 정보를 포함하면 상기 노멀 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  10. 제9 항에 있어서, 상기 동작 제어부는,
    상기 리드할 메모리 블록의 리드 모드 정보가 상기 캐시 리드 허용 정보를 포함하면 상기 캐시 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  11. 제10 항에 있어서, 상기 동작 제어부는,
    상기 메모리 블록들 중 소거 동작을 수행할 메모리 블록에 대응되는 페일 카운트 및 리드 모드 정보를 초기화하는 메모리 시스템.
  12. 복수의 페이지들을 각각 포함하는 메모리 블록들 각각에 대응되는 캐시 리드 동작의 페일 카운트에 관한 정보를 저장하는 단계; 및
    상기 메모리 블록들 중 리드할 메모리 블록에 대응되는 페일 카운트를 기초로 노멀 리드 동작 또는 캐시 리드 동작을 수행하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  13. 제12 항에 있어서, 상기 캐시 리드 동작의 페일 카운트에 관한 정보는,
    상기 메모리 블록들 각각에 대한 상기 캐시 리드 동작의 허용 여부를 나타내는 리드 모드 정보를 포함하는 메모리 시스템의 동작 방법.
  14. 제13 항에 있어서, 상기 리드 모드 정보는,
    상기 페일 카운트가 기준 카운트와 같거나 크면 캐시 리드 금지 정보를 포함하는 메모리 시스템의 동작 방법.
  15. 제14 항에 있어서, 상기 리드 모드 정보는,
    상기 페일 카운트가 상기 기준 카운트보다 작으면 캐시 리드 허용 정보를 포함하는 메모리 시스템의 동작 방법.
  16. 제15 항에 있어서, 상기 노멀 리드 동작 또는 캐시 리드 동작을 수행하는 단계는,
    상기 리드할 메모리 블록의 리드 모드 정보가 상기 캐시 리드 금지 정보를 포함하면 상기 노멀 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  17. 제16 항에 있어서, 상기 노멀 리드 동작 또는 캐시 리드 동작을 수행하는 단계는,
    상기 리드할 메모리 블록의 리드 모드 정보가 상기 캐시 리드 허용 정보를 포함하면 상기 캐시 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  18. 메모리 블록들에 대한 캐시 리드 동작에 의해 리드된 데이터의 에러를 정정하는 에러 정정 동작을 수행하는 에러 정정부;
    상기 메모리 블록들 각각에 대한 상기 에러 정정 동작이 페일된 횟수인 페일 카운트에 관한 정보를 저장하는 버퍼 메모리; 및
    상기 메모리 블록들 중 호스트의 리드 요청에 대응되는 데이터가 저장된 메모리 블록의 페일 카운트와 기준 카운트를 비교한 결과를 기초로 노멀 리드 커맨드 또는 캐시 리드 커맨드 중 어느 하나의 커맨드를 메모리 장치에 제공하는 동작 제어부;를 포함하는 메모리 컨트롤러.
  19. 제18 항에 있어서, 상기 동작 제어부는,
    상기 메모리 블록의 페일 카운트가 상기 기준 카운트와 같거나 크면 상기 노멀 리드 커맨드를 상기 메모리 장치에 제공하는 메모리 컨트롤러.
  20. 제19 항에 있어서, 상기 동작 제어부는,
    상기 메모리 블록의 페일 카운트가 상기 기준 카운트보다 작으면 상기 캐시 리드 커맨드를 상기 메모리 장치에 제공하는 메모리 컨트롤러.
  21. 제20 항에 있어서, 상기 노멀 리드 커맨드는,
    상기 메모리 블록들 각각에 포함된 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터가 출력된 뒤, 다른 페이지에 저장된 데이터를 리드하도록 지시하는 커맨드인 메모리 컨트롤러.
  22. 제21 항에 있어서, 상기 캐시 리드 커맨드는,
    상기 복수의 페이지들 중 어느 하나의 페이지에 저장된 데이터가 출력되는 동안 상기 다른 페이지에 저장된 데이터를 리드하도록 지시하는 커맨드인 메모리 컨트롤러.
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