CN114078500A - 合并缓冲器和包括合并缓冲器的存储器装置 - Google Patents

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Abstract

本申请涉及合并缓冲器和包括合并缓冲器的存储器装置。根据本技术的存储器装置包括：存储器单元阵列，其被配置为包括具有多个存储器单元的平面；页缓冲器，其通过位线连接至多个存储器单元当中的至少一个存储器单元并且被配置为执行读取存储在与位线连接的至少一个存储器单元中的数据的感测操作；公共参考电压发生器，其被配置为生成公共参考电压；多个合并缓冲器，其被配置为使用公共参考电压生成参考信号；以及控制逻辑，其被配置为控制公共参考电压发生器和合并缓冲器的操作，使得基于参考信号生成的页缓冲器控制信号被提供给页缓冲器。

Description

合并缓冲器和包括合并缓冲器的存储器装置
技术领域
本公开涉及合并缓冲器，并且更具体地涉及合并缓冲器和包括合并缓冲器的存储器装置。
背景技术
储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括其中存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在供电时才存储数据并且在供电被切断时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使切断电力也不丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
发明内容
根据实施方式的存储器装置可以包括：存储器单元阵列，其被配置为包括具有多个存储器单元的平面；页缓冲器，其通过位线连接到存储器单元当中的至少一个存储器单元并且被配置为执行读取与位线连接的至少一个存储器单元中的数据的感测操作；公共参考电压发生器，其被配置为生成公共参考电压；多个合并缓冲器，其被配置为使用公共参考电压生成参考信号；以及控制逻辑，其被配置为控制公共参考电压发生器和合并缓冲器的操作以使得基于参考信号生成的页缓冲器控制信号被提供给页缓冲器。
根据实施方式的合并缓冲器可以包括：输入电路，其被配置为接收公共参考电压；至少一个恒定电流发生器，其被配置为生成具有恒定量值的恒定电流；至少一个电流镜组件，其被配置为生成具有彼此对应的量值的电流和镜像电流；至少一个电流感应组件，被配置为响应于镜像电流而输出电流；输出电路，其被配置为基于从电流感应组件输出的电流和镜像电流来生成参考信号；以及反馈组件，被配置为响应于从输出电路反馈的电压而生成电流。
附图说明
图1是例示根据实施方式的存储器***的图。
图2是例示在根据图1的存储器控制器和存储器装置之间交换的信号的图。
图3是用于描述图1的存储器装置的图。
图4是例示图3的存储器单元阵列的实施方式的图。
图5是例示图4的存储块的图。
图6是例示其中图4的存储块以三维配置的实施方式的图。
图7是例示其中图4的存储块以三维配置的另一实施方式的图。
图8是例示根据图1的存储器装置中的多平面结构的图。
图9是例示图3的页缓冲器的实施方式的图。
图10是例示根据图9的第一感测信号至第三感测信号的参考信号的图的示例。
图11是例示在根据图10的参考信号当中针对每个平面独立地生成第一参考感测信号的图表的示例。
图12是例示用于针对每个平面单独地生成参考信号的方法的图的示例。
图13是例示用于针对每个平面单独地生成参考信号的另一方法的图的示例。
图14是根据图13的公共参考电压发生器的电路图的示例。
图15是例示根据温度不同地生成公共参考电压的图表的示例。
图16是例示根据图13的合并缓冲器的电路图的示例。
图17是例示根据图16的合并缓冲器的操作的电路图的示例。
图18是例示根据图16的合并缓冲器的另一实施方式的电路图的示例。
图19是例示根据图16的合并缓冲器的又一实施方式的电路图的示例。
图20是用于生成根据图16的偏置电压的电路图的示例。
图21是例示应用了根据图1的存储器***的存储卡的图。
图22是例示应用了根据图1的存储器***的固态驱动器(SSD)***的框图。
具体实施方式
在根据本说明书或申请中公开的构思的实施方式的具体结构性描述或功能性描述仅被例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式来执行，并且描述不限于在本说明书或申请中描述的实施方式。
本公开的实施方式提供一种合并缓冲器以及包括合并缓冲器的存储器装置，该合并缓冲器快速地稳定参考信号并且支持过驱动和欠驱动功能。
本技术可以提供快速地稳定参考信号并支持过驱动和欠驱动功能的合并缓冲器以及包括合并缓冲器的存储器装置。
图1是例示根据实施方式的存储器***的图。
参照图1，存储器***1000可以包括其中存储数据的存储器装置1100，和/或根据主机2000的请求来控制存储器装置1100的存储器控制器1200。
主机2000可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和减载DIMM(LRDIMM)之类的各种通信方法中的至少一种与存储器***1000通信。
存储器装置1100可以被实现为其中当供电被切断时数据丢失的易失性存储器装置或者其中即使供电被切断也保持数据的非易失性存储器装置。存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。例如，在编程操作期间，存储器装置1100可以从存储器控制器1200接收命令、地址和数据并且执行编程操作。在读取操作期间，存储器装置1100可以从存储器控制器1200接收命令和地址，并且将存储在与接收到的地址相对应的位置(例如，物理地址)中的数据输出到存储器控制器1200。存储器装置1100可以被称为芯片或管芯以作为结束元件处理的单独的集成芯片(IC)。
存储器***1000可以包括多个存储器装置1100，并且可以根据连接到存储器控制器1200的通道将多个存储器装置分组为多个存储器装置组1300。例如，在存储器装置当中，通过第一通道CH1连接到存储器控制器1200的存储器装置可以被称为第一组GR1。在存储器装置当中，通过第二通道CH2连接到存储器控制器1200的存储器装置可以被称为第二组GR2。图1例示了一组包括多个存储器装置。然而，一组可以包括单个存储器装置1100。
存储器控制器1200可以控制存储器***1000的整体操作并且控制主机2000和存储器装置1100之间的数据交换。例如，当从主机2000接收到命令时，存储器控制器1200可以根据接收到的命令对与相应通道CH1至CHk连接的存储器装置组1300进行控制。存储器控制器1200可以根据主机2000的请求来控制连接到相应通道的存储器装置组1300以对数据进行编程、读取或擦除。
图2是例示在根据图1的存储器控制器和存储器装置之间交换的信号的图。
参照图2，存储器控制器1200和存储器装置1100可以通过输入/输出焊盘DQ彼此交换命令、数据和/或地址。例如，输入/输出焊盘DQ可以由八条线构成以发送和接收8位的数据，并且每条线可以发送和接收1位的数据。
存储器装置1100可以通过CE#焊盘接收芯片使能信号，通过WE#焊盘接收写入使能信号，通过RE#焊盘接收读取使能信号，通过ALE焊盘接收地址锁存使能信号，通过CLE焊盘接收命令锁存使能信号，并且通过WP#焊盘接收写入保护信号。
地址锁存使能信号可以是由存储器控制器1200指令给存储器装置1100以使得存储器装置1100将通过输入/输出焊盘DQ提供给存储器装置1100的地址加载到地址寄存器中的信号。芯片使能信号可以是由存储器控制器1200指令给存储器装置1100以使能或禁用一个或更多个存储器装置的信号。命令锁存使能信号可以是由存储器控制器1200指令给存储器装置1100以使得存储器装置1100将通过输入/输出焊盘DQ提供给存储器装置1100的命令加载到命令寄存器中的信号。读取使能信号可以是由存储器控制器1200指令给存储器装置1100以使得存储器装置1100将数据发送给存储器控制器1200的信号。写入使能信号可以是通知命令、地址和数据被传送的信号。
存储器装置1100可以通过RB焊盘RB将就绪-繁忙信号输出到存储器控制器1200。就绪-繁忙信号可以指示存储器装置1100的存储器阵列是处于繁忙状态还是空闲状态。
图2例示了一个存储器装置1100与存储器控制器1200之间的连接关系。然而，输入/输出焊盘DQ、CE#焊盘、WE#焊盘、RE#焊盘、ALE焊盘、CLE焊盘、和WP#焊盘可以形成通道CH1至CHk，并且存储器控制器1200和存储器装置组1300中的一个可以通过形成的通道CH1至CHk进行连接。
因此，当存储器控制器1200通过包括在一个通道中的输入/输出焊盘DQ发送命令、数据和/或地址时，属于连接到对应通道的组的所有存储器装置1100或者在连接到对应通道的组中由存储器控制器1200选择的存储器装置1100可以接收命令、数据和/或地址。例如，存储器控制器1200可以通过与第一通道CH1相对应的输入/输出焊盘DQ将状态读取命令发送到存储器装置1100，并且与第一通道CH1连接的第一组GR1中的至少一个存储器装置可以响应于状态读取命令而将状态信息发送到输入/输出焊盘DQ。
图3是用于描述图1的存储器装置的图。
存储器装置1100可以被实现为易失性存储器装置或非易失性存储器装置。例如，存储器装置1100可以是诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)之类的易失性存储器装置以及诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除ROM(EPROM)、电可擦除ROM(EEPROM)、铁磁式ROM(FRAM)、相变式RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和闪存之类的非易失性存储器装置中的一者。图3例示了作为示例的非易失性存储器装置。
存储器装置1100可以包括其中存储有数据的存储器单元阵列100。存储器装置1100可以包括***电路200，***电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作。存储器装置1100可以包括在存储器控制器1200的控制下控制***电路200的控制逻辑300。控制逻辑300可以被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑300可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列100包括其中存储有数据的多个存储器单元。例如，存储器单元阵列100可以包括至少一个平面，平面可以包括一个或更多个存储块。在实施方式中，平面可以是当执行编程操作、读取操作或擦除操作时访问的存储器区域的单位。每个存储块可以包括多个存储器单元。包括多个平面的结构可以被称为多平面结构。存储器装置1100的操作所需的信息和用户数据可以存储在存储块中。可以以二维结构或三维结构来实现存储块。具有二维结构的存储块可以包括平行于基板布置的存储器单元，并且具有三维结构的存储块可以包括在基板上垂直层叠的存储器单元。
***电路200可以被配置为根据控制逻辑300的控制来执行编程操作、读取操作和擦除操作。例如，***电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压发生电路210可以响应于从控制逻辑300输出的操作信号OP_CMD来生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生电路210可以在控制逻辑300的控制下生成诸如编程电压、验证电压、通过电压、读取电压和擦除电压之类的各种电压。
行解码器220可以响应于从控制逻辑300输出的行地址RADD而向连接到存储器单元阵列100的存储块当中的被选存储块的本地线LL提供操作电压Vop。本地线LL可以包括本地字线、本地漏极选择线和/或本地源极选择线。另外，本地线LL可以包括连接到存储块的诸如源极线之类的各种线。
页缓冲器组230可以连接到与存储器单元阵列100的存储块连接的位线BL1至BLI。页缓冲器组230可以包括连接至位线BL1至BLI的多个页缓冲器PB1至PBI。页缓冲器PB1至PBI可以响应于从控制逻辑300输出的页缓冲器控制信号PBSIGALS而操作。例如，页缓冲器PB1至PBI可以临时存储通过位线BL1至BLI接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLI的电流或电压。
列解码器240可以响应于从控制逻辑300输出的列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBI交换数据，或通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以通过输入/输出焊盘DQ从存储器控制器1200接收命令CMD、地址ADD和数据，并且通过输入/输出焊盘DQ将从存储器单元阵列100读取的数据输出到存储器控制器1200。例如，输入/输出电路250可以将从存储器控制器1200接收的命令CMD和地址ADD传送到控制逻辑300或者与列解码器240交换数据DATA。
在读取操作或验证操作期间，电流感测电路260可以响应于允许位VRY_BIT<#>而生成参考电流，将从页缓冲器组230接收的感测电压VPB与通过参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于通过CE#焊盘、WE#焊盘、RE#焊盘、ALE焊盘、CLE焊盘和WP#焊盘接收的信号来接收命令CMD和地址ADD。控制逻辑300可以响应于接收的命令CMD和地址ADD而生成用于控制***电路200的控制信号，并且将所生成的控制信号输出到***电路200。例如，控制信号可以包括操作信号OP_CMD、行地址RADD、列地址CADD、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>中的至少一个。控制逻辑300可以将操作信号OP_CMD输出到电压发生电路210，将行地址RADD输出到行解码器220，将列地址CADD输出到列解码器240，将页缓冲器控制信号PBSIGNALS输出到页缓冲器组230，并且将允许位VRY_BIT<#>输出到电流感测电路260。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
此外，页缓冲器控制信号PBSIGNALS中的至少一些可以不由控制逻辑300直接输出，并且可以存在根据控制逻辑300的控制来输出页缓冲器控制信号PBSIGNALS的分离的电路。
例如，存储器装置1100还可以包括：公共参考电压发生器500，其生成公共参考电压CRV；合并缓冲器510，其使用公共参考电压CRV生成用于页缓冲器控制信号PBSIGNALS中的至少一个的参考信号RSIG；以及缓冲器电路OPBF，其接收参考信号RSIG并输出页缓冲器控制信号PBSIGNALS中的至少一个。
从缓冲器电路OPBF输出的页缓冲器控制信号PBSIGNALS中的至少一个可以包括第一感测信号PB_SENSE、第二感测信号SA_CSOC和第三感测信号SA_SENSE中的至少一个，以用于控制页缓冲器PB1至PBI的感测操作。
参考信号RSIG可以包括用于生成第一感测信号PB_SENSE的第一参考感测信号VPB_SENSE、用于生成第二感测信号SA_CSOC的第二参考感测信号VSA_CSOC、以及用于生成第三感测信号SA_SENSE的第三参考感测信号VSA_SENSE。
合并缓冲器510可以通过与存储器单元阵列100的平面相对应的数量被包括在存储器装置1100中。例如，当存储器单元阵列100包括第一平面P1至第四平面P4时(参照图8)，存储器装置1100可以包括生成用于第一平面P1的参考信号的合并缓冲器510、生成用于第二平面P2的参考信号的合并缓冲器510、生成用于第三平面P3的参考信号的合并缓冲器510、以及生成用于第四平面P4的参考信号的合并缓冲器510。
控制逻辑300可以控制公共参考电压发生器500和合并缓冲器510的操作，使得基于参考信号RSIG生成的页缓冲器控制信号PBSIGNALS被提供给页缓冲器PB1至PBI。控制逻辑300可以将用于控制公共参考电压发生器500的操作的第一控制信号CSIG1提供给公共参考电压发生器500，并且可以将用于控制合并缓冲器510的操作的第二控制信号CSIG2提供给合并缓冲器510。第一控制信号CSIG1可以包括用于使能或禁用公共参考电压发生器500的操作的信号和用于确定包括在公共参考电压发生器500中的可变电阻器Rx(参照图14)的电阻值的信号。第二控制信号CSIG2可以包括用于使能或禁用合并缓冲器510的操作的信号以及用于确定合并缓冲器510中包括的可变电阻器VR1、VR2和VR3的电阻值的驱动控制信号。合并缓冲器510可以基于驱动控制信号而输出具有与以下中的一者对应的电压电平的参考信号RSIG：与预设电压电平对应的参考电平、比参考电平高的过驱动电平和比参考电平低的欠驱动电平。
公共参考电压发生器500、合并缓冲器510和缓冲器电路OPBF在下面参照图10至图20进行描述。
图4是例示图3的存储器单元阵列的实施方式的图。
参照图4，存储器单元阵列100包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括层叠在基板上的多个存储器单元。多个存储器单元可以沿着+X方向、+Y方向和+Z方向布置。
图5是例示图4的存储块的图。
参照图5，示例性地示出了图4所示的多个存储块BLK1至BLKz中的第一存储块BLK1。其余存储块BLK2至BLKz可以具有与第一存储块BLK1相同的形状。
第一存储块BLK1可以包括连接在位线BL1至BLI与源极线SL之间的多个单元串ST。例如，单元串ST可以分别连接至位线BL1至BLI，并且可以共同连接至源极线SL。由于单元串ST彼此相似地配置，因此连接至第一位线BL1的串ST作为示例描述如下。
单元串ST可以包括串联在源极线SL和第一位线BL1之间的源极选择晶体管SST、第一存储器单元F1至第n存储器单元Fn(n是正整数)、以及漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST的数量不限于图5所示的数量。源极选择晶体管SST可以连接在源极线SL和第一存储器单元F1之间。第一存储器单元F1至第n存储器单元Fn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。漏极选择晶体管DST可以连接在第n存储器单元Fn和第一位线BL1之间。尽管未在图中示出，但是虚设单元可以进一步连接在存储器单元F1至Fn之间或者源极选择晶体管SST和漏极选择晶体管DST之间。
包括在不同单元串ST中的源极选择晶体管SST的栅极可以连接至源极选择线SSL，第一存储器单元F1至第n存储器单元Fn的栅极可以分别连接至第一字线WL1至第n字线WLn，并且漏极选择晶体管DST的栅极可以连接至漏极选择线DSL。这里，分别连接至字线WL1至WLn的一组存储器单元被称为页PG。例如，包括在不同单元串ST中的存储器单元F1至Fn当中的连接至第一字线WL1的一组第一存储器单元F1可以是一个物理页PPG。可以以物理页PPG为单位执行编程操作和读取操作。
图6是例示其中图4的存储块以三维配置的实施方式的图。
参照图6，例如示出了图4所示的多个存储块BLK1至BLKz当中的第一存储块BLK1。其余存储块BLK2至BLKz可以具有与第一存储块BLK1相同的形状。
以三维结构实现的存储块BLK1可以在基板上以垂直(Z方向)I形状形成，并且可以包括布置在位线BL和源极线SL之间的多个单元串ST。另选地，可以形成阱来代替源极线SL。这种结构也称为位成本可扩展(BiCS)。例如，当在基板上水平地形成源极线SL时，可以在源极线SL上沿垂直方向(Z方向)形成具有BiCS结构的单元串ST。
例如，单元串ST可以沿第一方向(X方向)和第二方向(Y方向)中的每个布置。单元串ST可以包括彼此层叠并彼此间隔开的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL的数量不限于图中所示的数量，并且可以根据存储器装置1100而不同。单元串ST可以包括垂直穿过源极选择线SSL、字线WL和漏极选择线DSL的垂直沟道膜，以及与突出到漏极选择线DSL的上部的垂直沟道膜CH的上部接触并且在第二方向(Y方向)上延伸的位线BL。存储器单元可以形成在字线WL和垂直沟道膜CH之间。还可以在位线BL和垂直沟道膜CH之间形成接触插塞CT。
图7是例示其中图4的存储块以三维配置的另一实施方式的图。
参照图7，例如示出了图4所示的多个存储块BLK1至BLKz当中的第一存储块BLK1。其余存储块BLK2至BLKz可以具有与第一存储块BLK1相同的形状。
以三维结构实现的第一存储块BLK1可以在基板上形成为垂直方向(Z方向)的U形状，并且可以包括连接在位线BL和源极线SL之间的一对源极串ST_S和漏极串ST_D。源极串ST_S和漏极串ST_D可以通过管道栅PG彼此连接以形成U形结构。管道栅PG可以形成在管线PL中。例如，源极串ST_S可以垂直地形成在源极线SL和管线PL之间，而漏极串ST_D可以垂直地形成在位线BL和管线PL之间。这种结构也称为管形的位成本可扩展(P-BiCS)。
例如，漏极串ST_D和源极串ST_S可以分别沿第一方向(X方向)和第二方向(Y方向)布置，并且漏极串ST_D和源极串ST_S可以沿着第二方向(Y方向)交替地布置。漏极串ST_D可以包括层叠并彼此间隔开的字线WL和漏极选择线DSL以及垂直穿过字线WL和漏极选择线DSL的漏极垂直沟道膜D_CH。源极串ST_S可以包括层叠并彼此间隔开的字线WL和源极选择线SSL以及垂直穿过字线WL和源极选择线SSL的源极垂直沟道膜S_CH。漏极垂直沟道膜D_CH和源极垂直沟道膜S_CH可以通过管线PL中的管道栅PG彼此连接。位线BL可以与突出到漏极选择线DSL的上部的漏极垂直沟道膜D_CH的上部接触并且可以在第二方向(Y方向)上延伸。
图8是例示根据图1的存储器装置中的多平面结构的图。
参照图8，存储器装置1100的存储器单元阵列100可以包括多个平面P1至P4。例如，第一平面P1至第四平面P4可以被包括在一个存储器装置1100中的存储器单元阵列100中。
相应的第一平面P1至第四平面P4可以连接至行解码器RD1至RD4以及页缓冲器组PBG1至PBG4，并且可以独立地操作。例如，第一平面P1可以连接至第一行解码器RD1和第一页缓冲器组PBG1以进行操作，第二平面P2可以连接至第二行解码器RD2和第二页缓冲器组PBG2以进行操作，并且第三平面P3可以连接到第三行解码器RD3和第三页缓冲器组PBG3以进行操作。
例如，在读取操作期间，响应于接收到的行地址，相应的第一行解码器RD1至第四行解码器RD4可以将读取电压施加到从相应的第一平面P1至第四平面P4中选择的存储块。第一缓冲器组PBG1至第四页缓冲器组PBG4可以通过感测连接至第一平面P1至第四平面P4的位线的电压或电流来临时存储读取数据。当第一平面P1至第四平面P4的所有感测操作完成时，临时存储在第一缓冲器组PBG1至第四页缓冲器组PBG4中的读取数据可以通过输入/输出电路250顺序地输出。例如，在首先输出第一页缓冲器组PBG1的读取数据之后，第二页缓冲器组PBG2至第四页缓冲器组PBG4的读取数据可以顺序地输出。
如图8所示，包括多个平面P1至P4的存储器装置1100可以同时(或并行)对位于不同平面中的页或块执行读取操作、编程操作或擦除操作。例如，存储器控制器1200可以将指示平面交错操作的命令发送到控制逻辑300。例如，存储器控制器1200可以将指示平面交错读取操作的命令发送给控制逻辑300，以同时读取位于不同平面中的页或块。如本文中相对于出现所使用的词语“同时”和“同时地”是指出现在交叠的时间区段上发生。例如，如果第一出现发生在第一时间区段上，而第二出现同时发生在第二时间区段上，则第一区段和第二区段彼此至少部分地交叠，从而使得存在第一出现和第二出现二者都发生的时间。
此外，为了执行平面交错操作，控制逻辑300可以包括与相应的平面P1至P4相对应的独立控制逻辑CL1至CL4。例如，第一控制逻辑CL1可以控制第一平面P1的操作，第二控制逻辑CL2可以控制第二平面P2的操作，第三控制逻辑CL3可以控制第三平面P3的操作，并且第四控制逻辑CL4可以控制第四平面P4的操作。因此，第一行解码器RD1至第四行解码器RD4以及第一页缓冲器PBG1至第四页缓冲器PBG4可以由第一控制逻辑CL1至第四控制逻辑CL4独立地控制。另外，控制逻辑CL1至CL4中的至少一些可以被集成以使得一个控制逻辑控制两个或更多个平面。
图9是例示图3的页缓冲器的实施方式的图。
参照图9描述了例如图3所示的多个页缓冲器PB1至PBI当中的第一页缓冲器PB1，但是其余页缓冲器也可以与第一页缓冲器PB1相同或相似地配置。
第一页缓冲器PB1可以响应于从控制逻辑300输出的信号而操作。以下描述的信号PB_SENSE、SA_PRECH、SA_SENSE、SA_CSOC和SA_DISCH可以被包括在从控制逻辑140输出的页缓冲器控制信号PBSIGNALS中。
参照图9，第一页缓冲器PB1可以包括响应于第一感测信号PB_SENSE而电连接第一位线BL1和公共感测节点CSO的位线连接组件231，连接在公共感测节点CSO和感测节点SEN之间并且执行将从电源V_CORE提供的电荷充电到第一位线BL1的预充电操作和/或对第一位线BL1的电流进行感测的感测操作的预充电-感测组件232，将与感测节点SEN的电位电平相对应的数据输出到锁存节点QS的感测数据输出电路233，以及对输出到锁存节点QS的数据进行锁存(或存储)的感测锁存器SLATS。这里，可以基于连接到第一位线BL1的存储器单元的阈值电压来确定公共感测节点CSO的电压，并且也可以基于连接到第一位线BL1的存储器单元的阈值电压来确定通过预充电-感测组件232电连接到公共感测节点CSO的感测节点SEN的电压。
例如，位线连接组件231可以包括第一NMOS晶体管N1，其连接在第一位线BL1和公共感测节点CSO之间并且具有接收第一感测信号PB_SENSE的栅电极。因此，第一NMOS晶体管N1可以响应于第一感测信号PB_SENSE而导通或截止。
预充电-感测组件232可以响应于预充电信号SA_PRECH而对第一位线BL1进行预充电。另外，预充电-感测组件232可以响应于第二感测信号SA_CSOC而将公共感测节点CSO和感测放大器节点SAN电连接，或者可以响应于第三感测信号SA_SENSE而电连接公共感测节点CSO和感测节点SEN以执行感测操作。
例如，预充电-感测组件232可以包括：连接在公共感测节点CSO和感测放大器节点SAN之间并且具有接收第二感测信号SA_CSOC的栅电极的第二NMOS晶体管N2；连接在公共感测节点CSO和感测节点SEN之间并且具有接收第三感测信号SA_SENSE的栅电极的第三NMOS晶体管N3；连接在感测放大器节点SAN和感测节点SEN之间并且具有接收预充电信号SA_PRECH的栅电极的第四NMOS晶体管N4；以及连接在电源V_CORE和感测放大器节点SAN之间并且具有连接到锁存节点QS的栅电极的第一PMOS晶体管PT1。
第二NMOS晶体管N2可以响应于第二感测信号SA_CSOC而将感测放大器节点SAN和公共感测节点CSO彼此电连接。第三NMOS晶体管N3可以响应于第三感测信号SA_SENSE而将公共感测节点CSO和感测节点SEN彼此电连接。第四NMOS晶体管N4可以响应于预充电信号SA_PRECH而将感测放大器节点SAN和感测节点SEN彼此电连接。第一PMOS晶体管PT1可以基于锁存节点QS的电压电平来将从电源V_CORE提供的电荷传送到感测放大器节点SAN。
感测数据输出电路233可以包括第二PMOS晶体管PT2，该第二PMOS晶体管PT2包括连接至感测节点SEN的栅电极并且连接在电源V_CORE和锁存节点QS之间。第二PMOS晶体管PT2可以基于施加到感测节点SEN的电压电平来将电源V_CORE和锁存节点QS电连接。
第一页缓冲器PB1还可以包括放电组件234，该放电组件234连接在公共感测节点CSO与地之间以将第一位线BL1中充入的电荷放电到地。放电组件234可以包括第五NMOS晶体管N5和第六NMOS晶体管N6，第五NMOS晶体管N5包括向其提供放电信号SA_DISCH的栅电极并且电连接在公共感测节点CSO和放电节点DN之间，第六NMOS晶体管N6连接在放电节点DN和地之间并且具有连接至锁存节点QS的栅电极。响应于放电信号SA_DISCH，放电组件234可以通过将公共感测节点CSO电连接到地来放电在第一位线BL1中充入的电荷。
另外，第一页缓冲器PB1还可以包括：第七NMOS晶体管N7，其响应于传输信号TRANSO而电连接公共感测节点CSO和主锁存感测节点SO；以及主锁存器MLATS，其锁存主锁存感测节点SO的电压电平。
例如，第一感测信号PB_SENSE、第二感测信号SA_CSOC和第三感测信号SA_SENSE可以彼此之间具有恒定的电压电平间隔。
图10是例示根据图9的第一感测信号至第三感测信号的参考信号的图的示例。图11是例示在根据图10的参考信号当中针对每个平面独立地生成第一参考感测信号的图表的示例。
参照图10，可以从第一参考感测信号VPB_SENSE生成第一感测信号PB_SENSE，也可以从第二参考感测信号VSA_CSOC生成第二感测信号SA_CSOC，并且也可以从第三参考感测信号VSA_SENSE生成第三感测信号SA_SENSE。
例如，第一感测信号PB_SENSE可以是在将第一参考感测信号VPB_SENSE输入到缓冲器电路OPBF之后从缓冲器电路OPBF输出的信号。类似地，第二感测信号SA_CSOC可以是在将第二参考感测信号VSA_CSOC输入到缓冲器电路OPBF之后从缓冲器电路OPBF输出的信号，并且第三感测信号SA_SENSE可以是在将第三参考感测信号VSA_SENSE输入到缓冲器电路OPBF之后从缓冲器电路OPBF输出的信号。
缓冲器电路OPBF可以被实现为包括第一输入端子、连接到输出端子的第二输入端子以及输出端子的单个运算放大器，但不限于此，并且可以被实现为各种类型的缓冲器。
此外，需要针对每个平面单独地生成用于生成第一感测信号PB_SENSE、第二感测信号SA_CSOC和第三感测信号SA_SENSE的参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE。
例如，控制逻辑300可以支持过驱动功能和欠驱动功能，过驱动功能将使用比参考电平高的参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE生成的第一感测信号至第三感测信号PB_SENSE、SA_SENSE和SA_CSOC提供给页缓冲器PB1至PBI以便提高第一位线BL1的感测操作速度，欠驱动功能将使用比参考电平低的参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE生成的第一感测信号至第三感测信号PB_SENSE、SA_SENSE和SA_CSOC提供给页缓冲器PB1至PBI以便防止峰值电流在第一位线BL1中流动。
此时，如图8所示，对于其中构成存储器单元阵列100的多个平面P1至P4在时间上彼此交叠的定时处同时操作的平面交错操作，可能需要在独立的定时处针对每个平面支持过驱动功能或欠驱动功能。
在图11中，例如示出了针对参考信号VPB_SENSE，VSA_CSOC和VSA_SENSE当中的第一参考感测信号VPB_SENSE的根据平面交错操作的过驱动功能和欠驱动功能。
参照图11，作为示例，可以检查存储器单元阵列100包括四个平面P1至P4的情况下的第一参考感测信号VPB_SENSE_P1、VPB_SENSE_P2、VPB_SENSE_P3和VPB_SENSE_P4的电压电平变化。
例如，对于平面交错操作，用于第一平面P1的第一参考感测信号VPB_SENSE_P1达到参考电平的定时、用于第二平面P2的第一参考感测信号VPB_SENSE_P2达到参考电平的定时、用于第三平面P3的第一参考感测信号VPB_SENSE_P3达到参考电平的定时、以及用于第四平面P4的第一参考感测信号VPB_SENSE_P4达到参考电平的定时可以彼此不同。
例如，对于平面交错操作，用于第一平面P1的第一参考感测信号VPB_SENSE_P1达到高于参考电平的过驱动电平OVD的定时、用于第二平面P2的第一参考感测信号VPB_SENSE_P2达到高于参考电平的过驱动电平OVD的定时、用于第三平面P3的第一参考感测信号VPB_SENSE_P3达到高于参考电平的过驱动电平OVD的定时、以及用于第四平面P4的第一参考感测信号VPB_SENSE_P4达到高于参考电平的过驱动电平OVD的定时可以彼此不同。
另外，对于平面交错操作，用于第一平面P1的第一参考感测信号VPB_SENSE_P1达到低于参考电平的欠驱动电平UND的定时、用于第二平面P2的第一参考感测信号VPB_SENSE_P2达到低于参考电平的欠驱动电平UND的定时、用于第三平面P3的第一参考感测信号VPB_SENSE_P3达到低于参考电平的欠驱动电平UND的定时、用于第四平面P4的第一参考感测信号VPB_SENSE_P4达到低于参考电平的欠驱动电平UND的定时可以彼此不同。
因此，可能需要将第一参考感测信号VPB_SENSE生成为针对每个平面独立地具有过驱动电平OVD和欠驱动电平UND。另外，类似于第一参考感测信号VPB_SENSE，可能需要将第二参考感测信号VSA_CSOC和第三参考感测信号VSA_SENSE生成为针对每个平面独立地具有过驱动电平OVD和欠驱动电平UND。
图12是例示用于针对每个平面单独地生成参考信号的方法的图的示例。
用于使参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE针对每个平面独立地具有过驱动电平OVD和欠驱动电平UND的方法之一可以是针对每个平面单独地生成参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE。
参照图12，存储器装置1100可以包括平面参考电压发生器400，以便针对第一平面P1生成参考信号VPB_SENSE_P1、VSA_SENSE_P1和VSA_CSOC_P1。另外，尽管未在图12中示出，但是存储器装置1100可以包括用于每个平面的单独的平面参考电压发生器400，以便针对每个平面独立地生成参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE。
平面参考电压发生器400可以通过接收减轻了来自温度变化的影响的恒定电压VBG0来生成输出电压(未示出)，并将生成的输出电压划分为三个电压电平以生成第一输出电压v1、第二输出电压v2和第三输出电压v3。第一输出电压v1可以输入到缓冲器电路OPBF以生成用于第一平面P1的第三参考感测信号VSA_SENSE_P1，第二输出电压v2也可以输入到缓冲器电路OPBF以生成用于第一平面P1的第二参考感测信号VSA_CSOC_P1，并且第三输出电压v3可以输入到缓冲器电路OPBF以生成用于第一平面P1的第一参考感测信号VPB_SENSE_P1。
平面参考电压发生器400可以分别针对第一输出电压v1至第三输出电压v3生成与过驱动电平和欠驱动电平相对应的电压，以支持过驱动功能和欠驱动功能。
如图12所示，当为每个平面提供平面参考电压发生器400时，具有可以为每个平面单独地生成平面交错操作所需的电压电平的优点。然而，由于需要为每个平面提供独立的平面参考电压发生器400，所以存储器装置1100的电路面积大大增加，并且由于每个平面的平面参考电压发生器400的特性略微不同，可能在针对每个平面生成的参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE之间可能发生失配。
图13是例示用于针对每个平面单独地生成参考信号的另一方法的图的示例。
参照图13，存储器装置1100可以包括通过接收减轻了来自温度变化的影响的恒定电压VBG0来生成公共参考电压CRV的公共参考电压发生器500，以及使用公共参考电压CRV生成针对一个平面的参考信号(例如，作为针对第一平面P1的参考信号的VPB_SENSE_P1、VSA_SENSE_P1和VSA_CSOC_P1)。例如，一个合并缓冲器可以对应于一个平面。也就是说，由于合并缓冲器510生成针对一个平面的参考信号，所以包括多个平面的存储器装置1100可以包括与对应于平面的数量的数量一样多的合并缓冲器510。
与根据图12的平面参考电压发生器400不同，由于在存储器装置1100中仅包括一个公共参考电压发生器500，因此具有的优点是，与图12的情况相比，电路面积可以大大减小。
此外，即使使用一个单个公共参考电压发生器500，也会需要生成用于平面交错操作的过驱动电平和欠驱动电平的参考信号。为此，在图13中，合并缓冲器510可以使用公共参考电压CRV生成对应于过驱动电平和欠驱动电平的参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE。
图14是根据图13的公共参考电压发生器的电路图的示例。图15是例示根据温度不同地生成公共参考电压的图表的示例。
参照图14，公共参考电压发生器500可以包括运算放大器501、基于运算放大器501的输出生成第一初始电流Ia的第一初始电流发生器502、生成与第一初始电流Ia相对应的第二初始电流Ib的初始电流镜组件503、以及基于由初始电流镜组件503生成的第二初始电流Ib来输出补偿位线的温度变化的公共参考电压CRV的温度补偿器504。
运算放大器501可以包括被施加以减轻了来自温度变化的影响的恒定电压VBG0的第一输入端子、通过反馈输出节点OUTN而电连接到公共参考电压发生器500的输出节点OUTN的第二输入端子、以及放大并输出施加到第一输入端子和第二输入端子的信号之间的差值的输出端子。
第一电流发生器502可以包括第一晶体管T1，该第一晶体管T1包括连接到运算放大器501的输出端子的栅电极并且连接在第一节点ND1和第二电源VSSI之间。第一晶体管T1可以响应于运算放大器501的输出而导通以在第一节点ND1和第二电源VSSI之间传导第一电流Ia。
初始电流镜组件503可以包括连接在第一节点ND1和第二节点ND2之间的第一电阻器R1、连接在第一电源VCCE和第三晶体管T3之间并且具有连接到第二节点ND2的栅电极的第二晶体管T2、连接在第二晶体管T2和第二节点ND2之间并且具有连接到第一节点ND1的栅电极的第三晶体管T3、连接在第一电源VCCE和第五晶体管T5之间并且具有连接到第二节点ND2的栅电极的第四晶体管T4、以及连接在第四晶体管T4和输出节点OUTN之间并且具有连接到第一节点ND1的栅电极的第五晶体管T5。
温度补偿器504可以包括：第六晶体管T6，其连接在输出节点OUTN与第三节点ND3之间并且具有连接至输出节点OUTN的栅电极；以及可变电阻器Rx，其连接在第三节点ND3与第四节点ND4之间。这里，可变电阻器Rx可以是由控制逻辑300确定的电阻，使得向第三节点ND3施加预设电压(例如，在0.2和0.65之间的电压)。例如，可以基于从控制逻辑300提供的第一控制信号CSIG1来确定可变电阻器Rx的电阻值。
图14所示的第一晶体管T1和第六晶体管T6可以是NMOS晶体管，第二晶体管T2至第五晶体管T5可以是PMOS晶体管，但不限于此。它应当解释为包括应用PMOS晶体管和NMOS晶体管的反向，并且相应地替换晶体管之间的连接关系(反向地替换晶体管之间的连接关系，使得电流方向反向)。在实施方式中，第二电阻器R2可以连接在第四节点ND4和第二电源VSSI之间。
此外，第六晶体管T6可以具有与根据图9的页缓冲器(例如，第一页缓冲器PB1)中的接收第一感测信号至第三感测信号PB_SENSE、SA_CSOC和SA_SENSE之一的晶体管(第一NMOS晶体管N1至第三NMOS晶体管N3中的至少一个)相对应的特性。例如，第六晶体管T6可以具有与根据图9中接收第一感测信号PB_SENSE的第一NMOS晶体管N1的温度的阈值电压变化相对应的阈值电压特性。也就是说，由于第六晶体管T6的阈值电压被改变为与根据第一NMOS晶体管N1的温度的阈值电压变化相对应，因此可以通过温度补偿器504来反映根据温度的阈值电压特性变化。
连接到位线的至少一个晶体管(例如，接收第一感测信号PB_SENSE的第一NMOS晶体管N1)的阈值电压变化可以引起施加到位线的电压的变化。此时，由于温度补偿器504考虑到根据连接到位线的至少一个晶体管的温度的特性变化(例如，阈值电压特性)而在输出节点OUTN生成公共参考电压CRV，所以位线的电压可以总是保持恒定(以使根据温度的电压变化最小)。换句话说，公共参考电压CRV可以根据温度而不同地生成，以补偿根据位线的温度的电压变化。
参照图15，示出了其中随着温度TEMP改变而不同地生成公共参考电压CRV的图表。也就是说，如图15所示，公共参考电压CRV可以被生成为随着温度降低而具有更高的电压，并且随着温度升高而具有更低的电压。
图16是例示根据图13的合并缓冲器的电路图的示例。
参照图16，合并缓冲器510可以包括：输入电路511，其接收公共参考电压CRV；至少一个电流镜组件514、515和517，其生成具有彼此对应的量值的电流和镜像电流；至少一个电流感应组件516和518，其响应于镜像电流而输出电流；输出电路519，其基于从电流感应组件516和518输出的电流和镜像电流而针对一个平面生成参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE；反馈组件512，其响应于从输出电路519反馈的电压而生成电流；以及至少一个恒定电流发生器513和520，其生成恒定量值的恒定电流。
此外，合并缓冲器510还可以包括接收镜像电流的至少一个镜像电流接收器521和522。
输入电路511可以通过第一电流镜组件514电连接到第一电源VCCE，并且可以响应于公共参考电压CRV而生成第一电流I1。
反馈组件512可以通过第二电流镜组件515电连接到第一电源VCCE，并且可以响应于从输出电路519反馈的电压而生成第二电流I2。
至少一个恒定电流发生器513和520可以包括第一恒定电流发生器513和第二恒定电流发生器520，第一恒定电流发生器513连接在作为输入电路511和反馈组件512的公共节点的第一节点D1和第二电源VSSI之间并且输出恒定量值的第一恒定电流Ic1，第二恒定电流发生器520连接在输出电路519和第二电源VSSI之间并且输出恒定量值的第二恒定电流Ic2。第一恒定电流发生器513和第二恒定电流发生器520可以分别被实现为生成第一恒定电流Ic1的电流源和生成第二恒定电流Ic2的电流源。
例如，输入电路511可以包括第一晶体管TR1，该第一晶体管TR1连接在第一节点D1和第二节点D2之间并且具有接收公共参考电压CRV的栅电极。
至少一个电流镜组件514、515和517可以包括第一电流镜组件514和第二电流镜组件515，第一电流镜组件514生成对应于第一电流I1的第一镜像电流I1'，第二电流镜组件515生成对应于第二电流I2的第二镜像电流I2'。
例如，第一电流镜组件514可以包括连接在第一电源VCCE和第二节点D2之间并且具有连接到第二节点D2的栅电极的第二晶体管TR2以及连接在第一电源VCCE和第三节点D3之间并且具有连接到第二节点D2的栅电极的第三晶体管TR3。
例如，第二电流镜组件515可以包括连接在第一电源VCCE和第四节点D4之间并且具有连接到第四节点D4的栅电极的第四晶体管TR4以及连接在第一电源VCCE和第五节点D5之间并且具有连接到第四节点D4的栅电极的第五晶体管TR5。
至少一个电流感应组件516和518可以包括：第一电流感应组件516，其响应于第一镜像电流I1'而输出第三电流I3；以及第二电流感应组件518，其响应第二镜像电流I2'而输出第四电流I4。
例如，第一电流感应组件516可以包括第六晶体管TR6，该第六晶体管TR6连接在第六节点D6和第二电源VSSI之间并且具有连接到第三节点D3的栅电极。第二电流感应组件518可以包括第七晶体管TR7，该第七晶体管TR7连接在第一输出节点O1和第二电源VSSI之间并且具有连接至第五节点D5的栅电极。
至少一个电流镜组件514、515和517还可以包括第三电流镜组件517，其生成对应于第三电流I3的第三镜像电流I3'。例如，第三电流镜组件517可以包括：第八晶体管TR8，其连接在第一电源VCCE和第六节点D6之间并且具有连接到第六节点D6的栅电极；以及第九晶体管TR9，其连接在第一电源VCCE和第一输出节点O1之间并且具有连接到第六节点D6的栅电极。
输出电路519可以连接在共同连接到第三电流镜组件517和第二电流感应组件518的第一输出节点O1与第二恒定电流发生器520的第七节点D7之间，并且可以通过第一输出节点O1接收第三镜像电流I3'和第四电流I4之间的差值电流。
输出电路519可以通过第一输出节点O1输出第三参考感测信号VSA_SENSE，对施加到第一输出节点O1的电压进行分配，通过第二输出节点O2输出第二参考感测信号VSA_CSOC，并且通过第三输出节点O3输出第一参考感测信号VPB_SENSE。例如，输出电路519可以包括连接在第一输出节点O1和第二输出节点O2之间的第一可变电阻器VR1、连接在第二输出节点O2和第三输出节点O3之间的第二可变电阻器VR2以及连接在第三输出节点O3和第二恒定电流发生器520的第七节点D7之间的第三可变电阻器VR3。
可以基于从控制逻辑300提供的驱动控制信号来确定第一可变电阻器至第三可变电阻器VR1、VR2和VR3中的至少一个的电阻值。这里，根据驱动控制信号来改变电阻值，并且当电阻值改变时，参考信号的电压电平可以变为参考电平，可以从参考电平增加到过驱动电平，或者可以从参考电平减小到欠驱动电平。更详细地，例如，第一可变电阻器至第三可变电阻器VR1、VR2、VR3中的至少一个可以包括多个电阻器以及并联连接至多个电阻器中的至少一些并接收驱动控制信号的开关晶体管。
例如，反馈组件512可以包括第十晶体管TR10，该第十晶体管TR10连接在第一节点D1和第四节点D4之间并且具有连接到第七节点D7的栅电极。
例如，第一恒定电流发生器513可以包括第十一晶体管TR11，其连接在第一节点D1和第二电源VSSI之间并且具有被施加以第一偏置电压NBIAS1的栅电极。第二恒定电流发生器520可以包括：第十二晶体管T12，其连接在第七节点D7和第十三晶体管TR13之间并且具有被施加以第二偏置电压NBIAS2的栅电极；以及第十三晶体管T13，其连接在第十二晶体管T12和第二电源VSSI之间并且具有被施加以第一偏置电压NBIAS1的栅电极。
至少一个镜像电流接收器521和522可以包括接收第一镜像电流I1'的第一镜像电流接收器521和接收第二镜像电流I2'的第二镜像电流接收器522。
第一镜像电流接收器521可以包括：第十四晶体管TR14，其连接在第三节点D3与第十五晶体管TR15之间并且具有被施加以第二偏置电压NBIAS2的栅电极；以及第十五晶体管TR15，其被连接在第十四晶体管TR14和第二电源VSSI之间并且具有连接到第三节点D3的栅电极。
第二镜像电流接收器522可以包括：第十六晶体管TR16，其连接在第五节点D5和第十七晶体管TR17之间并且具有被施加以第二偏置电压NBIAS2的栅电极；以及第十七晶体管TR17，其被连接在第十六晶体管TR16和第二电源VSSI之间并且具有连接到第三节点D3的栅电极。
在图16中，第一晶体管TR1和第十晶体管TR10至第十七晶体管TR17可以是NMOS晶体管，而第二晶体管TR2至第九晶体管TR9可以是PMOS晶体管。在图16中，第一电源VCCE可以提供比第二电源VSSI的电压高的高电平电压，并且第二电源VSSI可以提供相对低于第一电源VCCE的电压的低电平电压或地电压。
图17是例示根据图16的合并缓冲器的操作的电路图的示例。
根据图16的合并缓冲器510可以通过输出电路519生成并输出参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE。此时，可以考虑参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE当中的第一参考感测信号VPB_SENSE突然减小的情况。
在这种情况下，随着施加到反馈组件512的第十晶体管TR10的栅电极的电压减小，第二电流I2的量值可以减小。另外，由于通过第一恒定电流发生器513的第一电流I1和第二电流I2的总电流与恒定量值的第一恒定电流Ic1相同，因此第一电流I1的量值可以相对于第二电流I2的量值增加。通过第一电流感应组件516生成的第三电流I3的量值也可以根据与增加的第一电流I1相对应的第一镜像电流I1'而增加。另外，第三镜像电流I3'的量值也可以增加以具有与第三电流I3的量值相对应的量值。
另一方面，当第二电流I2的量值减小时，第二镜像电流I2'的量值也减小，因此通过第二电流感应组件518生成的第四电流I4的量值也可以减小。由于第三镜像电流I3'的量值增加并且第四电流I4的量值减小，所以通过输出电路519输入的电流(第三镜像电流I3'和第四电流I4之间的差值电流)可以增加，并且第一参考感测信号VPB_SENSE的量值可以增加。以相同的方式，当第一参考感测信号VPB_SENSE的量值突然增加时，随着电流沿与上述电流的增减方向(或如图17所示)相反的方向波动，第一参考感测信号VPB_SENSE的量值可以减小。
以与第一参考感测信号VPB_SENSE的增减相同的方式，合并缓冲器510可以在抵消第二参考感测信号VSA_CSOC和第三参考感测信号VSA_SENSE的增减方向上操作。
如上所述，由于合并缓冲器510快速抵消了参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE的增加和减小，因此合并缓冲器510可以减少建立时间并且稳定地输出参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE。
此外，图16所示的合并缓冲器510不一定仅用于生成存储器装置1100的参考信号，而是可以用作基于上述稳定操作而稳定对应于上述参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE的输出信号的独立调节器。
图18是例示根据图16的合并缓冲器的另一实施方式的电路图的示例。图19是例示根据图16的合并缓冲器的又一实施方式的电路图的示例。
参照图18，在根据另一实施方式的合并缓冲器610中，可以替换根据图16的合并缓冲器510的输入电路511和反馈组件512的位置。
参照图19，在根据又一实施方式的合并缓冲器710中，可以将根据图16的合并缓冲器510中包括的NMOS晶体管替换为PMOS晶体管并且可以将根据图16的合并缓冲器510中包括的PMOS晶体管替换为NMOS晶体管，并且可以以相反的顺序代替每个组件的布线顺序。除了晶体管类型被反向替换之外，图19中所示的晶体管TR1至TR17与图16中的晶体管TR1至TR17相同，因此，晶体管TR1至TR17以相同的附图标记表示。
此外，当如图19所示替换晶体管类型时，图16的第一偏置电压NBIAS1和第二偏置电压NBIAS2可以分别替换为第一PMOS电压PBIAS1和第二PMOS电压PBIAS2，并且第一电源VCCE和第二电源VSSI之间的连接关系可以彼此替换。
另外，可以替换图16的合并缓冲器510中的第六晶体管TR6和第七晶体管TR7之间的连接关系。例如，如图19所示，第六晶体管TR6可以连接在第一输出节点O1和第二电源VSSI之间，第七晶体管TR7可以连接到第六节点D6和第二电源VSSI。
另外，如图19所示，可以改变根据图16的合并缓冲器510以使得通过第七节点D7而不是第一输出节点O1输出参考信号VPB_SENSE、VSA_CSOC和VSA_SENSE中的一个。
另外，如图19所示，可以省略根据图16的合并缓冲器510中的第十四晶体管TR14和第十六晶体管TR16。
图20是用于生成根据图16的偏置电压的电路图的示例。
根据实施方式的存储器装置1100可以包括偏置电压发生器800，其生成根据图16的偏置电压NBIAS1和NBIAS2。
例如，偏置电压发生器800可以包括：电流源RCT，该电流源RCT生成恒定电流而不受温度或阈值电压的变化的影响；第一晶体管Tr1，其具有接收使能信号EN的栅电极并且连接在电流源RCT和第一偏置输出端子OT1之间；电阻器r，其连接在第一偏置输出端子OT1和第二偏置输出端子OT2之间；第二晶体管Tr2，其连接在第二偏置输出端子OT2和第三晶体管Tr3之间并且具有连接至第一偏置输出端子OT1的栅电极；第三晶体管Tr3，其连接在第二晶体管Tr2和第二电源VSSI之间并且具有连接至第二偏置输出端子OT2的栅电极。
这里，电阻器r可以将由电流源RCT生成的电流转换为电压。可以通过第一偏置输出端子OT1输出第二偏置电压NBIAS2，并且可以通过第二偏置输出端子OT2输出第一偏置电压NBIAS1。
第一晶体管Tr1可以响应于使能信号EN而导通以将由电流源RCT生成的电流传送到电阻器r。
上述使能信号EN可以被包括在从控制逻辑300提供的页缓冲器控制信号PBSIGNALS中。
因此，由于偏置电压发生器800在不受温度等影响的情况下生成恒定偏置电压NBIAS1和NBIAS2，并且将恒定偏置电压NBIAS1和NBIAS2提供给合并缓冲器510，因此合并缓冲器510可以基于偏置电压生成不受温度等影响的恒定电流Ic1和Ic2。
图21是例示应用了图1的存储器***的存储卡的图。
参照图21，存储器***可以包括主机2000和存储卡70000。
存储卡70000可以被实现为智能卡。存储卡70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可以根据主机2000的协议来对主机2000和存储器控制器1200之间的数据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可以指的是能够支持主机2000所使用的协议的硬件、安装在硬件中的软件或信号传输方法。
图22是例示应用了根据图1的存储器***的固态驱动器(SSD)***的框图。
参照图22，SSD***3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电源PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。
在实施方式中，SSD 3200可以是与存储器装置1100相对应的组件，并且可以进一步包括参照图10至20描述的缓冲器电路OPBF、平面参考电压发生器400、公共参考电压发生器500、合并缓冲器510、和偏置电压发生器800中的至少一个。
SSD控制器3210可以响应于从主机3100接收的信号SIG而控制多个闪存3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电源PWR并可以对电源进行充电。当来自主机3100的电力供应不平稳时，辅助电力装置3230可以提供SSD 3200的电源。例如，辅助电源装置3230可以位于SSD 3200中或者可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上并且可以向SSD3200提供辅助电源。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM之类的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
相关申请的交叉引用
本申请要求于2020年8月10日在韩国知识产权局递交的韩国专利申请No.10-2020-0100167的优先权，其全部公开内容通过引用合并于此。

Claims (25)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括具有多个存储器单元的多个平面；
页缓冲器，所述页缓冲器通过位线连接到所述多个存储器单元当中的至少一个存储器单元并且执行读取存储在与所述位线连接的所述至少一个存储器单元中的数据的感测操作；
公共参考电压发生器，所述公共参考电压发生器生成公共参考电压；
多个合并缓冲器，所述多个合并缓冲器使用所述公共参考电压生成参考信号；以及
控制逻辑，所述控制逻辑控制所述公共参考电压发生器和所述合并缓冲器的操作，使得基于所述参考信号生成的页缓冲器控制信号被提供给所述页缓冲器。
2.根据权利要求1所述的存储器装置，其中，所述多个合并缓冲器中的每一个独立地生成针对所述多个平面当中的一个平面的所述参考信号，
其中，所述参考信号对应于比预设参考电平高的过驱动电平和比所述预设参考电平低的欠驱动电平中的一个。
3.根据权利要求1所述的存储器装置，其中，所述页缓冲器控制信号包括用于控制所述感测操作的第一感测信号、第二感测信号和第三感测信号，并且
所述参考信号包括用于生成所述第一感测信号的第一参考感测信号、用于生成所述第二感测信号的第二参考感测信号和用于生成所述第三感测信号的第三参考感测信号中的至少一个。
4.根据权利要求3所述的存储器装置，其中，所述页缓冲器包括：
位线连接组件，所述位线连接组件响应于所述第一感测信号而电连接所述位线和公共感测节点；
预充电-感测组件，所述预充电-感测组件包括感测放大器节点，所述预充电-感测组件响应于所述第二感测信号而电连接所述公共感测节点和所述感测放大器节点并且响应于所述第三感测信号而电连接所述公共感测节点和感测节点；以及
感测数据输出电路，所述感测数据输出电路输出与所述感测节点的电位电平相对应的数据。
5.根据权利要求4所述的存储器装置，其中，所述位线连接组件包括第一NMOS晶体管，所述第一NMOS晶体管连接在所述位线和所述公共感测节点之间并且具有接收所述第一感测信号的栅电极，
其中，所述预充电-感测组件包括：
第二NMOS晶体管，所述第二NMOS晶体管连接在所述公共感测节点和所述感测放大器节点之间并且具有接收所述第二感测信号的栅电极；
第三NMOS晶体管，所述第三NMOS晶体管连接在所述公共感测节点和所述感测节点之间并且具有接收所述第三感测信号的栅电极；
第四NMOS晶体管，所述第四NMOS晶体管连接在所述感测放大器节点和所述感测节点之间并且具有接收预充电信号的栅电极；以及
第一PMOS晶体管，所述第一PMOS晶体管连接在电源和所述感测放大器节点之间并且具有连接到锁存节点的栅电极。
6.根据权利要求1所述的存储器装置，其中，所述公共参考电压发生器包括：
运算放大器；
第一初始电流发生器，所述第一初始电流发生器基于所述运算放大器的输出来生成第一初始电流；
初始电流镜组件，所述初始电流镜组件生成与所述第一初始电流相对应的第二初始电流；以及
温度补偿器，所述温度补偿器基于所述第二初始电流输出对所述位线的温度变化进行补偿的所述公共参考电压。
7.根据权利要求6所述的存储器装置，其中，所述运算放大器包括：
第一输入端子，所述第一输入端子接收减轻来自温度变化的影响的恒定电压；
第二输入端子，所述第二输入端子电连接至所述公共参考电压发生器的输出节点以接收所述输出节点的电压的反馈；以及
输出端子，所述输出端子放大并输出施加到所述第一输入端子和所述第二输入端子的信号之间的差值。
8.根据权利要求6所述的存储器装置，其中，所述温度补偿器包括晶体管，所述晶体管具有与来自所述页缓冲器的接收所述页缓冲器控制信号中的至少一个的晶体管的阈值电压特性相对应的阈值电压特性。
9.根据权利要求3所述的存储器装置，其中，所述多个合并缓冲器中的每一个包括：
输入电路，所述输入电路接收所述公共参考电压；
至少一个恒定电流发生器，所述至少一个恒定电流发生器生成具有恒定量值的恒定电流；
至少一个电流镜组件，所述至少一个电流镜组件生成具有彼此对应的量值的电流和镜像电流；
至少一个电流感应组件，所述至少一个电流感应组件响应于所述镜像电流而输出电流；
输出电路，所述输出电路基于从所述电流感应组件输出的电流和所述镜像电流来生成所述参考信号；以及
反馈组件，所述反馈组件响应于从所述输出电路反馈的电压而生成电流。
10.根据权利要求9所述的存储器装置，其中，所述输入电路通过所述至少一个电流镜组件电连接到第一电源并且响应于所述公共参考电压而生成第一电流，并且
所述反馈组件通过所述至少一个电流镜组件电连接到所述第一电源并且响应于所述反馈的电压而生成第二电流。
11.根据权利要求10所述的存储器装置，其中，所述至少一个恒定电流发生器包括：
第一恒定电流发生器，所述第一恒定电流发生器连接在作为所述输入电路和所述反馈组件的公共节点的第一节点和第二电源之间以输出恒定量值的第一恒定电流；以及
第二恒定电流发生器，所述第二恒定电流发生器连接在所述输出电路和所述第二电源之间以输出具有恒定量值的第二恒定电流。
12.根据权利要求11所述的存储器装置，其中，所述至少一个电流镜组件包括：
第一电流镜组件，所述第一电流镜组件生成与所述第一电流相对应的第一镜像电流；以及
第二电流镜组件，所述第二电流镜组件生成与所述第二电流相对应的第二镜像电流。
13.根据权利要求12所述的存储器装置，其中，所述至少一个电流感应组件包括：
第一电流感应组件，所述第一电流感应组件响应于所述第一镜像电流而输出第三电流；以及
第二电流感应组件，所述第二电流感应组件响应于所述第二镜像电流而输出第四电流，并且
所述至少一个电流镜组件还包括第三电流镜组件，所述第三电流镜组件生成与所述第三电流相对应的第三镜像电流。
14.根据权利要求13所述的存储器装置，其中，所述输出电路连接在共同连接至所述第三电流镜组件和所述第二电流感应组件的第一输出节点与所述第二恒定电流发生器之间，并且通过所述第一输出节点接收所述第三镜像电流和所述第四电流之间的差值电流。
15.一种合并缓冲器，该合并缓冲器包括：
输入电路，所述输入电路接收公共参考电压；
至少一个恒定电流发生器，所述至少一个恒定电流发生器生成具有恒定量值的恒定电流；
至少一个电流镜组件，所述至少一个电流镜组件生成具有彼此对应的量值的电流和镜像电流；
至少一个电流感应组件，所述至少一个电流感应组件响应于所述镜像电流而输出电流；
输出电路，所述输出电路基于从所述电流感应组件输出的电流和所述镜像电流来生成参考信号；以及
反馈组件，所述反馈组件响应于从所述输出电路反馈的电压而生成电流。
16.根据权利要求15所述的合并缓冲器，其中，所述输入电路通过所述至少一个电流镜组件电连接到第一电源并且响应于所述公共参考电压而生成第一电流，并且
所述反馈组件通过所述至少一个电流镜组件电连接到所述第一电源并且响应于所述反馈的电压而生成第二电流。
17.根据权利要求16所述的合并缓冲器，其中，所述至少一个恒定电流发生器包括：
第一恒定电流发生器，所述第一恒定电流发生器连接在作为所述输入电路和所述反馈组件的公共节点的第一节点和第二电源之间以输出恒定量值的第一恒定电流；以及
第二恒定电流发生器，所述第二恒定电流发生器连接在所述输出电路和所述第二电源之间以输出具有恒定量值的第二恒定电流。
18.根据权利要求17所述的合并缓冲器，其中，所述至少一个电流镜组件包括：
第一电流镜组件，所述第一电流镜组件生成与所述第一电流相对应的第一镜像电流；以及
第二电流镜组件，所述第二电流镜组件生成与所述第二电流相对应的第二镜像电流。
19.根据权利要求18所述的合并缓冲器，其中，所述至少一个电流感应分量包括：
第一电流感应组件，所述第一电流感应组件响应于所述第一镜像电流而输出第三电流；以及
第二电流感应组件，所述第二电流感应组件响应于所述第二镜像电流而输出第四电流，并且
所述至少一个电流镜组件还包括第三电流镜组件，所述第三电流镜组件生成与所述第三电流相对应的第三镜像电流。
20.根据权利要求19所述的合并缓冲器，其中，所述输出电路连接在共同连接至所述第三电流镜组件和所述第二电流感应组件的第一输出节点与所述第二恒定电流发生器之间，并且通过所述第一输出节点接收所述第三镜像电流和所述第四电流之间的差值电流。
21.根据权利要求19所述的合并缓冲器，其中，所述输入电路包括第一晶体管，所述第一晶体管连接在所述第一节点和第二节点之间并且具有接收所述公共参考电压的栅电极。
22.根据权利要求21所述的合并缓冲器，其中，所述第一电流镜组件包括：第二晶体管，所述第二晶体管连接在所述第一电源和所述第二节点之间并且具有连接至所述第二节点的栅电极；以及第三晶体管，所述第三晶体管连接在所述第一电源和第三节点之间并且具有连接到所述第二节点的栅电极，并且
所述第二电流镜组件包括：第四晶体管，所述第四晶体管连接在所述第一电源和第四节点之间并且具有连接到所述第四节点的栅电极；以及第五晶体管，所述第五晶体管连接在所述第一电源和第五节点之间并且具有连接到所述第四节点的栅电极。
23.根据权利要求22所述的合并缓冲器，其中，所述第一电流感应组件包括第六晶体管，所述第六晶体管连接在所述第四节点与第二电源之间并且具有连接至所述第三节点的栅电极，并且
所述第二电流感应组件包括第七晶体管，所述第七晶体管连接在第一输出节点和所述第二电源之间并且具有连接到所述第五节点的栅电极。
24.根据权利要求23所述的合并缓冲器，其中，所述至少一个电流镜组件还包括第三电流镜组件，
其中，所述第三电流镜组件包括：
第八晶体管，所述第八晶体管连接在所述第一电源和第六节点之间并且具有连接到所述第六节点的栅电极；以及
第九晶体管，所述第九晶体管连接在所述第一电源和所述第一输出节点之间并且具有连接到所述第六节点的栅电极，
其中，所述反馈组件包括第十晶体管，所述第十晶体管连接在所述第一节点和所述第四节点之间并且具有连接至第七节点的栅电极。
25.根据权利要求24所述的合并缓冲器，其中，所述第一恒定电流发生器包括：第十一晶体管，所述第十一晶体管连接在所述第一节点和第二电源之间并且具有被施加以第一偏置电压的栅电极，并且
其中，所述第二恒定电流发生器包括：
第十二晶体管，所述第十二晶体管连接在所述第七节点和第十三晶体管之间并具有被施加以第二偏置电压的栅电极；以及
所述第十三晶体管，所述第十三晶体管连接在所述第十二晶体管和所述第二电源之间并具有被施加以所述第一偏置电压的栅电极。
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