KR20210083608A - 전압 생성 회로 - Google Patents

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KR20210083608A
KR20210083608A KR1020190176065A KR20190176065A KR20210083608A KR 20210083608 A KR20210083608 A KR 20210083608A KR 1020190176065 A KR1020190176065 A KR 1020190176065A KR 20190176065 A KR20190176065 A KR 20190176065A KR 20210083608 A KR20210083608 A KR 20210083608A
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정찬희
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Abstract

본 기술은 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버; 기준 전압과 피드백 전압을 비교한 결과에 따라 상기 구동 신호를 생성하도록 구성된 증폭기; 및 제어 신호에 따라 일정 전압으로 상기 증폭기의 노드를 프리차지시킴으로써 상기 내부 전압의 강하를 지연시키도록 구성된 스위치를 포함할 수 있다.

Description

전압 생성 회로{VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 전압 생성 회로에 관한 것이다.
반도체 회로는 외부 전원을 이용하여 내부 회로들의 동작을 위해 필수적인 다양한 레벨의 내부 전원을 생성하기 위해 전압 생성 회로들을 사용하고 있다.
반도체 회로 예를 들어, 반도체 메모리 회로가 액티브 모드로 전환되어 데이터 입/출력 동작 등을 수행하기 위해서는 전압 생성 회로 또한 그 구동 능력을 높여 빠른 반응 속도를 갖도록 설계되는데, 반응 속도가 빠를 경우 파워 업 상태와 같은 동작 초기의 피크 전류(Peak Current) 및 오버 슛(overshoot) 문제를 유발할 수 있다.
본 발명의 실시예는 피크 전류를 줄이고 안정적인 동작이 가능한 전압 생성 회로를 제공한다.
본 발명의 실시예는 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버; 기준 전압과 피드백 전압을 비교한 결과에 따라 상기 구동 신호를 생성하도록 구성된 증폭기; 및 제어 신호에 따라 일정 전압으로 상기 증폭기의 노드를 프리차지시킴으로써 상기 내부 전압의 강하를 지연시키도록 구성된 스위치를 포함할 수 있다.
본 발명의 실시예는 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버; 기준 전압과 피드백 전압을 비교하여 비교 신호를 생성하도록 구성된 비교기; 상기 비교 신호에 따라 상기 구동 신호를 생성하도록 구성된 커런트 미러; 및 제어 신호에 따라 상기 커런트 미러에서 상기 구동 신호를 풀다운 시키기 위한 트랜지스터와 연결된 노드를 일정 전압으로 프리차지시킴으로써 상기 내부 전압의 강하를 지연시키도록 구성된 스위치를 포함할 수 있다.
본 기술은 피크 전류를 줄이고 안정적인 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 전압 생성 회로의 구성을 나타낸 도면,
도 2는 도 1의 제어신호 생성회로의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 전압 생성 회로의 세부 회로 구성을 나타낸 도면이고,
도 4는 본 발명의 실시예에 따른 전압 생성 회로의 동작을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 전압 생성 회로의 구성을 나타낸 도면이다.
도 1을 참조하면, 전압 생성 회로(10)는 증폭기(100), 드라이버(300), 분배 저항(500), 커패시터(700), 스위치(800) 및 제어신호 생성회로(900)를 포함할 수 있다.
증폭기(100)는 기준 전압(VREF)과 피드백 전압(FB)을 비교한 결과에 따라 구동 신호(DVRP)를 생성할 수 있다.
드라이버(300)는 구동 신호(DVRP)에 따라 외부 전압(VCCE)을 구동하여 내부 전압(VCCI)을 생성할 수 있다.
드라이버(300)는 소오스 단자에 외부 전압(VCCE)이 인가되고, 게이트 단자에 구동 신호(DVRP)를 입력 받으며, 드레인 단자에 내부 전압(VCCI) 단자가 연결될 수 있다.
분배 저항(500)은 내부 전압(VCCI)을 분배하여 피드백 전압(FB)을 생성할 수 있다.
분배 저항(500)은 내부 전압(VCCI) 단자와 접지 전압(VSSI) 단자 사이에 연결된 저항들(501, 502)을 포함할 수 있다.
커패시터(700)는 내부 전압(VCCI) 단자와 증폭기(100) 사이에 연결될 수 있다.
커패시터(700)는 내부 전압(VCCI)의 노이즈를 제거할 수 있다.
커패시터(700)는 노이즈 방지 목적으로 구성되므로 매우 큰 커패시턴스 값을 갖도록 설계될 수 있다. 즉, 커패시터(700)는 전압 생성 회로(10)의 트랜지스터들의 커패시턴스에 비해 상대적으로 큰 값의 커패시턴스를 갖도록 설계될 수 있다.
스위치(800)는 제어 신호(EN_BP)에 따라 내부 전압(VCCI)으로 증폭기(100)의 노드를 프리차지시킴으로써 내부 전압(VCCI)의 강하를 지연시킬 수 있다.
스위치(800)는 제어 신호(EN_BP)에 따라 내부 전압(VCCI)을 프리차지 전압으로서 증폭기(100)에 제공함으로써 내부 전압(VCCI)의 강하를 지연시킬 수 있다.
스위치(800)는 커패시터(700) 양단의 노드에 연결될 수 있다.
스위치(800)는 제어 신호(EN_BP)에 따라 커패시터(700) 양단의 노드를 단락시킴으로써 내부 전압(VCCI)이 프리차지 전압으로서 증폭기(100)에 제공되도록 할 수 있다.
스위치(800)는 제어 신호(EN_BP)가 로우 레벨인 경우 턴 온 되어 커패시터(700) 양단의 노드를 단락시킬 수 있다.
스위치(800)는 제어 신호(EN_BP)가 하이 레벨인 경우 턴 오프 되어 커패시터(700) 양단의 단락을 방지할 수 있다.
제어신호 생성회로(900)는 설정 정보(CNF_BP)에 따라 제어 신호(EN_BP)를 생성할 수 있다.
설정 정보(CNF_BP)의 값은 추후 설명할 캠 리드(CAM Read) 구간 즉, 액티브 동작 중 하나인 설정 정보 리드 동작을 위한 구간에 변경할 수 있다.
도 2는 도 1의 제어신호 생성회로의 구성을 나타낸 도면이다.
도 2를 참조하면, 제어신호 생성회로(900)는 설정 정보(CNF_BP)에 따라 접지 전압(VSSI) 레벨과 외부 전압(VCCE) 레벨 중에서 하나를 제어 신호(EN_BP)로서 생성할 수 있다.
제어신호 생성회로(900)는 설정 정보(CNF_BP)가 로우 레벨인 경우 접지 전압(VSSI) 레벨을 제어 신호(EN_BP)로서 생성할 수 있다.
제어신호 생성회로(900)는 설정 정보(CNF_BP)가 하이 레벨인 경우 외부 전압(VCCE) 레벨을 제어 신호(EN_BP)로서 생성할 수 있다.
제어신호 생성회로(900)는 다중화기(901)를 포함할 수 있다.
다중화기(901)는 제 1 입력단에 접지 전압(VSSI)을 인가받고, 제 2 입력단에 외부 전압(VCCE)을 인가 받으며, 제어단에 설정 정보(CNF_BP)를 입력 받으며, 출력단을 통해 제어 신호(EN_BP)를 생성할 수 있다.
도 3은 본 발명의 실시예에 따른 전압 생성 회로의 세부 회로 구성을 나타낸 도면이다.
도 3을 참조하면, 전압 생성 회로(10)의 증폭기(100)는 비교기(101) 및 커런트 미러(102)를 포함할 수 있다.
비교기(101)는 기준 전압(VREF)과 피드백 전압(FB)을 비교하여 비교 신호(CMP)를 생성할 수 있다.
커런트 미러(102)는 비교 신호(CMP)에 따라 구동 신호(DVRP)를 생성할 수 있다.
비교기(101)는 제 1 내지 제 7 트랜지스터(111 ~ 117), 제 1 및 제 2 저항(121, 122)과 제 1 및 제 2 스위치(123, 124)를 포함할 수 있다.
제 1 트랜지스터(111)는 소오스 단에 외부 전압(VCCE)이 인가되고, 드레인 단이 제 1 노드(VP1)와 연결될 수 있다.
제 1 스위치(123)는 그 일단이 제 1 노드(VP1)와 연결되고, 타단이 제 2 노드(VN1)와 연결될 수 있다.
제 2 트랜지스터(112)는 소오스 단이 제 2 노드(VN1)와 연결되고, 게이트 단에 기준 전압(VREF)을 인가 받을 수 있다.
제 3 트랜지스터(113)는 소오스 단이 제 2 트랜지스터(112)의 드레인 단과 연결되고, 드레인 단이 제 3 노드(VN2)와 연결되며, 게이트 단에 기준 전압(VREF)을 인가 받을 수 있다.
제 4 트랜지스터(114)는 소오스 단에 외부 전압(VCCE)이 인가되고, 드레인 단이 제 4 노드(VP2)와 연결될 수 있다.
제 4 노드(VP2)를 통해 비교 신호(CMP)가 출력될 수 있다.
제 1 저항(121)은 그 일단이 제 1 트랜지스터(111)의 드레인 단과 연결되고, 타단이 제 1 트랜지스터(111)의 게이트 단과 제 2 트랜지스터(112)의 게이트 단에 공통 연결될 수 있다.
제 2 저항(122)은 그 일단이 제 4 트랜지스터(114)의 드레인 단과 연결되고, 타단이 제 1 저항(121)의 타단과 연결될 수 있다.
제 2 스위치(124)는 그 일단이 제 4 노드(VP2)와 연결되고, 타단이 제 5 노드(VN3)와 연결될 수 있다.
제 5 트랜지스터(115)는 소오스 단이 제 5 노드(VN3)와 연결되고, 게이트 단에 피드백 전압(FB)을 인가 받을 수 있다.
제 6 트랜지스터(116)는 소오스 단이 제 5 트랜지스터(115)의 드레인 단과 연결되고, 드레인 단이 제 3 노드(VN2)와 연결되며, 게이트 단에 피드백 전압(FB)을 인가 받을 수 있다.
제 7 트랜지스터(117)는 소오스 단이 제 3 노드(VN2)와 연결되고, 드레인 단이 접지 전압(VSSI) 단과 연결되며, 게이트 단에 인에이블 신호(EN)를 입력 받을 수 있다.
커런트 미러(102)는 제 1 내지 제 6 트랜지스터(131 ~ 136), 저항(141) 및 커패시터(151)를 포함할 수 있다.
제 1 트랜지스터(131)는 소오스 단에 외부 전압(VCCE)이 인가되고, 게이트 단이 제 1 노드(VP1)와 연결될 수 있다.
저항(141)은 그 일단이 제 1 트랜지스터(131)의 드레인 단과 연결될 수 있다.
제 2 트랜지스터(132)는 소오스 단이 저항(142)의 타단이 연결되고, 게이트 단이 저항(141)의 일단과 연결될 수 있다.
제 3 트랜지스터(133)는 소오스 단이 제 2 트랜지스터(132)의 드레인 단과 연결되고, 게이트 단이 제 6 노드(VN4)와 연결되고, 소오스 단이 접지 전압(VSSI) 단과 연결될 수 있다.
제 4 트랜지스터(134) 즉, 구동 신호 풀업 트랜지스터는 제 4 노드(VP2)를 통해 출력되는 비교 신호(CMP)에 따라 구동 신호(DVRP)를 풀업 시킬 수 있다.
제 4 트랜지스터(134)는 소오스 단에 외부 전압(VCCE)이 인가되고, 게이트 단이 제 4 노드(VP2)와 연결되며, 드레인 단을 통해 구동 신호(DVRP)를 생성할 수 있다.
제 5 트랜지스터(135) 및 제 6 트랜지스터(136) 즉, 구동 신호 풀다운 트랜지스터들은 제 1 노드(VP1)의 레벨에 따라 구동 신호(DVRP)를 풀다운 시킬 수 있다.
제 5 트랜지스터(135)는 소오스 단이 제 4 트랜지스터(134)의 드레인 단과 연결되고, 게이트 단이 저항(141)의 일단과 연결되며, 드레인 단이 제 7 노드(VC)와 연결될 수 있다.
제 6 트랜지스터(136)는 소오스 단이 제 7 노드(VC)와 연결되고, 게이트 단이 제 6 노드(VN4)와 연결되고, 드레인 단이 접지 전압(VSSI) 단과 연결될 수 있다.
커패시터(151)는 일단이 제 4 트랜지스터(134)의 드레인 단과 연결되고, 타단이 비교기(101)의 제 2 트랜지스터(112)의 드레인 단과 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 전압 생성 회로의 동작을 설명하기 위한 타이밍도이다.
파워 업(Power-up) 구간에서 외부 전압(VCCE) 레벨이 상승하여 목표 레벨로 유지될 수 있다.
인에이블 신호(EN)는 파워 업 구간과 대기(Standby) 구간 동안 로우 레벨로 유지되고, 캠 리드 구간과 액티브 구간 동안 하이 레벨로 유지될 수 있다.
캠 리드 구간 즉, 설정 정보 리드 구간은 반도체 회로 예를 들어, 낸드 플래쉬 메모리에서 정상 동작 구간 이전에 필수적으로 포함된 구간으로서, 예를 들어, 파워 업 구간 이후에 포함될 수 있다.
설정 정보(CNF_BP)는 하이 레벨로 유지되다가 캠 리드 구간내에서 로우 레벨로 변경될 수 있다.
설정 정보(CNF_BP)의 변경은 그 타이밍이 고정되어 있지 않으며, 캠 리드 구간내에서 적정 마진을 두고 이루어질 수 있다.
제어 신호(EN_BP)는 도 2를 참조하여 설명한 바와 같이, 설정 정보(CNF_BP)와 반대의 값을 가지나 그 천이 타이밍은 설정 정보(CNF_BP)와 동일할 수 있다.
제어 신호(EN_BP)가 파워 업 구간 동안 로우 레벨이므로 도 3의 스위치(800)는 턴 온 되고 그에 따라 제 7 노드(VC)를 내부 전압(VCCI) 레벨로 프리차지 시킬 수 있다.
커런트 미러(102)의 제 5 트랜지스터(135) 및 제 6 트랜지스터(136)는 제 1 노드(VP1)의 레벨에 따라 구동 신호(DVRP)의 레벨을 강하시킬 수 있다.
그러나, 제 7 노드(VC)가 내부 전압(VCCI) 레벨이므로 커런트 미러(102)의 제 5 트랜지스터(135) 및 제 6 트랜지스터(136)는 턴 오프 되고 그에 따라 구동 신호(DVRP)의 레벨 강하를 방지할 수 있다.
커패시터(700)는 전압 생성 회로(10)의 트랜지스터들의 커패시턴스에 비해 상대적으로 큰 값의 커패시턴스를 갖도록 설계된다. 따라서 제 7 노드(VC)의 전압 레벨은 제 1 내지 제 6 노드들(VP1, VN1, VN2, VP2, VN3, VN4)의 레벨이 안정화될 때가지 천천히 강하될 수 있다.
상술한 방식과 같이, 전압 생성 회로(10)의 동작 초기 즉, 파워 업 구간을 포함하는 제 1 구간 동안 전압 생성 회로(10)의 구동 능력을 저하시킴으로써 반응 속도를 느리게 하여, 전압 생성 회로(10)의 동작 초기의 반응 속도가 빠를 경우 발생되는 문제들 즉, 피크 전류 문제 및 오버 슛을 방지할 수 있다.
한편, 설정 정보(CNF_BP)가 캠 리드 구간내에서 로우 레벨로 변경됨에 따라 제어 신호(EN_BP)가 하이 레벨로 변경될 수 있다.
제어 신호(EN_BP)가 하이 레벨이므로 도 3의 스위치(800)는 턴 오프 되고 그에 따라 제 7 노드(VC)의 전압 레벨은 상술한 내부 전압(VCCI) 레벨로 프리차지된 경우에 비해 상대적으로 빠른 속도로 강하될 수 있다.
제어 신호(EN_BP)가 하이 레벨로 변경된 이후의 제 2 구간에는 전압 생성 회로(10)의 구동 능력을 높임으로써 반응 속도를 빠르게 할 수 있다.
따라서 이후의 액티브 구간에서는 전압 생성 회로(10)의 구동 능력이 높아져 반응 속도를 빠르게 할 수 있고, 그에 따라 내부 전압(VCCI)을 사용하는 반도체 회로의 액티브 동작 예를 들어, 데이터 입/출력 동작을 빠르게 수행하도록 할 수 있다.
결국, 본 발명의 실시예는 동작 초기의 파워 업 구간을 포함하는 제 1 구간에는 구동 능력을 저하시킴으로써 반응 속도를 느리게 하여 피크 전류 및 오버 슛을 방지하고, 파워 업 구간 이후의 여유 구간 즉, 캠 리드 구간에서 구동 능력이 미리 높아지도록 함으로써 이후의 제 2 구간에는 액티브 동작 예를 들어, 반도체 회로의 데이터 입/출력 동작이 빠르게 수행되도록 할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버;
    기준 전압과 피드백 전압을 비교한 결과에 따라 상기 구동 신호를 생성하도록 구성된 증폭기; 및
    제어 신호에 따라 일정 전압으로 상기 증폭기의 노드를 프리차지시킴으로써 상기 내부 전압의 강하를 지연시키도록 구성된 스위치를 포함하는 전압 생성 회로.
  2. 제 1 항에 있어서,
    파워 업 구간을 포함하는 제 1 구간 동안 상기 제어 신호에 따라 상기 드라이버의 구동 능력을 저하시키고, 제 2 구간 동안 상기 제어 신호에 따라 상기 드라이버의 구동 능력을 높이도록 구성된 전압 생성 회로.
  3. 제 1 항에 있어서,
    상기 내부 전압이 생성되는 노드와 상기 증폭기 사이에 연결된 커패시터를 더 포함하며,
    상기 스위치는 상기 커패시터 양단을 연결하도록 구성되는 전압 생성 회로.
  4. 제 1 항에 있어서,
    상기 일정 전압으로서 상기 내부 전압을 사용하는 전압 생성 회로.
  5. 제 3 항에 있어서,
    상기 스위치는
    파워 업 구간 동안 상기 제어 신호에 따라 상기 커패시터 양단을 단락시키고, 상기 파워 업 구간 후의 캠 리드 구간 내에 변경된 상기 제어 신호에 따라 상기 커패시터 양단의 단락을 방지하도록 구성되는 전압 생성 회로.
  6. 제 1 항에 있어서,
    설정 정보에 따라 접지 전압과 상기 외부 전압 중에서 하나를 상기 제어 신호로서 생성하도록 구성된 제어신호 생성회로를 더 포함하는 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 설정 정보는
    상기 전압 생성 회로가 포함된 반도체 회로의 캠 리드 구간 내에 변경되는 전압 생성 회로.
  8. 제 1 항에 있어서,
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하도록 구성된 분배 저항을 더 포함하는 전압 생성 회로.
  9. 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버;
    기준 전압과 피드백 전압을 비교하여 비교 신호를 생성하도록 구성된 비교기;
    상기 비교 신호에 따라 상기 구동 신호를 생성하도록 구성된 커런트 미러; 및
    제어 신호에 따라 상기 커런트 미러에서 상기 구동 신호를 풀다운 시키기 위한 트랜지스터와 연결된 노드를 일정 전압으로 프리차지시킴으로써 상기 내부 전압의 강하를 지연시키도록 구성된 스위치를 포함하는 전압 생성 회로.
  10. 제 9 항에 있어서,
    파워 업 구간을 포함하는 제 1 구간 동안 상기 제어 신호에 따라 상기 드라이버의 구동 능력을 저하시키고, 제 2 구간 동안 상기 제어 신호에 따라 상기 드라이버의 구동 능력을 높이도록 구성된 전압 생성 회로.
  11. 제 9 항에 있어서,
    상기 내부 전압이 생성되는 노드와 상기 구동 신호를 풀다운 시키기 위한 트랜지스터와 연결된 노드 사이에 연결된 커패시터를 더 포함하며,
    상기 스위치는 상기 커패시터 양단을 연결하도록 구성되는 전압 생성 회로.
  12. 제 9 항에 있어서,
    상기 일정 전압으로서 상기 내부 전압을 사용하는 전압 생성 회로.
  13. 제 11 항에 있어서,
    상기 스위치는
    파워 업 구간 동안 상기 제어 신호에 따라 상기 커패시터 양단을 단락시키고, 상기 파워 업 구간 후의 캠 리드 구간 내에 변경된 상기 제어 신호에 따라 상기 커패시터 양단의 단락을 방지하도록 구성되는 전압 생성 회로.
  14. 제 9 항에 있어서,
    설정 정보에 따라 접지 전압과 상기 외부 전압 중에서 하나를 상기 제어 신호로서 생성하도록 구성된 제어신호 생성회로를 더 포함하는 전압 생성 회로.
  15. 제 14 항에 있어서,
    상기 설정 정보는
    상기 전압 생성 회로가 포함된 반도체 회로의 캠 리드 구간 내에 변경되는 전압 생성 회로.
  16. 제 9 항에 있어서,
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하도록 구성된 분배 저항을 더 포함하는 전압 생성 회로.
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