JP2023024369A - メモリ装置 - Google Patents

Abstract

【課題】向上したプログラム動作を支援するメモリ装置を提供する。【解決手段】メモリ装置において、複数のメモリセルを含むメモリセルアレイ１１０、複数のメモリセルのうち選択されたメモリセルにプログラム動作を遂行する周辺回路１２０および選択されたメモリセルが選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するように周辺回路を制御する制御ロジック１３０は、選択されたメモリセルの目標プログラム状態のうちいずれか一つのプログラム状態に対するプレ検証動作がパスされると、いずれか一つのプログラム状態に対するメイン検証動作を遂行するように周辺回路を制御する。【選択図】図２

Description

本発明は保存装置に関し、より具体的にはメモリ装置およびその動作方法に関する。

保存装置はコンピュータやスマートフォンなどのようなホスト装置の制御によってデータを保存する装置である。保存装置はデータが保存されるメモリ装置とメモリ装置を制御するメモリコントローラを含むことができる。メモリ装置は揮発性メモリ装置（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）と不揮発性メモリ装置（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）に区分される。

揮発性メモリ装置は電源が供給された場合にのみデータを保存し、電源の供給が遮断されると保存されたデータが消滅するメモリ装置である。揮発性メモリ装置は静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）等がある。

不揮発性メモリ装置は電源が遮断されてもデータが消滅しないメモリ装置で、ロム（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）およびフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）等がある。

本発明の実施例は、向上したプログラム動作を支援するメモリ装置を提供する。

本発明の実施例に係るメモリ装置は、複数のメモリセルを含むメモリセルアレイ、前記複数のメモリセルのうち選択されたメモリセルにプログラム動作を遂行する周辺回路および前記選択されたメモリセルが前記選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するように前記周辺回路を制御する制御ロジックを含むものの、前記制御ロジックは前記選択されたメモリセルの目標プログラム状態のうちいずれか一つのプログラム状態に対するプレ検証動作がパスされると、前記いずれか一つのプログラム状態に対するメイン検証動作を遂行するように前記周辺回路を制御することができる。

本発明の実施例に係るメモリ装置は、複数のメモリセルを含むメモリセルアレイ、前記複数のメモリセルのうち選択されたメモリセルに複数のプログラムループを含むプログラム動作を遂行する周辺回路および前記選択されたメモリセルが前記選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するかを確認するメイン検証動作およびプレ検証動作を含むプログラム検証動作を遂行するように前記周辺回路を制御する制御ロジックを含むものの、前記プレ検証動作は前記複数のプログラムループのうちいずれか一つのプログラムループから前記選択されたメモリセルの目標プログラム状態のうちいずれか一つのプログラム状態に対するプレ検証動作がパスされると、前記いずれか一つのプログラムループの次のプログラムループで前記いずれか一つのプログラム状態に対するプレ検証動作を省略するように前記周辺回路を制御することができる。

本技術によると、向上したプログラム動作を支援するメモリ装置が提供される。

本発明の一実施例に係る保存装置を説明するための図面である。 本発明の一実施例に係るメモリ装置を説明するための図面である。 本発明の一実施例に係るメモリブロックを説明するための図面である。 本発明の一実施例に係るプログラム動作を説明するための図面である。 本発明の一実施例に係るプログラムループを説明するための図面である。 本発明の一実施例に係るメモリセルのプログラム状態を説明するための図面である。 本発明の一実施例に係るあるプログラム状態のフェイルビットチェック動作を説明するための図面である。 本発明の一実施例に係る制御ロジックを説明するための図面である。 本発明の一実施例に係るメモリコントローラを説明するための図面である。 本発明の一実施例に係るメモリカードシステムを説明するための図面である。 本発明の一実施例に係るＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを説明するための図面である。 本発明の一実施例に係る使用者システムを説明するための図面である。

本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的乃至機能的説明は、単に本発明の概念による実施例を説明するための目的で例示されたものに過ぎず、本発明の概念による実施例は多様な形態で実施され得、本明細書または出願に説明された実施例に限定されるものと解釈されてはならない。

図１は、本発明の一実施例に係る保存装置を説明するための図面である。

図１を参照すると、保存装置１０００はメモリ装置１００およびメモリコントローラ２００を含むことができる。

保存装置１０００は携帯電話、スマートフォン、ＭＰ３プレーヤー、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ディスプレイ装置、タブレットＰＣまたは車両用インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システムなどのようなホスト２０００の制御によってデータを保存する装置であり得る。

保存装置１０００は、ホスト２０００との通信方式であるホストインターフェースによって多様な種類の保存装置のうちいずれか一つで具現され得る。例えば、保存装置１０００はＳＳＤ、ＭＭＣ、ｅＭＭＣ、ＲＳ－ＭＭＣ、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ｍｕｌｔｉ－ｍｅｄｉａ Ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）保存装置、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）装置、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）カード形態の保存装置、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ））カード形態の保存装置、ＰＣＩ－Ｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）カード形態の保存装置、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ）カードメモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）などのような多様な種類の保存装置のうちいずれか一つで具現され得る。

保存装置１０００は多様な種類のパッケージ（ｐａｃｋａｇｅ）形態のうちいずれか一つで具現され得る。例えば、保存装置１０００はＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＭＣＰ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＷＦＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｓｔａｃｋ ｐａｃｋａｇｅ）などのような多様な種類のパッケージ形態のうちいずれか一つで具現され得る。

メモリ装置１００はデータを保存したり保存されたデータを利用することができる。具体的には、メモリ装置１００はメモリコントローラ２００の制御に応答して動作することができる。そして、メモリ装置１００は複数のメモリダイを含むことができ、複数のメモリダイそれぞれはデータを保存する複数のメモリセルを含むメモリセルアレイを含むことができる。

メモリセルはそれぞれ一つのデータビットを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２個のデータビットを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３個のデータビットを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４個のデータビットを保存できるクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成され得る。

メモリセルアレイは複数のメモリブロックを含むことができる。各メモリブロックは複数のメモリセルを含むことができ、一つのメモリブロックは複数のページを含むことができる。ここで、ページはメモリ装置１００にデータを保存したり、メモリ装置１００に保存されたデータを読み込む一つの単位であり得る。

メモリ装置１００はＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ４（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４） ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、垂直型ナンドフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ）、ノアフラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、抵抗性ラム（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）等で具現され得る。本明細書では説明の便宜のために、メモリ装置１００がナンドフラッシュメモリである場合を仮定して説明する。

メモリ装置１００はメモリコントローラ２００からコマンドおよびアドレスを受信することができる。メモリ装置１００はメモリセルアレイのうち、受信されたアドレスによって選択された領域をアクセスするように構成され得る。選択された領域をアクセスするとは、選択された領域に対して受信されたコマンドに該当する動作を遂行することを意味し得る。例えば、メモリ装置１００は書き込み動作（プログラム動作）、読み込み動作およびイレイズ動作を遂行できる。ここで、プログラム動作は、メモリ装置１００がアドレスによって選択された領域にデータを記録する動作であり得る。読み込み動作はメモリ装置１００がアドレスによって選択された領域からデータを読み込む動作を意味し得る。イレイズ動作はメモリ装置１００がアドレスによって選択された領域に保存されたデータをイレイズする動作を意味し得る。

本発明の一実施例によると、メモリ装置１００はプログラム動作中に不要な検証動作を省略することによってプログラム時間をプログラム動作効率を増加させることができる。具体的には、メモリ装置１００はプログラム動作中にメモリセルのしきい電圧の分布偏向を改善するために、プレ検証動作およびメイン検証動作で構成されたダブル検証動作を遂行できる。ただし、ダブル検証動作を含むプログラム動作（例えば、ＤＰＧＭ）はプレ検証動作またはメイン検証動作のうちいずれか一つの検証動作が通過されても、ダブル検証動作を遂行する過程で不要な検証動作が繰り返され得る可能性があった。例えば、従来のダブル検証動作はあるプログラム状態に対するプレ検証動作がパスされても、プレ検証動作が再度繰り返される問題点があった。本発明の一実施例によると、メモリ装置１００はダブル検証動作の長所である分布偏向改善効果を維持するものの、不要な検証動作を省略することによってプログラム時間を短縮させることができる。

メモリコントローラ２００は保存装置１０００の全般的な動作を制御することができる。具体的には、メモリコントローラ２００は保存装置１０００に電源が印加されるとファームウェア（ＦＷ：ｆｉｒｍｗａｒｅ）を実行することができる。ファームウェア（ＦＷ）はホスト２０００から入力された要請を受信したりホスト２０００で応答を出力するホストインターフェースレイヤ（ＨＩＬ：Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）、ホスト２０００のインターフェースとメモリ装置１００のインターフェース間の動作を管理するフラッシュ変換レイヤ（ＦＴＬ：Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）およびメモリ装置１００にコマンドを提供したり、メモリ装置１００から応答を受信するフラッシュインターフェースレイヤ（ＦＩＬ：Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）を含むことができる。

メモリコントローラ２００はホスト２０００からデータと論理アドレス（ＬＡ：Ｌｏｇｉｃａｌ Ａｄｄｒｅｓｓ）の入力を受け、論理アドレスをメモリ装置１００に含まれたデータが保存されるメモリセルのアドレスを表す物理アドレス（ＰＡ：Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ）に変換することができる。論理アドレスは論理ブロックアドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）であり得、物理アドレスは物理ブロックアドレス（ＰＢＡ：Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）であり得る。

メモリコントローラ２００は、ホスト２０００の要請によりプログラム動作、読み込み動作またはイレイズ動作などを遂行するようにメモリ装置１００を制御することができる。プログラム動作時、メモリコントローラ２００はプログラムコマンド、物理ブロックアドレスおよびデータをメモリ装置１００に提供することができる。読み込み動作時、メモリコントローラ２００は読み込みコマンドおよび物理ブロックアドレスをメモリ装置１００に提供することができる。イレイズ動作時、メモリコントローラ２００はイレイズコマンドおよび物理ブロックアドレスをメモリ装置１００に提供することができる。

メモリコントローラ２００はホスト２０００からの要請とは無関係に、自主的にプログラム動作、読み込み動作またはイレイズ動作を遂行するようにメモリ装置１００を制御することができる。例えば、メモリコントローラ２００はウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）、読み込みリクレイム（ｒｅａｄ ｒｅｃｌａｉｍ）等の背景動作（ｂａｃｋｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を遂行するために使われるプログラム動作、読み込み動作またはイレイズ動作を遂行するようにメモリ装置１００を制御することができる。

ホスト２０００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒｃｈｉｐ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ）、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）などのような多様な通信方式のうち少なくとも一つを利用して保存装置１０００と通信することができる。

図２は、本発明の一実施例に係るメモリ装置を説明するための図面である。

図２を参照すると、メモリ装置１００はメモリセルアレイ１１０、周辺回路１２０および制御ロジック１３０を含むことができる。制御ロジック１３０はハードウェア、ソフトウェアまたはハードウェアおよびソフトウェアの組み合わせで具現され得る。実施例で、制御ロジック１３０はアルゴリズムにより動作する制御ロジック回路または制御ロジックコードを実行するプロセッサであり得る。

メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含むことができる。複数のメモリブロックＢＬＫ１～ＢＬＫｚは行ラインＲＬを通じてロウデコーダ１２１に連結され得る。ここで、行ラインＲＬは少なくとも一つ以上のソース選択ライン、複数のワードラインおよび少なくとも一つ以上のドレイン選択ラインを含むことができる。複数のメモリブロックＢＬＫ１～ＢＬＫｚはビットラインＢＬ１～ＢＬｎを通じてページバッファグループ１２３に連結され得る。複数のメモリブロックＢＬＫ１～ＢＬＫｚそれぞれは複数のメモリセルを含むことができる。実施例として、複数のメモリセルは不揮発性メモリセルであり得る。同一のワードラインに連結されたメモリセルは一つのページと定義され得る。したがって、一つのメモリブロックは複数のページを含むことができる。

メモリセルアレイ１１０に含まれたメモリセルは、それぞれ一つのデータビットを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２個のデータビットを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３個のデータビットを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４個のデータビットを保存できるクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成され得る。

周辺回路１２０は制御ロジック１３０の制御により、メモリセルアレイ１１０の選択された領域にプログラム動作、読み込み動作または消去動作を遂行するように構成され得る。すなわち、周辺回路１２０は制御ロジック１３０の制御によりメモリセルアレイ１１０を駆動することができる。例えば、周辺回路１２０は制御ロジック１３０の制御により行ラインＲＬおよびビットラインＢＬ１～ＢＬｎに多様な動作電圧を印加したり、印加された電圧をディスチャージすることができる。

具体的には、周辺回路１２０はロウデコーダ１２１、電圧生成部１２２、ページバッファグループ１２３、カラムデコーダ１２４、入出力回路１２５およびセンシング回路１２６を含むことができる。

ロウデコーダ１２１は行ラインＲＬを通じてメモリセルアレイ１１０に連結され得る。行ラインＲＬは少なくとも一つ以上のソース選択ライン、複数のワードラインおよび少なくとも一つ以上のドレイン選択ラインを含むことができる。実施例で、ワードラインはノーマルワードラインとダミーワードラインを含むことができる。そして、行ラインＲＬはパイプ選択ラインをさらに含むことができる。

ロウデコーダ１２１は制御ロジック１３０の制御に応答して動作するように構成され得る。ロウデコーダ１２１は制御ロジック１３０からロウアドレスＲＡＤＤを受信することができる。具体的には、ロウデコーダ１２１はロウアドレスＲＡＤＤをデコーディングするように構成され得る。ロウデコーダ１２１はデコーディングされたアドレスによってメモリブロックＢＬＫ１～ＢＬＫｚのうち少なくとも一つのメモリブロックを選択することができる。そして、ロウデコーダ１２１はデコーディングされたアドレスによって電圧生成部１２２が生成した電圧を少なくとも一つのワードラインＷＬに印加するように選択されたメモリブロックの少なくとも一つのワードラインを選択することができる。

例えば、プログラム動作時に、ロウデコーダ１２１は選択されたワードラインにプログラム電圧を印加し、非選択されたワードラインにプログラム電圧より低いレベルのプログラムパス電圧を印加することができる。プログラム検証動作時に、ロウデコーダ１２１は選択されたワードラインに検証電圧を印加し、非選択されたワードラインに検証電圧より高い検証パス電圧を印加することができる。読み込み動作時に、ロウデコーダ１２１は選択されたワードラインに読み込み電圧を印加し、非選択されたワードラインに読み込み電圧より高い読み込みパス電圧を印加することができる。

実施例で、メモリセルアレイ１１０の消去動作はメモリブロック単位で遂行され得る。消去動作時にロウデコーダ１２１はデコーディングされたアドレスによって一つのメモリブロックを選択でき、ロウデコーダ１２１は選択されたメモリブロックに連結されるワードラインに接地電圧を印加することができる。

電圧生成部１２２は制御ロジック１３０の制御に応答して動作することができる。具体的には、電圧生成部１２２は制御ロジック１３０の制御に応答してメモリ装置１００に供給される外部電源電圧を利用して複数の電圧を生成するように構成され得る。例えば、電圧生成部１２２は制御ロジック１３０の制御に応答してプログラム電圧、検証電圧、パス電圧、読み込み電圧および消去電圧などを生成することができる。すなわち、電圧生成部１２２は動作信号ＯＰＳＩＧに応答してプログラム、読み込みおよび消去動作に使われる多様な動作電圧（Ｖｏｐ）を生成することができる。本発明の一実施例によると、電圧生成部１２２は制御ロジック１３０の制御によりプログラム動作に使われるプログラム電圧だけでなく、プレ検証動作に使われるプレ検証電圧、メイン検証動作に使われるメイン検証電圧を生成することができる。

実施例として、電圧生成部１２２は外部電源電圧をレギュレーティングして内部電源電圧を生成することができる。電圧生成部１２２で生成された内部電源電圧はメモリセルアレイ１１０の動作電圧として使われ得る。

実施例として、電圧生成部１２２は外部電源電圧または内部電源電圧を利用して複数の電圧を生成することができる。例えば、電圧生成部１２２は内部電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１３０の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の電圧を生成することができる。そして、生成された複数の電圧はロウデコーダ１２１によりメモリセルアレイ１１０に供給され得る。

ページバッファグループ１２３は第１～第ｎページバッファＰＢ１～ＰＢｎを含むことができる。第１～第ｎページバッファＰＢ１～ＰＢｎはそれぞれ第１～第ｎビットラインＢＬ１～ＢＬｎを通じてメモリセルアレイ１１０に連結され得る。そして、第１～第ｎページバッファＰＢ１～ＰＢｎは制御ロジック１３０の制御に応答して動作することができる。具体的には、第１～第ｎページバッファＰＢ１～ＰＢｎはページバッファ制御信号ＰＢＳＩＧＮＡＬＳに応答して動作することができる。例えば、第１～第ｎページバッファＰＢ１～ＰＢｎは第１～第ｎビットラインＢＬ１～ＢＬｎを通じて受信されたデータを一時保存したり、読み込みまたは検証動作時、ビットラインＢＬ１～ＢＬｎの電圧または電流をセンシング（ｓｅｎｓｉｎｇ）することができる。

具体的には、プログラム動作時、第１～第ｎページバッファＰＢ１～ＰＢｎは選択されたワードラインにプログラムパルスが印加される時、入出力回路１２５を通じて受信したデータ（ＤＡＴＡ）を第１～第ｎビットラインＢＬ１～ＢＬｎを通じて選択されたメモリセルに伝達することができる。伝達されたデータ（ＤＡＴＡ）により選択されたページのメモリセルはプログラムされ得る。プログラム許容電圧（例えば、接地電圧）が印加されるビットラインと連結されたメモリセルは、上昇されたしきい電圧を有することができる。プログラム禁止電圧（例えば、電源電圧）が印加されるビットラインと連結されたメモリセルのしきい電圧は維持され得る。

プログラム検証動作時、第１～第ｎページバッファＰＢ１～ＰＢｎは選択されたメモリセルから第１～第ｎビットラインＢＬ１～ＢＬｎを通じてページデータを読み込むことができる。

読み込み動作時、第１～第ｎページバッファＰＢ１～ＰＢｎは選択されたページのメモリセルから第１～第ｎビットラインＢＬ１～ＢＬｎを通じてデータ（ＤＡＴＡ）を読み込み、読み込んだデータ（ＤＡＴＡ）をカラムデコーダ１２４の制御により入出力回路１２５に出力することができる。

消去動作時、第１～第ｎページバッファＰＢ１～ＰＢｎは第１～第ｎビットラインＢＬ１～ＢＬｎをフローティング（ｆｌｏａｔｉｎｇ）させることができる。

カラムデコーダ１２４はカラムアドレスＣＡＤＤに応答して入出力回路１２５とページバッファグループ１２３の間でデータを伝達することができる。例えば、カラムデコーダ１２４はデータラインＤＬを通じて第１～第ｎページバッファＰＢ１～ＰＢｎとデータをやりとりしたり、カラムラインＣＬを通じて入出力回路１２５とデータをやりとりすることができる。

入出力回路１２５はメモリコントローラ２００から伝達されたコマンドＣＭＤおよびアドレスＡＤＤＲを制御ロジック１３０に伝達したり、データ（ＤＡＴＡ）をカラムデコーダ１２４とやりとりすることができる。

センシング回路１２６は読み込み動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）または検証動作（ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）時、許容ビット信号ＶＲＹＢＩＴに応答して基準電流を生成し、ページバッファグループ１２３から受信されたセンシング電圧ＶＰＢと基準電流によって生成された基準電圧を比較してパス信号ＰＡＳＳまたはフェイル信号ＦＡＩＬを出力することができる。

制御ロジック１３０はコマンドＣＭＤおよびアドレスＡＤＤＲに応答して動作信号ＯＰＳＩＧ、ロウアドレスＲＡＤＤ、ページバッファ制御信号ＰＢＳＩＧＮＡＬＳおよび許容ビットＶＲＹＢＩＴを出力して周辺回路１２０を制御することができる。

また、制御ロジック１３０はパスＰＡＳＳまたはフェイルＦＡＩＬ信号に応答して検証動作がパスＰＡＳＳまたはフェイルＦＡＩＬされたかを判断することができる。そして、制御ロジック１３０はパスＰＡＳＳまたはフェイルＦＡＩＬ信号を含む検証情報をページバッファグループ１２３に一時保存するようにページバッファグループ１２３を制御することができる。具体的には、制御ロジック１３０はパスＰＡＳＳまたはフェイルＦＡＩＬ信号に応答して、メモリセルのプログラム状態を決定することができる。例えば、メモリセルがトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＴＬＣ）として動作する場合、制御ロジック１３０はメモリセルのプログラム状態が消去状態Ｅまたは第１～第７プログラム状態Ｐ１～Ｐ７のうちいずれか一つであるかどうかを決定することができる。

本発明の一実施例によると、制御ロジック１３０はプログラム電圧制御部１３１および検証動作制御部１３２を含むことができる。プログラム電圧制御部１３１は複数のメモリセルのうち選択されたメモリセルが選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するように周辺回路１２０を制御することができる。具体的には、プログラム電圧制御部１３１はプログラム動作が遂行される選択されたメモリセルに連結されたワードラインにプログラム電圧を印加するように周辺回路１２０を制御することができる。そして、検証動作制御部１３２はプログラム動作が遂行される選択されたメモリセルに検証動作を遂行するように周辺回路１２０を制御することができる。具体的には、検証動作制御部１３２は選択されたメモリセルに連結されたワードラインにメイン検証電圧およびプレ検証電圧を印加するように周辺回路１２０を制御することができる。

図３は、本発明の一実施例に係るメモリブロックを説明するための図面である。

図３を参照すると、メモリブロックＢＬＫｉは第１セレクトラインと第２セレクトラインの間に互いに平行に配列された多数のワードラインが連結され得る。ここで、第１セレクトラインはソースセレクトラインＳＳＬであり得、第２セレクトラインはドレインセレクトラインＤＳＬであり得る。より具体的に説明すると、メモリブロックＢＬＫｉはビットラインＢＬ１～ＢＬｎとソースラインＳＬの間に連結された多数のストリング（ｓｔｒｉｎｇｓ；ＳＴ）を含むことができる。ビットラインＢＬ１～ＢＬｎはストリングＳＴにそれぞれ連結され得、ソースラインＳＬはストリングＳＴに共通で連結され得る。ストリングＳＴは互いに同一に構成され得るため、第１ビットラインＢＬ１に連結されたストリングＳＴを例にして具体的に説明することにする。

ストリングＳＴはソースラインＳＬと第１ビットラインＢＬ１の間で互いに直列で連結されたソースセレクトトランジスタＳＳＴ、多数のメモリセルＦ１～Ｆ１６およびドレインセレクトトランジスタＤＳＴを含むことができる。一つのストリングＳＴにはソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴが少なくとも一つ以上ずつ含まれ得、メモリセルＦ１～Ｆ１６も図面に図示された個数よりさらに多く含まれ得る。

ソースセレクトトランジスタＳＳＴのソース（ｓｏｕｒｃｅ）はソースラインＳＬに連結され得、ドレインセレクトトランジスタＤＳＴのドレイン（ｄｒａｉｎ）は第１ビットラインＢＬ１に連結され得る。メモリセルＦ１～Ｆ１６はソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴの間で直列で連結され得る。互いに異なるストリングＳＴに含まれたソースセレクトトランジスタＳＳＴのゲートはソースセレクトラインＳＳＬに連結され得、ドレインセレクトトランジスタＤＳＴのゲートはドレインセレクトラインＤＳＬに連結され得、メモリセルＦ１～Ｆ１６のゲートは多数のワードラインＷＬ１～ＷＬ１６に連結され得る。互いに異なるストリングＳＴに含まれたメモリセル中で同一のワードラインに連結されたメモリセルのグループを物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＰＧ）と言える。したがって、メモリブロックＢＬＫｉにはワードラインＷＬ１～ＷＬ１６の個数だけの物理ページＰＰＧが含まれ得る。

メモリセルはそれぞれ一つのデータビットを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２個のデータビットを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３個のデータビットを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４個のデータビットを保存できるクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成され得る。

シングルレベルセル（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）は１ビットのデータを保存することができる。シングルレベルセルの一つの物理ページＰＰＧは一つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データを保存することができる。一つの論理ページ（ＬＰＧ）データは一つの物理ページＰＰＧに含まれたセル個数だけのデータビットを含むことができる。

マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、トリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）およびクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）は２ビット以上のデータを保存することができる。この場合、一つの物理ページＰＰＧは２以上の論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データを保存することができる。

図４は，本発明の一実施例に係るプログラム動作を説明するための図面である。

図４を参照すると、複数のプログラム状態を形成するためのプログラム動作はＭ個のプログラムループを含むことができる。各プログラムループは選択されたワードラインにプログラム電圧を印加する動作および選択されたワードラインに検証電圧を印加する動作を含むことができる。プログラム電圧を印加する動作はプログラム区間（ｐｒｏｇｒａｍ ｐｅｒｉｏｄ）に含まれ得、検証電圧を印加する動作は検証区間（ｖｅｒｉｆｙ ｐｅｒｉｏｄ）に含まれ得る。プログラム電圧を選択されたワードラインに印加する動作はメモリセルのしきい電圧を上昇させる動作であり得、検証電圧を印加する動作はしきい電圧を判断して該当メモリセルが目標プログラム状態に到達したかを確認する動作であり得る。例えば、第１プログラムループは第１プログラム電圧Ｖｐｇｍ１および複数の検証電圧Ｖｖｆ１～Ｖｖｆ７を選択されたワードラインに印加する動作を含むことができる。説明の便宜のためにすべてのプログラムループで７個の検証電圧が印加されるものとして図示したが、検証電圧の個数はこれに制限されず、互いに異なる検証電圧が印加され得る。

プログラムループが順次遂行されることによってプログラム電圧はステップ電圧ΔＶｐｇｍだけ上昇することができる。これを増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ；ＩＳＰＰ）方式という。例えば、第２プログラムループで選択されたワードラインに印加される第２プログラム電圧Ｖｐｇｍ２は、第１プログラム電圧Ｖｐｇｍ１よりステップ電圧ΔＶｐｇｍだけ大きくてもよい。説明の便宜のために、ステップ電圧は固定的なものとして図示されたが、ステップ電圧は動的に変更され得る。

Ｍ個のプログラムループが進行される途中て目標プログラム状態に到達したメモリセルは、これ以上プログラムが進行されないようにプログラム禁止（ｉｎｈｉｂｉｔ）状態となり得る。後続プログラムループが進行されてもプログラム禁止状態となったメモリセルのしきい電圧は維持され得る。例えば、第２プログラムループで目標プログラム状態である第２プログラム状態Ｐ２でプログラムが完了したメモリセルは、第３プログラムループ時にプログラム禁止状態となり得る。実施例で、目標プログラム状態に到達したメモリセルのビットラインをプログラム禁止電圧でプリチャージすることができる。ビットラインがプログラム禁止電圧でプリチャージされると、メモリセルのチャネルはプログラム電圧によってセルフブースティングされ、メモリセルがプログラムされないことができる。

図５は、本発明の一実施例に係るプログラムループを説明するための図面である。

図５を参照すると、Ｎ個のプログラムループで構成されたプログラム動作（Ｐｒｏｇｒａｍ Ｏｐｅｒａｔｉｏｎ）が図示されている。具体的には、プログラム動作は第１プログラムループ（ｐｒｏｇｒａｍ ｌｏｏｐ １）～第Ｎプログラムループ（ｐｒｏｇｒａｍ ｌｏｏｐ Ｎ）を含むことができる。複数のメモリセルのうちプログラム動作の対象となる選択されたメモリセルは、プログラム動作を通じて目標プログラム状態にプログラムされ得る。複数のプログラム状態はしきい電圧に基づいて区分され得る。例えば、選択されたメモリセルがシングルレベルセル（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ、ＳＬＣ）として動作する場合、目標プログラム状態は消去状態およびプログラム状態に区分され得る。選択されたメモリセルがマルチレベルセル（ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ、ＭＬＣ）として動作する場合、目標プログラム状態は１個の消去状態および７個のプログラム状態に区分され得る。

各プログラムループはプログラム区間（ｐｒｏｇｒａｍ ｐｅｒｉｏｄ、５１）およびプログラム検証区間（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｐｅｒｉｏｄ、５２）を含むことができる。プログラム区間５１は選択されたメモリセルにデータがプログラムされる区間であり得る。プログラム区間５１はプリチャージ区間、プログラム電圧印加区間、ディスチャージ区間を含むことができる。プリチャージ区間で、選択されたビットラインにプログラム許容電圧がプリチャージされ、非選択ビットラインにプログラム禁止電圧がプリチャージされ得る。プログラム電圧印加区間で、選択されたワードラインにプログラム電圧が印加され、非選択されたワードラインにパス電圧が印加され得る。ディスチャージ区間で、ビットラインにプリチャージされた電圧とワードラインに印加された電圧はディスチャージされ得る。すなわち、プログラム区間５１は選択されたメモリセルのプログラム状態を目標プログラム状態に作るための区間であり得る。

プログラム検証区間５２はプログラムされたデータを検証する区間であり得る。またはプログラム検証区間５２はプログラム区間５１以後、選択されたメモリセルのプログラム状態またはしきい電圧が目標プログラム状態に到達したかどうかを検証する区間であり得る。

具体的には、プログラム検証区間５２はセンシング区間（ｓｅｎｓｉｎｇ ｐｅｒｉｏｄ、５３）およびチェック区間（ｃｈｅｃｋ ｐｅｒｉｏｄ、５４）を含むことができる。そして、センシング区間５３はプリチャージ区間、評価区間、ディスチャージ区間を含むことができる。プリチャージ区間で、ビットラインはプリチャージされ得る。評価区間で、選択されたワードラインに検証電圧が印加され、非選択されたワードラインにパス電圧が印加され得る。評価区間で、検証電圧より高いしきい電圧を有するメモリセルと連結されたビットラインにプリチャージされた電圧は維持され得る。評価区間で、検証電圧より低いしきい電圧を有するメモリセルと連結されたビットラインにプリチャージされた電圧は評価区間の長さに比例してディスチャージされ得る。プリチャージされた電圧が維持されたかまたはディスチャージされたかに関する電圧情報はページバッファグループ１２３に保存され得る。

チェック区間５４はページバッファグループ１２３に保存された電圧情報を使ってプログラム検証のパスまたはフェイルの有無を判断する区間であり得る。チェック区間で、センシング回路１２６は選択されたメモリセルのうち検証電圧より低いしきい電圧を有するメモリセルの個数を基準個数と比較することができる。そして、センシング回路１２６は比較結果によりパス信号またはフェイル信号を出力することができる。ここで、選択されたメモリセルのうち検証電圧より高いしきい電圧を有するメモリセルの個数が第１基準個数より大きいか否かを判断するのはパスビットチェック（ｐａｓｓ ｂｉｔ ｃｈｅｃｋ）動作であり得る。選択されたメモリセルのうち検証電圧より小さいしきい電圧を有するメモリセルの個数が第２基準個数より少ないか否かを判断するのはフェイルビットチェック（ｆａｉｌ ｂｉｔ ｃｈｅｃｋ）動作であり得る。

図６は、本発明の一実施例に係るメモリセルのプログラム状態を説明するための図面である。

図６を参照すると、メモリセルはしきい電圧により消去状態Ｅまたは第１～第７プログラム状態Ｐ１～Ｐ７にプログラムされ得る。図６のメモリセルは１個の消去状態および７個のプログラム状態にプログラムされ得るトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＴＬＣ）で図示されたが、これは説明の便宜のための一実施例に過ぎず、具現時にはマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）、シングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ）、クアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ、ＱＬＣ）等で具現され得る。そして、説明の便宜のために消去状態とプログラム状態を区分したが、消去状態は第０プログラム状態（Ｐ０）で表現することができる。したがって、図６に図示された消去状態Ｅと第１～第７プログラム状態Ｐ１～Ｐ７は第０～第７のプログラム状態で表現されてもよい。

選択されたメモリセルは消去状態Ｅまたは第１～第７プログラム状態Ｐ１～Ｐ７のうちいずれか一つの状態に含まれたしきい電圧を有することができる。すなわち、メモリセルは消去状態Ｅまたは第１～第７プログラム状態Ｐ１～Ｐ７のうちいずれか一つの状態に含まれたしきい電圧を有するようにプログラムされ得る。プログラム動作が遂行される前にメモリセルは消去状態Ｅであり得る。プログラム動作時、消去状態Ｅのメモリセルは選択されたワードラインにプログラム電圧が印加されることによって７個のプログラム状態のうちいずれか一つのプログラム状態にプログラムされ得る。

そして、メモリセルの消去状態Ｅまたは第１～第７プログラム状態Ｐ１～Ｐ７は検証電圧を利用して区分され得る。ここで、検証電圧はメイン検証電圧およびプレ検証電圧に区分され得る。プレ検証電圧は選択されたワードラインにメイン検証電圧を印加する前に印加されるメイン検証電圧より低い電位レベルを有する電圧を意味し得る。

そして、メモリセルの隣接するプログラム状態はメイン検証電圧およびプレ検証電圧に区分され得る。例えば、消去状態Ｅと第１プログラム状態Ｐ１は第１プレ検証電圧Ｖｐｖｆ１および第１メイン検証電圧Ｖｖｆ１により区分され得る。第１プログラム状態Ｐ１と第２プログラム状態Ｐ２は第２プレ検証電圧Ｖｐｖｆ２および第２メイン検証電圧Ｖｖｆ２により区分され得る。第２プログラム状態Ｐ２と第３プログラム状態Ｐ３は第３プレ検証電圧Ｖｐｖｆ３および第３メイン検証電圧Ｖｖｆ３により区分され得る。第３プログラム状態Ｐ３と第４プログラム状態Ｐ４は第４プレ検証電圧Ｖｐｖｆ４および第４メイン検証電圧Ｖｖｆ４により区分され得る。第４プログラム状態Ｐ４と第５プログラム状態Ｐ５は第５プレ検証電圧Ｖｐｖｆ５および第５メイン検証電圧Ｖｖｆ５により区分され得る。第５プログラム状態Ｐ５と第６プログラム状態Ｐ６は第６プレ検証電圧Ｖｐｖｆ６および第６メイン検証電圧Ｖｖｆ６により区分され得る。第６プログラム状態Ｐ６と第７プログラム状態Ｐ７は第７プレ検証電圧Ｖｐｖｆ７および第７メイン検証電圧Ｖｖｆ７により区分され得る。

図６に図示されたプログラム動作方法は一つの消去状態Ｅで第１～第７プログラム状態Ｐ１～Ｐ７を形成することができる。図６に図示されたプログラム状態は図４に図示された第１～第Ｍプログラムループを含むプログラム動作が遂行される間に形成され得る。

図７は、本発明の一実施例に係るあるプログラム状態のフェイルビットチェック動作を説明するための図面である。

図７を参照すると、メモリ装置１００はセンシング回路１２６を利用してフェイルビットチェック動作を遂行できる。ここで、フェイルビットチェック動作は図５に図示されたチェック区間５４で遂行される動作であり得る。

フェイルビットチェック（ｆａｉｌ ｂｉｔ ｃｈｅｃｋ）動作は検証電圧（Ｖｖｆ）より低いしきい電圧を有するメモリセルの個数であるフェイルビットが基準個数より少ないか否かをチェックする動作であり得る。メモリ装置１００はセンシング回路１２６を利用してフェイルビットが基準個数と同一であるか小さければパス信号ＰＡＳＳを制御ロジック１３０に出力することができる。メモリ装置１００はセンシング回路１２６を利用してフェイルビットが基準個数より多ければフェイル信号ＦＡＩＬを制御ロジック１３０に出力することができる。

本発明の一実施例によると、プレ検証動作時、プレ検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数を超過すれば該当プレ検証動作はフェイルと判断することができる。その反対に、プレ検証動作時、プレ検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数と同一であるか小さければ、該当プレ検証動作はパスと判断することができる。

本発明の一実施例によると、メイン検証動作時、メイン検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数を超過すれば該当メイン検証動作はフェイルと判断することができる。そして、メイン検証動作時、メイン検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数と同一であるか小さければ、該当メイン検証動作はパスと判断することができる。

一方、第ｎプログラム状態に対するプログラム検証はメイン検証電圧を利用したフェイルビットチェック動作がパスされると完了され得る。すなわち、第ｎメイン検証電圧より低いしきい電圧を有するメモリセルの個数であるフェイルビットが基準個数と同いつであるか小さい場合、第ｎプログラム状態に対するプログラム検証が完了され得る。ただし、すべてのプログラムループでプレ検証動作およびメイン検証動作を含むプログラム検証動作をすべて遂行する場合、プログラム動作時間が長くなり得る。したがって、特定プログラム状態に対する検証動作で、プレ検証動作中にフェイルビットチェック動作がパスされると（プレ検証動作がパスされると）、以降のプログラムループで特定プログラム状態に対するプレ検証動作を省略しメイン検証動作のみを遂行することによって、プログラム動作時間を短縮させることができる。または本発明の一実施例によると、特定プログラム状態に対するプレ検証動作がパスされる場合にメイン検証動作を遂行することによって、プログラム動作時間を短縮させることができる。

図８は、本発明の一実施例に係る制御ロジックを説明するための図面である。

図８を参照すると、制御ロジック１３０はプログラム電圧制御部１３１、検証動作制御部１３２およびプログラムループ管理部１３３を含むことができ、制御ロジック１３０は選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するように周辺回路１２０を制御することができる。

プログラム電圧制御部１３１は選択されたメモリセルに連結されたワードラインにプログラム電圧を印加するように周辺回路１２０を制御することができる。プログラム電圧制御部１３１はプログラムループが順次遂行されることによってプログラム電圧がステップ電圧ΔＶｐｇｍだけ上昇するように周辺回路１２０を制御することができる。

検証動作制御部１３２はプログラムされたメモリセルに検証動作を遂行するように周辺回路１２０を制御することができる。具体的には、検証動作制御部１３２はプログラムされたメモリセルにプレ検証動作およびメイン検証動作を遂行するように周辺回路１２０を制御することができる。特に、検証動作制御部１３２はプログラムループ管理部１３３から受信したパス情報に基づいてメイン検証動作を遂行したり、プレ検証動作を遂行しないように周辺回路１２０を制御することができる。

本発明の一実施例によると、検証動作制御部１３２は特定プログラム状態に対するプレ検証動作およびメイン検証動作をすべて遂行するように周辺回路１２０を制御することができる。そして、検証動作制御部１３２は特定プログラム状態に対する検証動作中にプレ検証動作がパスされると、特定プログラム状態に対するメイン検証動作のみ遂行するように周辺回路１２０を制御することができる。

本発明の一実施例によると、検証動作制御部１３２は特定プログラム状態に対してプレ検証動作のみ遂行するように周辺回路１２０を制御し、特定プログラム状態に対するプレ検証動作がパスされると、メイン検証動作を遂行するように周辺回路１２０を制御することができる。すなわち、検証動作制御部１３２はメイン検証動作またはプレ検証動作のうちいずれか一つの検証動作のみ遂行するように周辺回路１２０を制御することによってプログラム動作効率を増加させることができる。

一実施例によると、検証動作制御部１３２は検証するメモリセルに連結されたワードラインにメイン検証電圧およびプレ検証電圧を印加するように周辺回路１２０を制御することができる。

プログラムループ管理部１３３は複数のプログラム状態に対するプレ検証動作およびメイン検証動作のパス情報を生成することができる。具体的には、プログラムループ管理部１３３はプログラム動作中、複数のプログラム状態それぞれに対するプレ検証動作およびメイン検証動作がパスされたプログラムループを保存することができる。すなわち、パス情報は各プログラム状態に対するプレ検証動作のパス時点を含むプレパス情報およびメイン検証動作のパス時点を含むメインパス情報を含むことができる。

プログラムループ管理部１３３が生成したプレパス情報およびメインパス情報は検証動作制御部１３２に伝送され得、検証動作制御部１３２はプログラムループ管理部１３３から受信したプレパス情報およびメインパス情報に基づいて検証動作を遂行するように周辺回路１２０を制御することができる。例えば、プログラムループ管理部１３３から第１プログラム状態Ｐ１に対するプレ検証動作（Ｐｒｅ－ｖｅｒｉｆｙ）がパスされる時点が第１プログラムループＬｏｏｐ１であり、第１プログラム状態Ｐ１に対するメイン検証動作（Ｍａｉｎ－ｖｅｒｉｆｙ）がパスされる時点が第５プログラムループＬｏｏｐ５であるというパス情報を受信すれば、検証動作制御部１３２は第２プログラムループからメイン検証電圧を印加するように周辺回路１２０を制御することができる。

図９は、本発明の一実施例に係るメモリコントローラを説明するための図面である。

図９を参照すると、メモリコントローラ１３００はプロセッサ１３１０、ＲＡＭ１３２０、エラー訂正回路１３３０、ＲＯＭ１３６０、ホストインターフェース１３７０、およびメモリインターフェース１３８０を含むことができる。図９に図示されたメモリコントローラ１３００は図１に図示されたメモリコントローラ２００の一実施例であり得る。

プロセッサ１３１０はホストインターフェース１３７０を利用してホスト２０００と通信し、メモリコントローラ１３００の動作を制御するために論理演算を遂行できる。例えば、プロセッサ１３１０はホスト２０００または外部装置から受信した要請に基づいてプログラム命令、データファイル、データ構造などをロードし、各種演算を遂行したりコマンドおよびアドレスを生成することができる。例えば、プロセッサ１３１０はプログラム動作、読み込み動作、消去動作、サスペンド動作およびパラメータセッティング動作に必要な多様なコマンド（ｃｏｍｍａｎｄｓ）を生成することができる。

そして、プロセッサ１３１０はフラッシュ変換階層ＦＴＬの機能を遂行することができる。プロセッサ１３１０はフラッシュ変換階層ＦＴＬを通じてホスト２０００が提供した論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＬＢＡ）を物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＰＢＡ）に変換することができる。フラッシュ変換階層ＦＴＬはマッピングテーブルを利用して論理ブロックアドレス（ＬＢＡ）の入力を受けて物理ブロックアドレス（ＰＢＡ）に変換させることができる。フラッシュ変換階層ＦＴＬのアドレスマッピング方法にはマッピング単位により多様なものがある。代表的なアドレスマッピング方法にはページマッピング方法（Ｐａｇｅ ｍａｐｐｉｎｇ ｍｅｔｈｏｄ）、ブロックマッピング方法（Ｂｌｏｃｋ ｍａｐｐｉｎｇ ｍｅｔｈｏｄ）、そして混合マッピング方法（Ｈｙｂｒｉｄ ｍａｐｐｉｎｇ ｍｅｔｈｏｄ）がある。

そして、プロセッサ１３１０はホスト２０００の要請なしにコマンドを生成することができる。例えば、プロセッサ１３１０はメモリ装置１００のウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）のための動作、メモリ装置１００のガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）のための動作のような背景（ｂａｃｋｇｒｏｕｎｄ）動作のためにコマンドを生成することができる。

ＲＡＭ１３２０はプロセッサ１３１０のバッファメモリ、動作メモリまたはキャッシュメモリとして使われ得る。そして、ＲＡＭ１３２０はプロセッサ１３１０が実行するコードおよびコマンドを保存することができる。ＲＡＭ１３２０はプロセッサ１３１０により処理されるデータを保存することができる。そして、ＲＡＭ１３２０は具現時にＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）またはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）を含んで具現され得る。

エラー訂正回路１３３０はプログラム動作または読み込み動作時にエラーを検出し、検出されたエラーを訂正することができる。具体的には、エラー訂正回路１３３０はエラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ、ＥＣＣ）によりエラー訂正動作を遂行できる。そして、エラー訂正回路１３３０はメモリ装置１００に書き込まれるデータに基づいてエラー訂正エンコーディング（ＥＣＣ ｅｎｃｏｄｉｎｇ）を遂行できる。エラー訂正エンコーディングが遂行されたデータはメモリインターフェース１３８０を通じてメモリ装置１００に伝達され得る。また、エラー訂正回路１３３０はメモリ装置１００からメモリインターフェース１３８０を通じて受信されるデータに対してエラー訂正デコーディング（ＥＣＣ ｄｅｃｏｄｉｎｇ）を遂行できる。

ＲＯＭ１３６０はメモリコントローラ１３００の動作に必要な多様な情報を保存する保存部（ｓｔｏｒａｇｅ ｕｎｉｔ）として使われ得る。具体的には、ＲＯＭ１３６０はマップテーブル（ｍａｐ ｔａｂｌｅ）を含むことができ、マップテーブルには物理－論理アドレス情報と論理－物理アドレス情報が保存され得る。そして、ＲＯＭ１３６０はプロセッサ１３１０により制御され得る。

ホストインターフェース１３７０はホスト２０００およびメモリコントローラ１３００間のデータの交換を遂行するためのプロトコルを含むことができる。具体的には、ホストインターフェース１３７０はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、事由（ｐｒｉｖａｔｅ）プロトコルなどのような多様なインターフェースプロトコルのうち少なくとも一つを通じてホスト２０００と通信するように構成され得る。

メモリインターフェース１３８０はプロセッサ１３１０の制御により通信プロトコルを利用してメモリ装置１００と通信を遂行できる。具体的には、メモリインターフェース１３８０はチャネルを通じてコマンド、アドレスおよびデータをメモリ装置１００と通信することができる。例えば、メモリインターフェース１３８０はナンドインターフェース（ＮＡＮＤ ｉｎｔｅｒｆａｃｅ）を含むことができる。

図１０は、本発明の一実施例に係るメモリカードシステムを説明するための図面である。

図１０を参照すると、メモリカードシステム３０００はメモリコントローラ３１００、メモリ装置３２００およびコネクタ３３００を含むことができる。

メモリコントローラ３１００はメモリ装置３２００と電気的に連結され、メモリコントローラ３１００はメモリ装置３２００をアクセスするように構成され得る。例えば、メモリコントローラ３１００はメモリ装置３２００に対する読み取り動作、書き込み動作、イレイズ動作および背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成され得る。メモリコントローラ３１００はメモリ装置３２００およびホストの間にインターフェースを提供するように構成され得る。そして、メモリコントローラ３１００はメモリ装置３２００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動することができる。

例えば、メモリコントローラ３１００はラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、メモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）、エラー訂正部のような構成要素を含むことができる。

メモリコントローラ３１００はコネクタ３３００を通じて外部装置と通信することができる。メモリコントローラ３１００は特定の通信規格に沿って外部装置（例えば、ホスト）と通信することができる。例示的に、メモリコントローラ３１００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイアワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどのような多様な通信規格のうち少なくとも一つを通じて外部装置と通信するように構成され得る。例示的に、コネクタ３３００は前述された多様な通信規格のうち少なくとも一つによって定義され得る。

例示的に、メモリ装置３２００はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ナンドフラッシュメモリ、ノアフラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ－Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ ＲＡＭ）などのような多様な不揮発性メモリ素子で具現され得る。

メモリコントローラ３１００およびメモリ装置３２００は、一つの半導体装置で集積されてメモリカードを構成することができる。例えば、メモリコントローラ３１００およびメモリ装置３２００は、一つの半導体装置で集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュカード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ｍｉｃｒｏ－ＭＭＣ、ｅＭＭＣ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、汎用フラッシュ記憶装置（ＵＦＳ）などのようなメモリカードを構成することができる。

図１１は、本発明の一実施例に係るＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを説明するための図面である。

図１１を参照すると、ＳＳＤシステム４０００はホスト４１００およびＳＳＤ４２００を含むことができる。ＳＳＤ４２００は信号コネクタ４００１を通じてホスト４１００と信号ＳＩＧをやりとりし、電源コネクタ４００２を通じて電源ＰＷＲの入力を受けることができる。ＳＳＤ４２００はＳＳＤコントローラ４２１０、複数のフラッシュメモリ４２２１～４２２ｎ、補助電源装置４２３０、およびバッファメモリ４２４０を含むことができる。

実施例で、ＳＳＤコントローラ４２１０は図１を参照して説明されたメモリコントローラ２００の機能を遂行することができる。ＳＳＤコントローラ４２１０はホスト４１００から受信された信号ＳＩＧに応答して複数のフラッシュメモリ４２２１～４２２ｎを制御することができる。例示的に、信号ＳＩＧはホスト４１００およびＳＳＤ４２００のインターフェースに基づいた信号であり得る。例えば、信号ＳＩＧはＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイアワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどのようなインターフェースのうち少なくとも一つによって定義された信号であり得る。

補助電源装置４２３０は電源コネクタ４００２を通じてホスト４１００と連結され得る。補助電源装置４２３０はホスト４１００から電源ＰＷＲの入力を受け、充電することができる。補助電源装置４２３０はホスト４１００からの電源の供給が円滑でない場合、ＳＳＤ４２００の電源を提供することができる。例示的に、補助電源装置４２３０はＳＳＤ４２００内に位置してもよく、ＳＳＤ４２００の外に位置してもよい。例えば、補助電源装置４２３０はメインボードに位置し、ＳＳＤ４２００に補助電源を提供してもよい。

バッファメモリ４２４０はＳＳＤ４２００のバッファメモリとして動作することができる。例えば、バッファメモリ４２４０はホスト４１００から受信されたデータまたは複数のフラッシュメモリ４２２１～４２２ｎから受信されたデータを一時保存したり、フラッシュメモリ４２２１～４２２ｎのメタデータ（例えば、マッピングテーブル）を一時保存することができる。バッファメモリ４２４０はＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＲＡＭなどのような揮発性メモリまたはＦＲＡＭ（登録商標）、ＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭなどのような不揮発性メモリを含むことができる。

図１２は、本発明の一実施例に係る使用者システムを説明するための図面である。

図１２を参照すると、使用者システム５０００はアプリケーションプロセッサ５１００、メモリモジュール５２００、ネットワークモジュール５３００、ストレージモジュール５４００、および使用者インターフェース５５００を含むことができる。

アプリケーションプロセッサ５１００は使用者システム５０００に含まれた構成要素、運営体制（ＯＳ；Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、または使用者プログラムなどを駆動させることができる。例示的に、アプリケーションプロセッサ５１００は使用者システム５０００に含まれた構成要素を制御するコントローラ、インターフェース、グラフィックエンジンなどを含むことができる。アプリケーションプロセッサ５１００はシステムオンチップ（ＳｏＣ；Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）で提供され得る。

メモリモジュール５２００は使用者システム５０００のメインメモリ、動作メモリ、バッファメモリ、またはキャッシュメモリとして動作することができる。メモリモジュール５２００はＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＡＲＭ、ＬＰＤＤＲ３ ＳＤＲＡＭ、ＬＰＤＤＲ３ ＳＤＲＡＭなどのような揮発性ランダムアクセスメモリまたはＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦＲＡＭ（登録商標）などのような不揮発性ランダムアクセスメモリを含むことができる。例示的に、アプリケーションプロセッサ５１００およびメモリモジュール５２００はＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）に基づいてパッケージ化されて一つの半導体パッケージで提供され得る。

ネットワークモジュール５３００は外部装置と通信を遂行できる。例示的に、ネットワークモジュール５３００はＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷＣＤＭＡ（ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＣＤＭＡ－２０００、ＴＤＭＡ（Ｔｉｍｅ Ｄｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、Ｗｉｍａｘ、ＷＬＡＮ、ＵＷＢ、ブルートゥース（登録商標）、Ｗｉ－Ｆｉなどのような無線通信を支援することができる。例示的に、ネットワークモジュール５３００はアプリケーションプロセッサ５１００に含まれ得る。

ストレージモジュール５４００はデータを保存することができる。例えば、ストレージモジュール５４００はアプリケーションプロセッサ５１００から受信したデータを保存することができる。またはストレージモジュール５４００はストレージモジュール５４００に保存されたデータをアプリケーションプロセッサ５１００で伝送することができる。例示的に、ストレージモジュール５４００はＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＮＡＮＤ ｆｌａｓｈ、ＮＯＲ ｆｌａｓｈ、３次元構造のＮＡＮＤフラッシュなどのような不揮発性半導体メモリ素子で具現され得る。例示的に、ストレージモジュール５４００は使用者システム５０００のメモリカード、外装型ドライブなどのような脱着式保存媒体（ｒｅｍｏｖａｂｌｅ ｄｒｉｖｅ）で提供され得る。

例示的に、ストレージモジュール５４００は複数の不揮発性メモリ装置を含むことができ、複数の不揮発性メモリ装置は図１～図３を参照して説明したメモリ装置と同一に動作することができる。ストレージモジュール５４００は図１を参照して説明された保存装置１０００と同一に動作することができる。

使用者インターフェース５５００はアプリケーションプロセッサ５１００にデータまたは命令語を入力したり、または外部装置にデータを出力するインターフェースを含むことができる。例示的に、使用者インターフェース５５００はキーボード、キーパッド、ボタン、タッチパネル、タッチスクリーン、タッチパッド、タッチボール、カメラ、マイク、ジャイロスコープセンサ、振動センサ、圧電素子などのような使用者入力インターフェースを含むことができる。使用者インターフェース５５００はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ）表示装置、ＬＥＤ、スピーカー、モニターなどのような使用者出力インターフェースを含むことができる。

１００：メモリ装置
１２０：周辺回路
１３０：制御ロジック

Claims (20)

1. 複数のメモリセルを含むメモリセルアレイ；
   前記複数のメモリセルのうち選択されたメモリセルにプログラム動作を遂行する周辺回路；および
   前記選択されたメモリセルが前記選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するように前記周辺回路を制御する制御ロジック；を含むものの、
   前記制御ロジックは、
   前記選択されたメモリセルの目標プログラム状態のうちいずれか一つのプログラム状態に対するプレ検証動作がパスされると、前記いずれか一つのプログラム状態に対するメイン検証動作を遂行するように前記周辺回路を制御する、メモリ装置。
2. 前記制御ロジックは、
   前記いずれか一つのプログラム状態に対するプレ検証動作がパスされると、前記いずれか一つのプログラム状態に対する前記プレ検証動作を省略するように前記周辺回路を制御する、請求項１に記載のメモリ装置。
3. 前記プレ検証動作は、
   プレ検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数を超過すればフェイルと判断する、請求項１に記載のメモリ装置。
4. 前記メイン検証動作は、
   メイン検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数を超過すればフェイルと判断する、請求項１に記載のメモリ装置。
5. 前記メイン検証電圧は、
   プレ検証電圧より高いレベルの電位を有する、請求項４に記載のメモリ装置。
6. 前記制御ロジックは、
   前記プレ検証動作がパスされたプログラムループに関するプレパス情報および前記メイン検証動作がパスされたプログラムループに関するメインパス情報を生成するプログラムループ管理部；を含む、請求項１に記載のメモリ装置。
7. 前記制御ロジックは、
   前記プレパス情報および前記メインパス情報に基づいて、前記選択されたメモリセル以後にプログラムされるメモリセルに対する後続プログラム動作を制御する、請求項６に記載のメモリ装置。
8. 前記プログラム動作は、
   プログラムループが順次遂行されることによって印加されるプログラム電圧がステップ電圧だけ上昇する増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）である、請求項１に記載のメモリ装置。
9. 前記制御ロジックは、
   前記選択されたメモリセルに連結されたワードラインにプログラム電圧を印加するように前記周辺回路を制御するプログラム電圧制御部；および
   前記選択されたメモリセルに連結されたワードラインにメイン検証動作のためのメイン検証電圧およびプレ検証動作のためのプレ検証電圧を印加するように前記周辺回路を制御する検証動作制御部；を含む、請求項１に記載のメモリ装置。
10. 前記周辺回路は、
    前記プログラム動作に印加されるプログラム電圧、メイン検証電圧およびプレ検証電圧を含む内部電圧を生成する電圧生成部；を含む、請求項１に記載のメモリ装置。
11. 複数のメモリセルを含むメモリセルアレイ；
    前記複数のメモリセルのうち選択されたメモリセルに複数のプログラムループを含むプログラム動作を遂行する周辺回路；および
    前記選択されたメモリセルが前記選択されたメモリセルそれぞれに対応する目標プログラム状態を形成するかを確認するメイン検証動作およびプレ検証動作を含むプログラム検証動作を遂行するように前記周辺回路を制御する制御ロジック；を含むものの、
    前記プレ検証動作は、
    前記複数のプログラムループのうちいずれか一つのプログラムループから前記選択されたメモリセルの目標プログラム状態のうちいずれか一つのプログラム状態に対するプレ検証動作がパスされると、前記いずれか一つのプログラムループの次のプログラムループで前記いずれか一つのプログラム状態に対するプレ検証動作を省略するように前記周辺回路を制御する、メモリ装置。
12. 前記制御ロジックは、
    前記いずれか一つのプログラム状態に対する前記プレ検証動作がパスされると、前記いずれか一つのプログラム状態に対するメイン検証動作のみを遂行するように前記周辺回路を制御する、請求項１１に記載のメモリ装置。
13. 前記プレ検証動作は、
    プレ検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数を超過すればフェイルと判断する、請求項１１に記載のメモリ装置。
14. 前記メイン検証動作は、
    メイン検証電圧より低いしきい電圧を有するメモリセルの個数が基準個数を超過すればフェイルと判断する、請求項１１に記載のメモリ装置。
15. 前記メイン検証動作は、
    前記プレ検証動作のためのプレ検証電圧より高いレベルの電位を有する前記メイン検証電圧を利用する、請求項１４に記載のメモリ装置。
16. 前記制御ロジックは、
    前記プレ検証動作がパスされたプログラムループに関するプレパス情報および前記メイン検証動作がパスされたプログラムループに関するメインパス情報を生成するプログラムループ管理部；を含む、請求項１１に記載のメモリ装置。
17. 前記制御ロジックは、
    前記プレパス情報および前記メインパス情報に基づいて、前記選択されたメモリセル以後にプログラムされるメモリセルに対する後続プログラム動作を制御する、請求項１６に記載のメモリ装置。
18. 前記プログラム動作は、
    プログラムループが順次遂行されることによって印加されるプログラム電圧がステップ電圧だけ上昇する増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）である、請求項１１に記載のメモリ装置。
19. 前記制御ロジックは、
    前記選択されたメモリセルに連結されたワードラインにプログラム電圧を印加するように前記周辺回路を制御するプログラム電圧制御部；および
    前記選択されたメモリセルに連結されたワードラインにメイン検証動作のためのメイン検証電圧およびプレ検証動作のためのプレ検証電圧を印加するように前記周辺回路を制御する検証動作制御部；を含む、請求項１１に記載のメモリ装置。
20. 前記周辺回路は、
    前記プログラム動作に印加されるプログラム電圧、メイン検証電圧およびプレ検証電圧を含む内部電圧を生成する電圧生成部；を含む、請求項１１に記載のメモリ装置。

Images