KR20220050691A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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양인곤
김태호
신재현
임성묵
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에스케이하이닉스 주식회사
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 페이지 버퍼, 전압 생성부 및 테스트 제어부를 포함할 수 있다. 페이지 버퍼는 메모리 셀과 비트라인을 통해 연결되고, 비트라인과 전기적으로 연결된 센싱 노드의 전위를 통해 메모리 셀의 문턱 전압을 센싱할 수 있다. 전압 생성부는 센싱 노드에 인가될 테스트 전압을 생성할 수 있다. 테스트 제어부는 테스트 전압을 센싱 노드에 인가하도록 전압 생성부를 제어하고, 센싱 노드의 누설 전류 값을 기초로 페이지 버퍼의 결함을 검출할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 페이지 버퍼 테스트 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 페이지 버퍼, 전압 생성부 및 테스트 제어부를 포함할 수 있다. 페이지 버퍼는 메모리 셀과 비트라인을 통해 연결되고, 비트라인과 전기적으로 연결된 센싱 노드의 전위를 통해 메모리 셀의 문턱 전압을 센싱할 수 있다. 전압 생성부는 센싱 노드에 인가될 테스트 전압을 생성할 수 있다. 테스트 제어부는 테스트 전압을 센싱 노드에 인가하도록 전압 생성부를 제어하고, 센싱 노드의 누설 전류 값을 기초로 페이지 버퍼의 결함을 검출할 수 있다.
본 발명의 실시 예에 따른, 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼를 포함하는 메모리 장치의 동작 방법은, 테스트 전압을 생성하는 단계; 페이지 버퍼에서, 메모리 셀의 문턱 전압을 센싱하기 위해 비트라인과 전기적으로 연결된 센싱 노드에 테스트 전압을 인가하는 단계; 및 센싱 노드의 누설 전류 값을 기초로 페이지 버퍼의 결함을 검출하는 단계;를 포함할 수 있다.
본 발명의 실시 예에 따른 페이지 버퍼는 제1 내지 제6 스위치를 포함할 수 있다. 제1 스위치는 비트라인과 공통 센싱 노드 사이에 연결될 수 있다 제2 스위치 및 제3 스위치는 전원 노드와 센싱 노드 사이에 직렬로 연결될 수 있다. 제4 스위치는 공통 센싱 노드와 센싱 노드 사이에 연결될 수 있다. 제5 스위치 및 제 6 스위치는 접지 전압 노드와 센싱 노드 사이에 직렬로 연결될 수 있다. 페이지 버퍼는 제1 및 제6 스위치는 턴 오프시키고 제2 및 제3 스위치는 턴 온시켜, 전원 노드를 통해 센싱 노드에 테스트 전압을 인가할 수 있다. 페이지 버퍼는 제4 스위치의 턴 온 여부에 따라 공통 센싱 노드에 테스트 전압을 인가할 수 있다.
본 기술에 따르면 향상된 페이지 버퍼 테스트 성능을 갖는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 일 실시 예에 따른 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 5a는 일 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5b는 일 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 6은 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 테스트 제어부(131) 및 테스트 정보 저장부(132)를 포함할 수 있다.
테스트 제어부(131)는 읽기 및 쓰기 회로(123)에 포함된 페이지 버퍼의 결함을 검출할 수 있다. 테스트 제어부(131)는 페이지 버퍼의 센싱 노드에 인가할 테스트 전압을 생성하도록 전압 생성부(122)를 제어할 수 있다. 실시 예에서, 전압 생성부(122)는 외부 전압을 기초로 전원 전압을 생성할 수 있다. 전압 생성부(122)는 외부 전압 또는 전원 전압을 기초로 테스트 전압을 생성할 수 있다.
테스트 제어부(131)는 센싱 노드에 테스트 전압이 인가된 이후에 센싱 노드의 전위의 변동 폭을 기초로 센싱 노드의 누설 전류 값을 결정할 수 있다. 테스트 제어부(131)는 누설 전류 값과 기준 값의 비교 결과를 기초로 페이지 버퍼의 결함을 검출 할 수 있다. 예를 들어, 테스트 제어부(131)는 누설 전류 값이 기준 값을 초과하면, 페이지 버퍼에 결함이 존재하는 것으로 판단할 수 있다.
실시 예에서, 테스트 제어부(131)가 센싱 노드에 테스트 전압을 인가하여 페이지 버퍼의 결함을 검출하는 동작은 웨이퍼 테스트 단계에서 수행될 수 있다. 단, 페이지 버퍼의 결함을 검출하는 동작이 수행되는 시기는 본 실시 예에 제한되지 않는다.
테스트 정보 저장부(132)는 페이지 버퍼의 결함이 검출되면, 페이지 버퍼와 연결된 메모리 셀을 포함하는 메모리 블록에 관한 정보를 저장할 수 있다. 해당 메모리 블록은 배드 블록으로 설정될 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 일 실시 예에 따른 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼는 비트라인(BL)을 통해 메모리 셀과 연결될 수 있다. 페이지 버퍼는 제1 스위치 내지 제6 스위치(S1~S6) 및 래치를 포함할 수 있다. 페이지 버퍼는 제7 및 제8 스위치(S7, S8)를 추가로 포함할 수 있다.
도 4에서 제1 스위치(S1)는 비트라인(BL)과 공통 센싱 노드(CSO) 사이에 연결되고, 페이지 버퍼 신호(PB_SENSE)에 따라 제어될 수 있다.
제2 스위치(S2) 및 제3 스위치(S3)는 전원 노드와 센싱 노드(SO) 사이에 직렬로 연결될 수 있다. 제2 스위치(S2)는 래치에 저장된 데이터 신호(QS)에 따라 제어될 수 있다. 제3 스위치(S3)는 프리차지 신호(SA_PRECH_N)에 따라 제어될 수 있다.
제4 스위치(S4)는 공통 센싱 노드(CSO)와 센싱 노드(SO) 사이에 연결되고, 센싱 전달 신호(SA_SENSE)에 따라 제어될 수 있다.
제5 스위치(S5) 및 제6 스위치(S6)는 접지 전압 노드와 센싱 노드(SO) 사이에 직렬로 연결될 수 있다. 제5 스위치(S5)는 디스차지 신호(SA_DISCH)에 따라 제어될 수 있다. 제6 스위치(S6)는 래치에 저장된 데이터 신호(QS)에 따라 제어될 수 있다.
제7 스위치(S7)는 제2 스위치(S2) 및 제3 스위치(S3)의 연결 부와 공통 센싱 노드(CSO) 사이에 연결될 수 있다. 제7 스위치(S7)는 프리차지 전송 신호(SA_CSOC)에 따라 제어될 수 있다.
제8 스위치(S8)는 래치와 접지 전압 노드 사이에 연결되고, 센싱 노드(SO)의 전위 값에 따라 제어될 수 있다.
실시 예에서, 전원 노드에 외부 전압을 기초로 생성된 전원 전압(VCORE)이 인가될 수 있다. 다른 실시 예에서, 전원 노드에 외부 전압이 인가될 수 있다. 전원 노드에 인가되는 전압은 본 실시 예에 제한되지 않는다.
도 4에서, 페이지 버퍼는 미리 설정된 시간 동안 전원 노드를 통해 센싱 노드(SO)에 테스트 전압을 인가할 수 있다. 예를 들어, 페이지 버퍼는 미리 설정된 시간 동안 제1, 제4, 제5 및 제6 스위치(S1, S4, S5, S6)는 턴 오프시키고 제2 및 제3 스위치(S2, S3)는 턴 온시킬 수 있다.
다른 실시 예에서, 페이지 버퍼는 미리 설정된 시간 동안 전원 노드를 통해 센싱 노드(SO)및 공통 센싱 노드(CSO)에 테스트 전압을 인가할 수 있다. 예를 들어, 페이지 버퍼는 미리 설정된 시간 동안 제1, 제5 및 제6 스위치(S1, S5, S6)는 턴 오프시키고 제2, 제3 및 제4 스위치(S2, S3, S4)는 턴 온시킬 수 있다.
페이지 버퍼는 미리 설정된 시간 동안, 제1 스위치(S1)에 로우 레벨의 페이지 버퍼 신호(PB_SENSE)를 인가할 수 있다. 페이지 버퍼는 제3 스위치(S3)에 로우 레벨의 프리차지 신호(SA_PRECH_N)를 인가할 수 있다. 페이지 버퍼는 제4 스위치(S4)에 로우 레벨의 센싱 전달 신호(SA_SENSE)를 인가할 수 있다. 페이지 버퍼는 제5 스위치(S5)에 로우 레벨 또는 하이 레벨의 디스차지 신호(SA_DISCH)를 인가할 수 있다. 페이지 버퍼는 제2 스위치(S2) 및 제6 스위치(S6)에 로우 레벨의 데이터 신호(QS)를 인가할 수 있다. 이 때 센싱 노드(SO)에만 테스트 전압이 인가될 수 있다. 센싱 노드(SO)에 테스트 전압이 인가되기 전 래치에 저장된 데이터 신호(QS)는 로우 레벨로 설정될 수 있다.
실시 예에서, 페이지 버퍼는 미리 설정된 시간 동안, 제1 스위치(S1)에 로우 레벨의 페이지 버퍼 신호(PB_SENSE)를 인가할 수 있다. 페이지 버퍼는 제3 스위치(S3)에 로우 레벨의 프리차지 신호(SA_PRECH_N)를 인가할 수 있다. 페이지 버퍼는 제4 스위치(S4)에 하이 레벨의 센싱 전달 신호(SA_SENSE)를 인가할 수 있다. 페이지 버퍼는 제5 스위치(S5)에 로우 레벨 또는 하이 레벨의 디스차지 신호(SA_DISCH)를 인가할 수 있다. 페이지 버퍼는 제2 스위치(S2) 및 제6 스위치(S6)에 로우 레벨의 데이터 신호(QS)를 인가할 수 있다. 실시 예에서, 센싱 노드(SO)에 테스트 전압이 인가되기 전 래치에 저장된 데이터 신호(QS)는 로우 레벨로 설정될 수 있다. 이 때 센싱 노드(SO) 및 공통 센싱 노드(CSO)에 테스트 전압이 인가될 수 있다. 센싱 노드(SO) 및 공통 센싱 노드(CSO)에 테스트 전압이 인가되기 전 래치에 저장된 데이터 신호(QS)는 로우 레벨로 설정될 수 있다.
실시 예에서, 제1 및 제4 내지 제8 스위치(S1, S4~S8)는 NMOS 트랜지스터를 포함할 수 있다. 제2 및 제3 스위치(S2, S3)는 PMOS 트랜지스터를 포함할 수 있다. 단 각 스위치에 포함되는 트랜지스터는 본 실시 예에 제한되지 않는다. NMOS 트랜지스터는 PMOS 트랜지스터로 대체될 수 있다. 반대로 PMOS 트랜지스터는 NMOS 트랜지스터로 대체될 수 있다.
도 5a는 일 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5a를 참조하면, 페이지 버퍼는 메모리 장치 외부 요청에 따라 테스트 모드에 진입할 수 있다. 페이지 버퍼는 웨이퍼 테스트 단계에서 테스트 모드에 진입할 수 있다. 페이지 버퍼는 테스트 모드에 진입 후 미리 설정된 시간 이후에 테스트 모드에서 빠져나올 수 있다.
도 4 및 도 5a를 참조하면, 테스트 모드에 진입 이전부터, 페이지 버퍼 신호(PB_SENSE)는 로우 레벨로 설정될 수 있다. 프리차지 전송 신호(SA_CSOC)는 로우 레벨로 설정될 수 있다. 디스차지 신호(SA_DISCH)는 로우 레벨로 설정될 수 있다. 센싱 전송 신호(SA_SENSE)는 로우 레벨로 설정될 수 있다. 래치에 저장된 데이터 신호(QS)는 로우 레벨로 설정될 수 있다. 테스트 모드에 진입 시점에, 프리차지 신호(SA_PRECH_N)는 로우 레벨로 설정될 수 있다.
미리 설정된 시간 동안 센싱 노드(SO)에는 전원 노드를 통해 전달되는 테스트 전압(Vtest)이 인가될 수 있다. 테스트 전압은 외부 전압 또는 외부 전압을 기초로 생성되는 전원 전압일 수 있다.
테스트 모드에서 빠져 나온 뒤 센싱 노드(SO)의 전위의 변동 폭에 따라 누설 전류 값이 결정될 수 있다. 누설 전류 값과 기준 값의 비교 결과를 기초로 페이지 버퍼의 결함이 검출될 수 있다.
예를 들어, 센싱 노드(SO)의 전위가 일정한 폭 이상으로 하락하면, 센싱 노드(SO)와 접지 전압 노드 사이에 브릿지(Bridge)가 존재하는 것으로 판단될 수 있다. 즉, 브릿지로 인해 센싱 노드(SO)의 누설 전류가 발생하고, 누설 전류의 값이 기준 값을 초과하면 센싱 노드(SO)의 데이터 값이 비신뢰적(Unreliable)이므로 해당 페이지 버퍼는 결함이 있는 것으로 판단될 수 있다.
도 5b는 일 실시 예에 따른 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5b를 참조하면, 도 5a와 비교하여 테스트 모드에 진입 시점에 센싱 전송 신호(SA_SENSE)는 하이 레벨로 설정될 수 있다. 다른 신호는 마찬가지로 설정될 수 있다.
미리 설정된 시간 동안 센싱 노드(SO) 및 공통 센싱 노드(CSO)에는 전원 노드를 통해 전달되는 테스트 전압(Vtest)이 인가될 수 있다. 테스트 전압은 외부 전압 또는 외부 전압을 기초로 생성되는 전원 전압일 수 있다.
테스트 모드에서 빠져 나온 뒤 센싱 노드(SO)의 전위의 변동 폭 및 공통 센싱 노드(CSO)의 전위의 변동 폭에 따라 누설 전류 값이 결정될 수 있다. 누설 전류 값과 기준 값의 비교 결과를 기초로 페이지 버퍼의 결함이 검출될 수 있다. 페이지 버퍼의 결함은 도 5a에서 설명된 것과 마찬가지로 판단될 수 있다.
도 6은 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, S601단계에서 메모리 장치는 테스트 전압을 생성할 수 있다. 메모리 장치는 메모리 장치 외부에서 입력되는 외부 전압을 기초로 전원 전압을 생성할 수 있다. 메모리 장치는 외부 전압 또는 전원 전압을 기초로 테스트 전압을 생성할 수 있다.
S603단계에서 메모리 장치는 페이지 버퍼의 센싱 노드에 테스트 전압을 인가할 수 있다. 메모리 장치는 웨이퍼 테스트 단계에서 페이지 버퍼의 센싱 노드에 테스트 전압을 인가할 수 있다. 단, 테스트 동작의 수행 시기는 본 실시 예에 제한되지 않는다. 메모리 장치는 외부의 요청에 따라 테스트 동작을 수행할 수 있다. 메모리 장치는 내부 자체적으로 테스트 동작을 수행할 수 있다. 다양한 실시 예에서 센싱 노드 및 공통 센싱 노드 모두에 테스트 전압이 인가될 수 있다.
S605단계에서, 메모리 장치는 센싱 노드의 누설 전류 값을 기초로 페이지 버퍼의 불량을 검출할 수 있다.
S607단계에서, 메모리 장치는 불량이 검출된 페이지 버퍼에 대응되는 메모리 블록을 배드 블록으로 관리할 수 있다. 페이지 버퍼에 대응되는 메모리 블록은 페이지 버퍼와 연결된 메모리 셀을 포함하는 메모리 블록일 수 있다.
도 7은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 7을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 8은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 8을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 9를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
121: 어드레스 디코더
122: 전압 생성부
123: 읽기 및 쓰기 회로
124: 데이터 입출력 회로
125: 센싱 회로
130: 제어 로직
131: 테스트 제어부
132: 테스트 정보 저장부

Claims (15)

  1. 메모리 셀과 비트라인을 통해 연결되고, 상기 비트라인과 전기적으로 연결된 센싱 노드의 전위를 통해 상기 메모리 셀의 문턱 전압을 센싱하는 페이지 버퍼;
    상기 센싱 노드에 인가될 테스트 전압을 생성하는 전압 생성부; 및
    상기 테스트 전압을 상기 센싱 노드에 인가하도록 상기 전압 생성부를 제어하고, 상기 센싱 노드의 누설 전류 값을 기초로 상기 페이지 버퍼의 결함을 검출하는 테스트 제어부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 테스트 제어부는,
    상기 센싱 노드에 상기 테스트 전압이 인가된 이후에 상기 센싱 노드의 전위의 변동 폭을 기초로 상기 센싱 노드의 누설 전류 값을 결정하는 메모리 장치.
  3. 제 2항에 있어서, 상기 테스트 제어부는,
    상기 센싱 노드의 누설 전류 값과 기준 값의 비교 결과를 기초로 상기 페이지 버퍼의 결함을 검출하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 페이지 버퍼의 결함이 검출되면, 상기 페이지 버퍼와 연결된 상기 메모리 셀을 포함하는 메모리 블록에 관한 정보를 저장하는 테스트 정보 저장부;를 더 포함하는 메모리 장치.
  5. 제 1항에 있어서, 상기 전압 생성부는,
    외부 전압을 기초로 전원 전압을 생성하고, 상기 외부 전압 또는 상기 전원 전압을 기초로 상기 테스트 전압을 생성하는 메모리 장치.
  6. 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼를 포함하는 메모리 장치의 동작 방법에 있어서,
    테스트 전압을 생성하는 단계;
    상기 페이지 버퍼에서, 상기 메모리 셀의 문턱 전압을 센싱하기 위해 상기 비트라인과 전기적으로 연결된 센싱 노드에 상기 테스트 전압을 인가하는 단계; 및
    상기 센싱 노드의 누설 전류 값을 기초로 상기 페이지 버퍼의 결함을 검출하는 단계;를 포함하는 메모리 장치의 동작 방법.
  7. 제 6항에 있어서, 상기 페이지 버퍼의 결함을 검출하는 단계는,
    상기 센싱 노드에 상기 테스트 전압이 인가된 이후에 상기 센싱 노드의 전위의 변동 폭을 기초로 상기 센싱 노드의 누설 전류 값을 결정하는 단계; 및
    상기 센싱 노드의 누설 전류 값과 기준 값의 비교 결과를 기초로 상기 페이지 버퍼의 결함을 검출하는 단계;를 포함하는 메모리 장치의 동작 방법.
  8. 제 6항에 있어서, 상기 테스트 전압을 생성하는 단계는,
    외부 전압을 기초로 전원 전압을 생성하는 단계; 및
    상기 외부 전압 또는 상기 전원 전압을 기초로 상기 테스트 전압을 생성하는 단계;를 포함하는 메모리 장치의 동작 방법.
  9. 제 6항에 있어서,
    상기 페이지 버퍼의 결함이 검출되면, 상기 페이지 버퍼와 연결된 상기 메모리 셀을 포함하는 메모리 블록에 관한 정보를 저장하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  10. 비트라인과 공통 센싱 노드 사이에 연결되는 제1 스위치;
    전원 노드와 센싱 노드 사이에 직렬로 연결되는 제2 스위치 및 제3 스위치;
    상기 공통 센싱 노드와 상기 센싱 노드 사이에 연결되는 제4 스위치; 및
    접지 전압 노드와 상기 센싱 노드 사이에 직렬로 연결되는 제5 스위치 및 제 6 스위치;를 포함하고,
    상기 제1 및 제6 스위치는 턴 오프시키고 상기 제2 및 제3 스위치는 턴 온시켜 상기 전원 노드를 통해 상기 센싱 노드에 테스트 전압을 인가하고, 상기 제4 스위치의 턴 온 여부에 따라 상기 공통 센싱 노드에 상기 테스트 전압을 인가하는 페이지 버퍼.
  11. 제 10항에 있어서,
    외부 전압 또는 상기 외부 전압을 기초로 생성된 전원 전압을 상기 전원 노드를 통해 상기 센싱 노드에 상기 테스트 전압으로 인가하는 페이지 버퍼.
  12. 제 10항에 있어서,
    페이지 버퍼 신호를 통해 상기 제1 스위치를 제어하고,
    프리차지 신호를 통해 상기 제3 스위치를 제어하고,
    센싱 전달 신호를 통해 상기 제4 스위치를 제어하고,
    디스차지 신호를 통해 상기 제5 스위치를 제어하고,
    래치에 저장된 데이터 신호를 통해 상기 제2 스위치 및 상기 제6 스위치를 제어하는 페이지 버퍼.
  13. 제 12항에 있어서,
    상기 센싱 노드에 미리 설정된 시간 동안 상기 테스트 전압을 인가하고,
    상기 미리 설정된 시간 동안, 상기 제3 스위치에 로우 레벨의 상기 프리차지 신호를 인가하고, 상기 제4 스위치에 로우 레벨의 상기 센싱 전달 신호를 인가하고, 상기 제2 스위치 및 상기 제6 스위치에 로우 레벨의 상기 데이터 신호를 인가하는 페이지 버퍼.
  14. 제 12항에 있어서,
    상기 센싱 노드에 미리 설정된 시간 동안 상기 테스트 전압을 인가하고,
    상기 미리 설정된 시간 동안, 상기 제3 스위치에 로우 레벨의 상기 프리차지 신호를 인가하고, 상기 제4 스위치에 하이 레벨의 상기 센싱 전달 신호를 인가하고, 상기 제2 스위치 및 상기 제6 스위치에 로우 레벨의 상기 데이터 신호를 인가하는 페이지 버퍼.
  15. 제 10항에 있어서,
    상기 제1 스위치, 상기 제4 내지 제6 스위치는,
    NMOS 트랜지스터를 포함하고,
    상기 제2 및 제3 스위치는,
    PMOS 트랜지스터를 포함하는 페이지 버퍼.

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