KR20220021772A - 메모리 시스템 및 이에 포함된 메모리 장치의 동작 방법 - Google Patents

메모리 시스템 및 이에 포함된 메모리 장치의 동작 방법 Download PDF

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KR20220021772A
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Abstract

본 기술은 메모리 시스템에 관한 것으로, 상기 메모리 시스템은, 복수의 플레인들(plains)을 갖는 메모리 셀 어레이를 포함하고 메모리 컨트롤러와 채널을 통해 공통적으로 연결된 복수의 메모리 장치들; 및 상기 복수의 메모리 장치들 중 적어도 2개의 메모리 장치들의 상기 플레인들에 포함된 페이지들을 포함하는 슈퍼 블록을 구성하고, 상기 슈퍼 블록에 대한 동작을 지시하는 적어도 하나의 커맨드 및 상기 커맨드에 대응하는 어드레스를 상기 메모리 장치들에 전송하는 상기 메모리 컨트롤러를 포함할 수 있다. 상기 메모리 장치들 각각은, 상기 메모리 셀 어레이에 대하여 상기 동작을 수행할 수 있는 주변 회로; 상기 슈퍼 블록을 구성하는 상기 적어도 2개의 메모리 장치들을 지시하는 그룹 선택 신호를 출력하는 그룹 선택 신호 생성부; 및 상기 그룹 선택 신호에 기초하여, 상기 커맨드에 대응하는 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.

Description

메모리 시스템 및 이에 포함된 메모리 장치의 동작 방법{A MEMORY SYSTEM AND A METHOD OF OPERATING A MEMORY DEVICE INCLUDED THEREIN}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 이에 포함된 메모리 장치의 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시예는 적어도 2개의 메모리 장치들을 이용하여 구성되는 슈퍼 블록에 대한 프로그램 동작 또는 리드 동작을 빠르게 수행할 수 있는 메모리 시스템 및 이에 포함된 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 복수의 플레인들(plains)을 갖는 메모리 셀 어레이를 포함하고 메모리 컨트롤러와 채널을 통해 공통적으로 연결된 복수의 메모리 장치들; 및 상기 복수의 메모리 장치들 중 적어도 2개의 메모리 장치들의 상기 플레인들에 포함된 페이지들을 포함하는 슈퍼 블록을 구성하고, 상기 슈퍼 블록에 대한 동작을 지시하는 적어도 하나의 커맨드 및 상기 커맨드에 대응하는 어드레스를 상기 메모리 장치들에 전송하는 상기 메모리 컨트롤러를 포함할 수 있다.
상기 메모리 장치들 각각은, 상기 메모리 셀 어레이에 대하여 상기 동작을 수행할 수 있는 주변 회로; 상기 슈퍼 블록을 구성하는 상기 적어도 2개의 메모리 장치들을 지시하는 그룹 선택 신호를 출력하는 그룹 선택 신호 생성부; 및 상기 그룹 선택 신호에 기초하여, 상기 커맨드에 대응하는 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 메모리 컨트롤러부터 그룹 주소 할당 커맨드 및 제1 그룹 주소를 수신하는 단계; 상기 그룹 주소 할당 커맨드에 대한 응답으로, 상기 제1 그룹 주소를 그룹 주소 레지스터에 저장하는 단계; 상기 메모리 컨트롤러부터 그룹 선택 커맨드 및 제2 그룹 주소를 수신하는 단계; 상기 그룹 선택 커맨드에 대한 응답으로, 상기 제1 그룹 주소와 상기 제2 그룹 주소를 비교한 결과에 따라 그룹 선택 신호를 생성하는 단계; 상기 메모리 컨트롤러부터 슈퍼 블록에 대한 동작을 지시하는 적어도 하나의 커맨드 및 상기 커맨드와 대응하는 어드레스를 수신하는 단계; 및 상기 그룹 선택 신호에 기초하여, 상기 커맨드에 대응하는 동작을 수행하는 단계를 포함할 수 있다.
상기 메모리 장치는, 복수의 플레인들을 포함하고 채널을 통해 메모리 컨트롤러와 공통적으로 연결될 수 있다.
상기 슈퍼 블록은, 상기 채널을 통해 상기 메모리 컨트롤러와 공통적으로 연결된 메모리 장치들 중 적어도 2개의 메모리 장치들의 상기 플레인들에 포함된 페이지들을 포함할 수 있다.
본 기술은 적어도 2개의 메모리 장치들을 이용하여 구성되는 슈퍼 블록에 대한 프로그램 동작 또는 리드 동작을 빠르게 수행할 수 있는 메모리 시스템 및 이에 포함된 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 따른 메모리 컨트롤러와 메모리 장치 사이에 교환되는 신호들을 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시예를 나타낸 도면이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 6은 도 4의 메모리 블록이 3차원으로 구성된 실시예를 설명하기 위한 도면이다.
도 7은 도 4의 메모리 블록이 3차원으로 구성된 다른 실시예를 설명하기 위한 도면이다.
도 8은 도 1에 따른 메모리 장치에서 멀티 플레인 구조를 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 슈퍼 블록을 설명하기 위한 개념도이다.
도 10은 도 9에 따른 슈퍼 블록에 포함된 페이지들을 리드하는 리드 동작을 설명하기 위한 타이밍도이다.
도 11은 도 9에 따른 슈퍼 블록에 포함된 페이지들에 데이터를 프로그램하는 프로그램 동작을 설명하기 위한 타이밍도이다.
도 12는 도 9에 따른 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들을 그룹 주소를 이용해 선택함으로써, 커맨드 전송을 최소화하는 개념을 설명하기 위한 타이밍도이다.
도 13은 도 12에 따라 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들이 선택된 이후, 리드 커맨드가 수신되는 경우를 나타낸 타이밍도이다.
도 14는 도 12에 따라 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들이 선택된 이후, 프로그램 커맨드가 수신되는 경우를 나타낸 타이밍도이다.
도 15는 도 3에 따른 그룹 선택 신호 생성부를 구체화한 예시도이다.
도 16은 도 9 내지 도 15를 참조하여 설명한 메모리 장치의 동작 방법을 나타낸 예시 흐름도이다.
도 17은 도 1에 따른 메모리 시스템이 적용된 메모리 카드를 설명하기 위한 도면이다.
도 18은 도 1에 따른 메모리 시스템이 적용된 SSD 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100), 및/또는 호스트(Host; 2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 리드 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드 및 어드레스를 입력받고, 입력받은 어드레스에 상응하는 위치(예를 들면, 물리 어드레스)에 저장된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 메모리 장치(1100)는 소자 가공이 끝난 개개의 IC(Integrated Chip)로서 칩(chip) 또는 다이(die)로 지칭될 수도 있다.
메모리 시스템(1000)은 메모리 장치(1100)를 복수개 포함할 수 있고, 복수의 메모리 장치들은 메모리 컨트롤러(1200)와 연결된 채널에 따라 복수의 메모리 장치 그룹들(1300)로 그룹핑될 수 있다. 예를 들어, 메모리 장치들 중에서, 메모리 컨트롤러(1200)와 제1 채널(CH1)을 통해 연결된 메모리 장치들은 제1 그룹(GR1)으로 지칭될 수 있고, 메모리 장치들 중에서, 메모리 컨트롤러(1200)와 제2 채널(CH2)을 통해 연결된 메모리 장치들은 제2 그룹(GR2)으로 지칭될 수 있다. 도 1에서는 하나의 그룹이 다수의 메모리 장치들을 포함하는 것으로 도시하였으나, 하나의 그룹이 단일한 메모리 장치(1100)를 포함할 수도 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는, 호스트(2000)로부터 커맨드가 수신되면, 수신된 커맨드에 따라 채널들(CH1~CHk) 각각에 연결된 메모리 장치 그룹들(1300)을 제어할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 각 채널에 연결된 메모리 장치 그룹들(1300)을 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다.
도 2는 도 1에 따른 메모리 컨트롤러와 메모리 장치 사이에 교환되는 신호들을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)와 메모리 장치(1100)는 입출력 패드(DQ)를 통해 커맨드, 데이터 및/또는 어드레스를 서로 주고받을 수 있다. 예를 들어, 입출력 패드(DQ)는 8 비트(8bit)의 데이터를 송수신할 수 있도록, 8개의 라인들로 구성될 수 있고, 각 라인은 1 비트의 데이터를 송수신할 수 있다.
메모리 장치(1100)는 CE# 패드를 통해 칩 인에이블 신호를 수신하고, WE# 패드를 통해 라이트 인에이블 신호를 수신하고, RE# 패드를 통해 리드 인에이블 신호를 수신하고, ALE 패드를 통해 어드레스 래치 인에이블 신호를 수신하고, CLE 패드를 통해 커맨드 래치 인에이블 신호를 수신하고, WP# 패드를 통해 라이트 프로텍션 신호를 수신할 수 있다.
어드레드 래치 인에이블 신호는, 입출력 패드(DQ)를 통해 메모리 장치(1100)로 제공되는 어드레스를 메모리 장치(1100)가 어드레스 레지스터(address register)에 로드하도록 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 칩 인에이블 신호는, 하나 이상의 메모리 장치들을 인에이블(enable) 또는 디스에이블(disable)하기 위해 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 커맨드 래치 인에이블 신호는, 입출력 패드(DQ)를 통해 메모리 장치(1100)로 제공되는 커맨드를 메모리 장치(1100)가 커맨드 레지스터(command register)에 로드하도록 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 리드 인에이블 신호는, 메모리 장치(1100)가 메모리 컨트롤러(1200)로 데이터를 전송하도록, 메모리 컨트롤러(1200)가 메모리 장치(1100)에 지시하는 신호일 수 있다. 라이트 인에이블 신호는, 커맨드와 어드레스 및 데이터가 전달되는 것을 알리는 신호일 수 있다.
메모리 장치(1100)는 RB 패드(RB)를 통해 레디-비지 신호를 메모리 컨트롤러(1200)로 출력할 수 있다. 레디-비지 신호는, 메모리 장치(1100)의 메모리 어레이가 비지 상태(busy state)와 아이들 상태(idle state) 중 어느 상태에 있는지를 지시할 수 있다.
도 2에서는 하나의 메모리 장치(1100)와 메모리 컨트롤러(1200) 사이의 연결 관계를 도시하였으나, 상기 입출력 패드(DQ), CE# 패드, WE# 패드, RE# 패드, ALE 패드, CLE 패드, 및 WP# 패드가 하나의 채널(CH1~CHk)을 형성하고, 형성된 채널(CH1~CHk)을 통해 메모리 컨트롤러(1200)와 메모리 장치 그룹들(1300) 중 하나가 연결될 수 있다.
따라서, 메모리 컨트롤러(1200)가 하나의 채널에 포함된 입출력 패드(DQ)를 통해 커맨드, 데이터 및/또는 어드레스를 전송하면, 해당 채널과 연결된 그룹에 속하는 메모리 장치들(1100)이 모두 또는 해당 채널과 연결된 그룹 내에서 메모리 컨트롤러(1200)에 의해 선택된 메모리 장치(1100)가 커맨드, 데이터 및/또는 어드레스를 수신할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 제1 채널(CH1)에 대응하는 입출력 패드(DQ)를 통해 상태 리드 커맨드를 메모리 장치(1100)들로 전송할 수 있고, 상태 리드 커맨드에 대한 응답으로, 제1 채널(CH1)에 연결된 제1 그룹(GR1) 내의 메모리 장치들 중 적어도 하나가 상태 정보를 입출력 패드(DQ)로 전송할 수 있다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다. 예를 들어, 메모리 장치(1100)는, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치 중 하나일 수 있다. 도 3에서는 비휘발성 메모리 장치를 예로 들어 도시한다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(peripheral circuits; 200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(100)는 적어도 하나의 플레인(plane)을 포함할 수 있고, 플레인은 하나 이상의 메모리 블록들(memory blocks)을 포함할 수 있다. 실시 예에서, 플레인은 프로그램, 리드 또는 이레이즈 동작을 수행시에 엑세스되는 메모리 영역의 단위일 수 있다. 메모리 블록들 각각은 다수의 메모리 셀들을 포함할 수 있다. 다수의 플레인들이 포함된 구조를 멀티 플레인 구조로 지칭할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은, 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 감지 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는, 제어 로직(300)에서 출력되는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
로우 디코더(220)는, 제어 로직(300)으로부터 출력된 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 공급할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 및/또는 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은, 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 제어 로직(300)으로부터 출력된 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는, 제어 로직(300)으로부터 출력된 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는, 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신할 수 있고, 메모리 셀 어레이(100)에서 리드된 데이터를 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들어, 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 감지 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)를 수신한 것에 대한 응답으로, 주변 회로들(200)를 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 주변 회로들(200)로 출력할 수 있다. 예를 들어, 제어 신호들은, 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>) 중 적어도 하나를 포함할 수 있다. 제어 로직(300)은, 동작 신호(OP_CMD)를 전압 생성 회로(210)로 출력하고, 로드 어드레스(RADD)를 로우 디코더(220)로 출력하고, 페이지 버퍼 제어 신호들(PBSIGNALS)를 페이지 버퍼 그룹(230)으로 출력하고, 허용 비트(VRY_BIT<#>)를 전류 감지 회로(260)로 출력할 수 있다. 또한, 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 장치(1100)는 그룹 선택 신호(SGRP)를 생성하여 제어 로직(300)으로 출력하는 그룹 선택 신호 생성부(400) 및 그룹 주소(GADD)를 저장하는 그룹 주소 레지스터(500)를 포함할 수 있다.
그룹 주소(GADD)는, 적어도 2개의 메모리 장치들에 포함된 플레인들(P1~P4)에 포함된 페이지들로 구성되는 슈퍼 블록(SBLK)에 대한 동작(예를 들어, 프로그램 동작 또는 리드 동작)을 위하여, 상기 슈퍼 블록(SBLK)을 구성하는 적어도 2개의 메모리 장치들에 공통적으로 할당되는 주소일 수 있다.
한편, 제어 로직(300)은, 메모리 컨트롤러(1200)가 슈퍼 블록(SBLK)을 구성하는 적어도 2개의 메모리 장치들에게 전송하는 커맨드들인, 그룹 주소 할당 커맨드(D5h-AAh) 및 그룹 선택 커맨드(AAh)를 입출력 회로(250)를 통해 수신할 수 있다.
제어 로직(300)은, 그룹 주소 할당 커맨드에 대응하여 그룹 주소 레지스터(500)에 메모리 컨트롤러(1200)로부터 입출력 회로(250)를 통해 수신한 그룹 주소(GADD)를 저장하고, 저장된 동작과 상응하는 신호를 생성하여 그룹 선택 신호 생성부(400)에 제공할 수 있다.
제어 로직(300)은, 그룹 선택 커맨드와 함께 수신된 그룹 주소를 그룹 주소 레지스터(500)에 저장된 그룹 주소(GADD)와 비교하여, 비교 결과를 지시하는 신호를 생성하고, 생성된 신호를 그룹 선택 신호 생성부(400)에 제공할 수 있다.
그룹 선택 신호 생성부(400)는, 슈퍼 블록(SBLK)을 구성하는 적어도 2개의 메모리 장치들을 지시하는 신호인, 그룹 선택 신호(SGRP)를 생성할 수 있다. 구체적으로, 그룹 선택 신호 생성부(400)는, 메모리 컨트롤러(1200)로부터 수신된 그룹 주소 할당 커맨드, 그룹 선택 커맨드에 따라 제어 로직(300)에서 생성된 신호들(단, 제어 로직(300) 이외의 다른 독립한 신호 생성 회로에서 생성될 수도 있음)에 기초하여 그룹 선택 신호(SGRP)를 생성할 수 있다.
제어 로직(300)은, 그룹 선택 신호(SGRP)가 그룹 선택 신호 생성부(400)로부터 출력되면, 그룹 선택 신호(SGRP)에 기초하여 메모리 컨트롤러(1200)로부터 수신되는 커맨드에 응답하거나, 주변 회로들(200)을 제어하여 페이지 버퍼 그룹(230)에 대한 리셋 동작을 제어할 수 있다.
도 4는 도 3의 메모리 셀 어레이의 일 실시예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함할 수 있다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 도 4에 도시된 다수의 메모리 블록들(BLK1~BLKz) 중에서 제1 메모리 블록(BLK1)이 예시적으로 도시된다. 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 동일한 형태를 가질 수 있다.
제1 메모리 블록(BLK1)은 비트 라인들(BL1~BLI)과 소스 라인(source line; SL) 사이에 연결된 다수의 셀 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 셀 스트링들(ST)은 비트 라인들(BL1~BLI)에 각각 연결되고, 소스 라인(SL)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 제1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)의 개수는 도 5에 도시된 개수로 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 제1 비트 라인(BL1) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수도 있다.
서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다. 여기서, 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들(F1~Fn) 중 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1)의 그룹이 하나의 물리 페이지(physical page; PPG)가 될 수 있다. 프로그램 및 리드 동작들은 물리 페이지(PPG) 단위로 수행될 수 있다.
도 6은 도 4의 메모리 블록이 3차원으로 구성된 실시예를 설명하기 위한 도면이다.
도 6을 참조하면, 도 4에 도시된 다수의 메모리 블록들(BLK1~BLKz) 중에서 제1 메모리 블록(BLK1)이 예시적으로 도시된다. 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 동일한 형태를 가질 수 있다.
3차원 구조로 구현된 제1 메모리 블록(BLK1)은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 또는, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 7은 도 4의 메모리 블록이 3차원으로 구성된 다른 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 도 4에 도시된 다수의 메모리 블록들(BLK1~BLKz) 중에서 제1 메모리 블록(BLK1)이 예시적으로 도시된다. 나머지 메모리 블록들(BLK2~BLKz)은 제1 메모리 블록(BLK1)과 동일한 형태를 가질 수 있다.
3차원 구조로 구현된 제1 메모리 블록(BLK1)은 기판 상에 수직한 방향(Z 방향)의 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결되며 쌍을 이루는 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 구조를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제2 방향(Y 방향)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
도 8은 도 1에 따른 메모리 장치에서 멀티 플레인 구조를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 장치(1100)의 메모리 셀 어레이(100)는 다수의 플레인들(P1~P4)을 포함할 수 있다. 예를 들면, 제1 내지 제4 플레인들(P1~P4)이 하나의 메모리 장치(1100) 내 메모리 셀 어레이(100)에 포함될 수 있다.
제1 내지 제4 플레인들(P1~P4) 각각은 로우 디코더들(RD1~RD4) 및 페이지 버퍼 그룹들(PBG1~PBG4)이 연결될 수 있으며, 각각 독립적으로 동작할 수 있다. 예를 들면, 제1 플레인(P1)은 제1 로우 디코더(RD1) 및 제1 페이지 버퍼 그룹(PBG1)에 연결되어 동작할 수 있고, 제2 플레인(P2)은 제2 로우 디코더(RD2) 및 제2 페이지 버퍼 그룹(PBG2)에 연결되어 동작할 수 있고, 제3 플레인(P3)은 제3 로우 디코더(RD3) 및 제4 페이지 버퍼 그룹(PBG4)에 연결되어 동작할 수 있다.
리드 동작을 예를 들면, 제1 내지 제4 로우 디코더들(RD1~RD4)은 각각 수신된 로우 어드레스에 응답하여 제1 내지 제4 플레인들(P1~P4) 각각에서 선택된 메모리 블록에 리드 전압을 인가할 수 있다. 제1 내지 제4 페이지 버퍼 그룹들(PBG1~PBG4)은 제1 내지 제4 플레인들(P1~P4)에 연결된 비트 라인들의 전압 또는 전류를 센싱하여 리드된 데이터를 임시로 저장할 수 있다. 제1 내지 제4 플레인들(P1~P4)의 센싱 동작이 모두 완료되면, 제1 내지 제4 페이지 버퍼 그룹들(PBG1~PBG4)에 임시로 저장된 리드된 데이터는 입출력 회로(250)를 통해 순차적으로 출력될 수 있다. 예를 들면, 제1 페이지 버퍼 그룹(PBG1)의 리드된 데이터가 첫 번째로 출력된 후, 제2 내지 제4 페이지 버퍼 그룹들(PBG2~PBG4)의 리드된 데이터가 순차적으로 출력될 수 있다.
도 8에서와 같이 복수의 플레인들(P1~P4)을 포함하는 메모리 장치(1100)는, 서로 다른 플레인에 위치한 블록들이나 페이지들에 대하여 동시에(또는 병렬적으로) 리드, 프로그램 또는 소거 동작을 수행할 수 있다. 예를 들어, 제어 로직(300)은, 서로 다른 플레인에 위치한 페이지들에 대하여 동시에(또는 시간적으로 중첩하게) 리드하는 플레인 인터리브 동작을 수행할 수 있다.
한편, 플레인 인터리브 동작을 수행하기 위해서 제어 로직(300)은, 플레인들(P1~P4) 각각에 상응하는 독립적인 제어 로직들(CL1~CL4)을 포함할 수 있다. 예를 들어, 제1 제어 로직(CL1)은 제1 플레인(P1)에 대한 동작을 제어할 수 있고, 제2 제어 로직(CL2)은 제2 플레인(P2)에 대한 동작을 제어할 수 있고, 제3 제어 로직(CL3)은 제3 플레인(P3)에 대한 동작을 제어할 수 있고, 제4 제어 로직(CL4)은 제4 플레인(P4)에 대한 동작을 제어할 수 있다. 따라서, 제1 내지 제4 로우 디코더들(RD1~RD4)과 제1 내지 제4 페이지 버퍼들(PBG1~PBG4)은 제1 내지 제4 제어 로직들(CL1~CL4)에 의해 각각 독립적으로 제어될 수 있다. 또한, 제어 로직들(CL1~CL4) 중 적어도 일부 또는 전부가 통합되어 하나의 제어 로직이 2개 이상의 플레인들을 제어하도록 구현될 수도 있다.
도 9는 일 실시예에 따른 슈퍼 블록을 설명하기 위한 개념도이다.
도 9를 참조하면, 메모리 장치(1100)들이 하나의 제1 채널(CH1)을 통해 메모리 컨트롤러(1200)와 연결될 수 있다. 예를 들어, 제1 메모리 장치(LUN1), 제2 메모리 장치(LUN2), 제3 메모리 장치(LUN3), 및 제4 메모리 장치(LUN4)가 제1 채널(CH1)을 통해 메모리 컨트롤러(1200)와 연결될 수 있다.
한편, 2개 이상의 메모리 장치들이 갖는 복수의 플레인들(P1~P4)에 포함된 페이지들이 하나의 슈퍼 블록(SBLK)을 구성할 수 있다. 예를 들어, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제1 플레인(P1) 내지 제4 플레인(P4)에 속하는 i(i는 1 이상의 자연수) 번째 블록들에 포함된 제1 페이지(page 1)들이 하나의 슈퍼 블록(SBLK[i1])으로 구성될 수 있고, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제1 플레인(P1) 내지 제4 플레인(P4)에 속하는 i 번째 블록에 포함된 제k 페이지(page k)들(k는 2 이상의 자연수)이 하나의 슈퍼 블록(SBLK[ik])을 구성할 수 있다.
제1 메모리 장치(LUN1) 및 제2 메모리 장치(LUN2)와 마찬가지로, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)의 제1 플레인(P1) 내지 제4 플레인(P4)에 속하는 j(j는 1 이상의 자연수) 번째 블록들에 포함된 제1 페이지(page 1)들이 하나의 슈퍼 블록(SBLK[j1])을 구성할 수 있고, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)의 제1 플레인(P1) 내지 제4 플레인(P4)에 속하는 j 번째 블록에 포함된 제k 페이지(page k)들(k는 2 이상의 자연수)이 하나의 슈퍼 블록(SBLK[jk])을 구성할 수 있다.
하나의 슈퍼 블록(SBLK)에 포함된 페이지들 각각은 동일한 컬럼 어드레스(column address)와 로우 어드레스(row address)를 가질 수 있다. 예를 들어, 슈퍼 블록(SBLK[i1])을 구성하는 제1 페이지(page 1)들은 각 플레인에서 서로 동일한 컬럼 어드레스(column address)와 로우 어드레스(row address)를 가질 수 있다. 마찬가지로, 슈퍼 블록(SBLK[ik])을 구성하는 제k 페이지(page k)들은 각 플레인에서 서로 동일한 컬럼 어드레스(column address)와 로우 어드레스(row address)를 가질 수 있다.
한편, 2개 이상의 메모리 장치들의 플레인들(P1~P4)에 속하는 페이지들로 구성된 슈퍼 블록(SBLK)에 대한 프로그램 동작 또는 리드 동작을 수행할 경우, 메모리 컨트롤러(1200)가 메모리 장치들 각각에 대해 프로그램 커맨드 또는 리드 커맨드를 전송하는 것이 요구될 수 있다.
예를 들어, 도 9와 같이 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)가 각각 4개의 플레인들(P1~P4)을 포함하는 경우, 메모리 컨트롤러(1200)가 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)를 이용하여 구성된 슈퍼 블록(SBLK[i1]~SBLK[ik])에 대한 프로그램 동작(또는 리드 동작)을 지시하기 위하여, 제1 메모리 장치(LUN1)에 대하여 플레인들(P1~P4) 각각에 상응하는 4개의 프로그램 커맨드(또는 리드 커맨드)를 전송하고, 제2 메모리 장치(LUN2)에 대하여 플레인들(P1~P4) 각각에 상응하는 4개의 프로그램 커맨드(또는 리드 커맨드)를 전송할 수 있다.
이처럼, 하나의 슈퍼 블록(SBLK)에 대한 프로그램 동작(또는 리드 동작)을 지시하기 위하여 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)에 다수의 커맨드들을 전송하는 경우, 메모리 컨트롤러(1200)는 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)가 공통으로 연결된 제1 채널(CH1)의 입출력 패드(DQ)을 통해 커맨드들을 전송할 수 있다. 따라서, 메모리 컨트롤러(1200)가 제1 메모리 장치(LUN1)에 대응하는 프로그램 커맨드들과 제2 메모리 장치(LUN2)에 대응하는 프로그램 커맨드들을 제1 채널(CH1)의 입출력 패드(DQ)을 통해 순차적으로 전송할 수 있다.
도 9에서는 하나의 슈퍼 블록(SBLK)이 2개의 메모리 장치(LUN1~LUN2 또는 LUN3~LUN4)들을 이용하여 구성되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 하나의 슈퍼 블록(SBLK)은 공통된 채널로 연결된 적어도 2개 이상의 메모리 장치들을 이용하여 구성될 수도 있다.
도 10은 도 9에 따른 슈퍼 블록에 포함된 페이지들을 리드하는 리드 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 메모리 컨트롤러(1200)는, 슈퍼 블록(SBLK[i1])에 포함된 페이지들을 리드하도록 지시하는 리드 커맨드들을 순차적으로 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
예를 들어, 메모리 컨트롤러(1200)는, 슈퍼 블록(SBLK[i1])에 대한 리드 동작을 제1 메모리 장치(LUN1)에 지시하기 위하여, 슈퍼 블록(SBLK[i1])을 구성하는 제1 메모리 장치(LUN1)의 플레인들(P1~P4) 각각에 상응하는 리드 커맨드들을 어드레스(Addr)와 함께 순차적으로 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
여기서, 어드레스(Addr)는, 제1 채널(CH1)에 연결된 메모리 장치들(LUN1~LUN4) 중 하나를 지시하는 다이 어드레스(LUNADD), 각 메모리 장치의 플레인들(P1~P4) 중 하나를 지시하는 플레인 어드레스(PADD), 플레인들 중 하나에 포함된 페이지를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함할 수 있다.
구체적으로 예를 들어, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제1 플레인(P1)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 리드 커맨드(00h-32h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제2 플레인(P2)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 리드 커맨드(00h-32h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제3 플레인(P3)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 리드 커맨드(00h-32h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제4 플레인(P4)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 마지막 리드 커맨드(00h-30h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
메모리 컨트롤러(1200)가 전송한 4개의 어드레스(Addr)들에 포함된 다이 어드레스(LUNADD)가 제1 메모리 장치(LUN1)를 지시하므로, 제1 메모리 장치(LUN1)가 제1 채널(CH1)의 입출력 패드(DQ)로 전송된 4개의 리드 커맨드들(00h-32h, 00h-30h)에 따른 동작을 수행할 수 있다.
제1 메모리 장치(LUN1)는 제1 채널(CH1)의 입출력 패드(DQ)을 통해 메모리 컨트롤러(1200)가 전송한 3개의 리드 커맨드(00h-32h)를 수신할 때마다 순차적으로 제1 플레인(P1)의 제1 페이지(page 1)에 대한 리드 동작을 큐잉하고, 제2 플레인(P2)의 제1 페이지(page 1)에 대한 리드 동작을 큐잉하고, 제3 플레인(P3)의 제1 페이지(page 1)에 대한 리드 동작을 큐잉할 수 있다. 제1 메모리 장치(LUN1)는 마지막 리드 커맨드(00h-30h)를 수신하면, 큐잉된 제1 내지 제3 플레인(P1~P3)의 제1 페이지(page 1)들에 대한 리드 동작 및 마지막 리드 커맨드(00h-30h)에 의해 지시되는 제4 플레인(P4)의 제1 페이지(page 1)에 대한 리드 동작을 수행할 수 있다.
예를 들어, 제1 메모리 장치(LUN1)는 제1 플레인 내지 제4 플레인(P1~P4)의 제1 페이지(page1)들을 플레인 인터리브 방식으로 리드하고, 리드된 데이터들을 각 플레인과 연결된 페이지 버퍼 그룹(230)에 저장할 수 있다. 더욱 상세하게 제1 메모리 장치(LUN1)는 리드된 데이터들을 페이지 버퍼 그룹(230)에 포함된 캐시 레지스터(미도시)에 저장할 수 있다.
여기서 각 플레인의 페이지 버퍼 그룹(230)에 저장된 데이터들은, 메모리 컨트롤러(1200)가 제1 메모리 장치(LUN1)에 RE# 패드를 통해 전송한 리드 인에이블 신호에 대한 응답으로, 메모리 컨트롤러(1200)로 순차적으로 전송될 수 있다.
한편, 슈퍼 블록(SBLK[i1])은, 제2 메모리 장치(LUN2)의 플레인들(P1~P4)에 포함된 제1 페이지(page 1)들을 포함하므로, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)에도 제1 채널(CH1)의 입출력 패드(DQ)을 통해 4개의 리드 커맨드들을 전송할 수 있다.
예를 들어, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제1 플레인(P1)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 리드 커맨드(00h-32h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제2 플레인(P2)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 리드 커맨드(00h-32h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제3 플레인(P3)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 리드 커맨드(00h-32h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제4 플레인(P4)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr)를 마지막 리드 커맨드(00h-30h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
즉, 메모리 컨트롤러(1200)는, 하나의 슈퍼 블록(SBLK)에 포함된 페이지들을 리드하기 위하여 슈퍼 블록(SBLK)을 구성하는 적어도 2개의 메모리 장치들과 플레인들 각각에 상응하는 리드 커맨드들을 전송할 수 있다. 예를 들어, 도 9에서와 같이 하나의 슈퍼 블록이 4개의 플레인 및 2개의 메모리 장치들로 구성되는 경우, 메모리 컨트롤러(1200)는, 하나의 슈퍼 블록(SBLK)에 포함된 페이지들을 리드하기 위하여 8개의 리드 커맨드들을 전송할 수 있다.
도 11은 도 9에 따른 슈퍼 블록에 포함된 페이지들에 데이터를 프로그램하는 프로그램 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 메모리 컨트롤러(1200)는, 슈퍼 블록(SBLK[i1])에 포함된 페이지들에 데이터를 프로그램하도록 지시하는 프로그램 커맨드들을 순차적으로 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
예를 들어, 메모리 컨트롤러(1200)는, 슈퍼 블록(SBLK[i1])에 데이터를 프로그램하는 프로그램 동작을 위하여, 슈퍼 블록(SBLK[i1])을 구성하는 제1 메모리 장치(LUN1)의 플레인들(P1~P4) 각각에 상응하는 프로그램 커맨드들을 어드레스(Addr) 및 데이터(D1~Dn)와 함께 순차적으로 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
여기서, 어드레스(Addr)는, 제1 채널(CH1)에 연결된 메모리 장치들(LUN1~LUN4) 중 하나를 지시하는 다이 어드레스(LUNADD), 각 메모리 장치의 플레인들(P1~P4) 중 하나를 지시하는 플레인 어드레스(PADD), 플레인들 중 하나에 포함된 페이지를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함할 수 있다.
데이터(D1~Dn)는 어드레스(Addr)에 의해 지시되는 메모리 셀들에 저장되어야 하는 데이터일 수 있다.
구체적으로 도 11을 참조하면, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제1 플레인(P1)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 프로그램 커맨드(80h-11h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
또한, 도 11에서 생략하였으나, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제2 플레인(P2)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 프로그램 커맨드(80h-11h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제3 플레인(P3)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 프로그램 커맨드(80h-11h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
또한, 도 11을 참조하면, 메모리 컨트롤러(1200)는, 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD), 제4 플레인(P4)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 마지막 프로그램 커맨드(80h-10h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
메모리 컨트롤러(1200)가 전송한 4개의 어드레스(Addr)들에 포함된 다이 어드레스(LUNADD)가 제1 메모리 장치(LUN1)를 지시하므로, 제1 메모리 장치(LUN1)가 제1 채널(CH1)의 입출력 패드(DQ)로 전송된 4개의 프로그램 커맨드들(80h-11h, 80h-10h)에 따른 동작을 수행할 수 있다.
제1 메모리 장치(LUN1)는 제1 채널(CH1)의 입출력 패드(DQ)을 통해 메모리 컨트롤러(1200)가 전송한 3개의 프로그램 커맨드(80h-11h)와 데이터(D1~Dn)를 수신할 때마다 수신된 데이터를 플레인 어드레스(PADD)와 상응하는 플레인의 페이지 버퍼 그룹(230)에 저장할 수 있다. 제1 메모리 장치(LUN1)는 마지막 프로그램 커맨드(80h-10h)와 데이터(D1~Dn)를 수신하면, 마지막 프로그램 커맨드(80h-10h)와 함께 수신된 데이터(D1~Dn)를 제4 플레인(P4)의 페이지 버퍼 그룹(230)에 저장한 후, 제1 내지 제4 플레인(P1~P4)의 페이지 버퍼 그룹(230)에 각각 저장된 데이터들을 제1 내지 제4 플레인(P1~P4)에 포함된 메모리 셀들에 동시에(또는 시간적으로 중첩하게) 저장(또는 프로그램)할 수 있다.
한편, 제1 메모리 장치(LUN1)는 어드레스(Addr)를 수신한 후 데이터(D1~Dn)를 수신하기까지 사이의 기간에 해당하는 데이터 로딩 기간(tADL) 내에 플레인 어드레스(PADD)에 상응하는 플레인과 연결된 페이지 버퍼 그룹(230)에 대한 리셋 동작(또는 초기화 동작)을 수행할 수 있다. 즉, 새로운 데이터(D1~Dn)가 페이지 버퍼 그룹(230)에 저장되기 전에 플레인 어드레스(PADD)에 상응하는 플레인과 연결된 페이지 버퍼 그룹(230)에 대한 리셋 동작을 수행함으로써, 페이지 버퍼 그룹(230)에 포함된 캐시 레지스터를 리셋시킬 수 있다.
한편, 슈퍼 블록(SBLK[i1])은, 제2 메모리 장치(LUN2)의 플레인들(P1~P4)에 포함된 제1 페이지(page 1)들을 포함하므로, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)에도 4개의 프로그램 커맨드들과 데이터들을 제1 채널(CH1)의 입출력 패드(DQ)을 통해 전송할 수 있다.
예를 들어, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제1 플레인(P1)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 프로그램 커맨드(80h-11h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
또한, 도 11에서 생략하였으나, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제2 플레인(P2)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 프로그램 커맨드(80h-11h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제3 플레인(P3)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 프로그램 커맨드(80h-11h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
또한, 도 11을 참조하면, 메모리 컨트롤러(1200)는, 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD), 제4 플레인(P4)을 지시하는 플레인 어드레스(PADD), 및 제1 페이지(page 1)를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함하는 어드레스(Addr) 및 데이터(D1~Dn)를 마지막 프로그램 커맨드(80h-10h)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
즉, 메모리 컨트롤러(1200)는, 하나의 슈퍼 블록(SBLK)에 포함된 페이지들에 데이터를 저장하기 위하여 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들과 플레인들 각각에 상응하는 프로그램 커맨드들을 전송할 수 있다. 예를 들어, 도 9에서와 같이 하나의 슈퍼 블록이 4개의 플레인 및 2개의 메모리 장치들로 구성되는 경우, 메모리 컨트롤러(1200)는, 하나의 슈퍼 블록(SBLK)에 포함된 페이지들에 데이터들을 저장하기 위하여 8개의 프로그램 커맨드들을 전송할 수 있다.
도 12는 도 9에 따른 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들을 그룹 주소를 이용해 선택함으로써, 커맨드 전송을 최소화하는 개념을 설명하기 위한 타이밍도이다.
도 10 내지 리드 커맨드는 슈퍼 블록(SBLK)을 구성하는 메모리 장치들과 플레인들 각각에 상응하는 개수만큼 하나의 채널의 입출력 패드(DQ)로 전송될 수 있다. 따라서, 하나의 슈퍼 블록(SBLK)을 리드하기 위하여 다수의 커맨드가 하나의 채널에 순차적으로 전송되어야 하며, 이것은 채널 병목 현상(channel bottleneck)을 유발할 수 있다. 따라서, 채널 병목 현상을 해소하기 위해서 최소화된 개수의 리드 커맨드들만을 전송함으로써 슈퍼 블록(SBLK)에 대한 리드 동작을 수행하는 것이 요구될 수 있다.
또한, 도 11에서 프로그램 커맨드들 각각의 경우, 어드레스(Addr)를 수신한 후 데이터(D1~Dn)를 수신하기까지 사이의 기간에 해당하는 데이터 로딩 기간(tADL) 내에 플레인 어드레스(PADD)에 상응하는 플레인과 연결된 페이지 버퍼 그룹(230)에 대한 리셋 동작(또는 초기화 동작)을 수행될 수 있다. 즉, 프로그램 커맨드가 8번 발행되는 경우, 8번의 데이터 로딩 기간(tADL)이 보장되는 것이 필요하다. 이때, 데이터 로딩 기간(tADL)을 단축하기 위하여, 첫 번째 프로그램 커맨드가 발행되었을 때, 슈퍼 블록을 구성하는 메모리 장치들 각각의 플레인들과 연결된 페이지 버퍼 그룹(230)들 모두에 대하여 리셋 동작을 동시에 수행함으로써, 나머지 프로그램 커맨드에 따른 데이터 로딩 기간(tADL)을 생략할 수 있다.
상술한 채널 병목 현상을 해소하고, 데이터 로딩 기간을 줄이기 위한 일 실시예에 따르면, 메모리 컨트롤러(1200)가 슈퍼 블록(SBLK)을 구성하는 적어도 2개의 메모리 장치들에 동일한 그룹 주소(GADD)를 할당하고, 그룹 주소(GADD)를 이용해 슈퍼 블록(SBLK)을 구성하는 적어도 2개의 메모리 장치들을 선택할 수 있다.
여기서 선택된 적어도 2개의 메모리 장치들은 리드 커맨드에 다이 어드레스(LUNADD)에 관계없이 응답하여, 리드 커맨드에 대응하는 리드 동작을 수행할 수 있다. 또한, 선택된 적어도 2개의 메모리 장치들은 리드 커맨드에 플레인 어드레스(PADD)에 관계없이 응답하여, 슈퍼 블록(SBLK)으로 구성된 플레인들 모두를 대상으로, 수신된 리드 커맨드에 대응하는 리드 동작을 수행할 수 있다.
또한, 여기서 선택된 적어도 2개의 메모리 장치들은, 첫 번째 프로그램 커맨드에 응답하여, 슈퍼 블록(SBLK)을 구성하는 모든 플레인들(P1~P4)에 연결된 페이지 버퍼 그룹(230)들 전체에 대한 리셋 동작을 동시에 수행할 수 있다. 또한, 선택된 적어도 2개의 메모리 장치들은, 첫 번째 이후의 프로그램 커맨드에 대한 응답으로, 데이터 로딩 기간(tADL)을 생략(즉, 페이지 버퍼 그룹(230)에 대한 리셋 동작을 생략)할 수 있다.
도 12에 도시된 타이밍도에서, 하이 레벨 신호가 출력되는 것을 신호가 출력(또는 활성화)된다고 표현하고, 로우 레벨 신호가 출력되는 것을 신호가 출력되지 않는다고 표현하지만, 설명의 편의를 위한 것으로 이해되어야 한다. 예를 들어, 하이 레벨 신호와 로우 레벨 신호를 바꾸어 로우 레벨 신호가 출력되는 것을 신호가 출력된다고 표현할 수도 있다. 또한, 하이 레벨 신호와 로우 레벨 신호는 상호간에 상대적인 크기(예를 들면 전압의 상대적 크기)를 나타내는 것으로 해석될 수 있다.
예를 들어, 도 12를 참조하면, 메모리 컨트롤러(1200)는, 슈퍼 블록(SBLK[i1])을 구성하는 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)에 그룹 주소(GADD)를 할당하는 그룹 주소 할당 커맨드(D5h-AAh)들을 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
먼저, 메모리 컨트롤러(1200)는, 그룹 주소 할당 커맨드(D5h-AAh)와 제1 메모리 장치(LUN1)를 지시하는 다이 어드레스(LUNADD1)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송하고, 제1 메모리 장치(LUN1)에 할당할 그룹 주소(GADD)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
다이 어드레스(LUNADD1)와 대응하는 제1 메모리 장치(LUN1) 또는 제1 메모리 장치(LUN1)의 제어 로직(300)은, 입출력 패드(DQ)에 전송된 그룹 주소 할당 커맨드(D5h-AAh)에 응답하여, 그룹 주소(GADD)를 자신의 그룹 주소 레지스터(500)에 저장하고, 하이 레벨의 그룹 할당 인에이블 신호(GRPEN1)를 출력할 수 있다.
메모리 컨트롤러(1200)는, 그룹 주소 할당 커맨드(D5h-AAh)와 제2 메모리 장치(LUN2)를 지시하는 다이 어드레스(LUNADD2)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송하고, 제2 메모리 장치(LUN2)에 할당할 그룹 주소(GADD)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
다이 어드레스(LUNADD2)와 대응하는 제2 메모리 장치(LUN2) 또는 제2 메모리 장치(LUN2)의 제어 로직(300)은, 입출력 패드(DQ)에 전송된 그룹 주소 할당 커맨드(D5h-AAh)에 응답하여, 그룹 주소(GADD)를 자신의 그룹 주소 레지스터(500)에 저장하고, 하이 레벨의 그룹 할당 인에이블 신호(GRPEN2)를 출력할 수 있다.
이때, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)는, 제1 채널(CH1)에 연결되어 있으나, 그룹 주소(GADD)를 할당받아 저장하지 않았으므로, 하이 레벨의 그룹 할당 인에이블 신호들(GRPEN3, GRPEN4)을 출력하지 않을 수 있다.
슈퍼 블록(SBLK[i1])을 구성하는 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)에 그룹 주소(GADD)가 할당된 후, 메모리 컨트롤러(1200)는 슈퍼 블록(SBLK[i1])을 구성하는 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)를 선택하는 그룹 선택 커맨드(AAh)를 그룹 주소(GADD)와 함께 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
이 경우, 제1 채널(CH1)과 연결된 제1 내지 제4 메모리 장치들(LUN1~LUN4)의 제어 로직(300)들은, 그룹 선택 커맨드(AAh)를 수신한 것에 대한 응답으로 하이 레벨의 제1 그룹 활성화 신호들(GRPACT1~GRPACT4)를 출력할 수 있다.
또한, 제1 채널(CH1)과 연결된 제1 내지 제4 메모리 장치들(LUN1~LUN4)의 제어 로직(300)들은, 그룹 선택 커맨드(AAh)와 함께 전송된 그룹 주소(GADD)를 자신의 그룹 주소 레지스터(500)에 저장된 그룹 주소(GADD)와 비교할 수 있다. 이때, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제어 로직(300)들은 비교 결과, 2개의 그룹 주소(GADD)가 서로 동일한 것으로 판단하고, 제2 그룹 활성화 신호들(도 15 참조, GADDSIG)를 생성할 수 있다. 한편, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)의 제어 로직(300)들은, 자신의 그룹 주소 레지스터(500)에 그룹 주소(GADD)가 저장되어 있지 않기 때문에, 2개의 그룹 주소(GADD)가 서로 상이한 것으로 판단하고, 제2 그룹 활성화 신호들(도 15 참조, GADDSIG)을 출력하지 않을 수 있다.
다음으로, 제1 내지 제4 메모리 장치들(LUN1~LUN4)의 그룹 선택 신호 생성부(400)들은, 제1 그룹 활성화 신호(GRPACT)와 제2 그룹 활성화 신호(GADDSIG), 및 그룹 할당 인에이블 신호(GRPEN)에 기초하여 그룹 선택 신호(GRPSEL)를 출력할 수 있다.
예를 들어, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 그룹 선택 신호 생성부(400)들은, 하이 레벨의 제1 그룹 활성화 신호들(GRPACT1, GRPACT2), 하이 레벨의 제2 그룹 활성화 신호, 및 하이 레벨의 그룹 할당 인에이블 신호(GRPEN1, GRPEN2)에 기초하여 하이 레벨의 그룹 선택 신호들(GRPSEL1, GRPSEL2)을 출력할 수 있다. 여기서 출력되는 하이 레벨의 그룹 선택 신호들(GRPSEL1, GRPSEL2)은 각각 제1 메모리 장치(LUN1)의 제어 로직(300) 및 제2 메모리 장치(LUN2)의 제어 로직(300)에 수신될 수 있다.
그러나, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)의 그룹 선택 신호 생성부(400)들은 로우 레벨의 그룹 할당 인에이블 신호들(GRPEN3, GRPEN4) 및/또는 로우 레벨의 제2 그룹 활성화 신호에 기초하여, 하이 레벨의 그룹 선택 신호들(GRPSEL3, GRPSEL4)을 출력하지 않을 수 있다.
최종적으로, 제1 메모리 장치(LUN1)의 제어 로직(300) 및 제2 메모리 장치(LUN2)의 제어 로직(300)은 하이 레벨의 그룹 선택 신호(GRPSEL)를 기초하여, 제1 채널(CH1)을 통해 전송되는 프로그램 커맨드(또는 리드 커맨드)에 응답하여 커맨드에 상응하는 동작을 수행할 수 있다.
도 13은 도 12에 따라 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들이 선택된 이후, 리드 커맨드가 수신되는 경우를 나타낸 타이밍도이다.
도 12에서 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 그룹 선택 신호 생성부(400)로부터 하이 레벨의 그룹 선택 신호들(GRPSEL1, GRPSEL2)이 출력된 후, 리드 커맨드가 수신될 수 있다. 예를 들어, 도 13을 참조하면, 메모리 컨트롤러(1200)는, 리드 커맨드(00h-30h)와 어드레스(Addr)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
어드레스(Addr)는, 도 10 내지 도 11에서 설명한 것과 마찬가지로, 제1 채널(CH1)에 연결된 메모리 장치들(LUN1~LUN4) 중 하나를 지시하는 다이 어드레스(LUNADD), 각 메모리 장치의 플레인들(P1~P4) 중 하나를 지시하는 플레인 어드레스(PADD), 플레인들 중 하나에 포함된 페이지를 지시하는 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 포함할 수 있다.
이 경우, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제어 로직(300)들은, 하이 레벨의 그룹 선택 신호들(GRPSEL1, GRPSEL2)을 수신한 것에 대한 응답으로, 어드레스(Addr)에 포함된 다이 어드레스(LUNADD)에 관계 없이 리드 커맨드(00h-30h)에 응답함으로써, 주변 회로들(200)을 제어하여 입출력 패드(DQ)로 전송된 리드 커맨드(00-30h)에 대응하는 리드 동작을 수행할 수 있다. 즉, 어드레스(Addr)에 포함된 다이 어드레스(LUNADD)가 제1 메모리 장치(LUN1)를 지시하더라도, 하이 레벨의 그룹 선택 신호(GRPSEL2)를 수신하는 제2 메모리 장치(LUN2)의 제어 로직(300)은, 리드 커맨드(00h-30h)에 따른 리드 동작을 수행할 수 있다.
이때, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제어 로직(300)들은, 하이 레벨의 그룹 선택 신호들을 수신한 것에 대한 응답으로, 어드레스(Addr)에 포함된 플레인 어드레스(PADD)에 관계없이, 슈퍼 블록(SBLK)을 구성하는 제1 내지 제4 플레인들(P1~P4) 모두를 대상으로 리드 커맨드(00-30h)에 대응하는 리드 동작을 수행할 수 있다. 구체적으로, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제어 로직(300)들 각각은, 주변 회로들(200)을 제어하여 제1 메모리 장치(LUN1) 및 제2 메모리 장치(LUN2)의 제1 내지 제4 플레인들(P1~P4) 각각에서, 어드레스(Addr)에 포함된 컬럼 어드레스(CADD)와 로우 어드레스(LADD)에 의해 지시되는 제1 페이지(page 1)를 리드하고, 리드된 데이터를 각 플레인과 연결된 페이지 버퍼 그룹(230)에 저장할 수 있다. 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 플레인들(P1~P4)에서 제1 페이지(page 1)를 리드하는 동작은 4-플레인 리드 기간(tRMP) 동안 수행될 수 있다.
한편, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)의 제어 로직(300)들은, 로우 레벨의 그룹 선택 신호들을 수신하므로, 도 10에서 설명한 것과 마찬가지로 동작할 수 있다. 즉, 제3 메모리 장치(LUN3)와 제4 메모리 장치(LUN4)의 제어 로직(300)들은, 리드 커맨드(00h-30h)와 함께 전송된 다이 어드레스(LUNADD)가 자신을 지시할 때만 플레인 어드레스(PADD)에 대응하는 플레인의 페이지를 리드할 수 있다.
이처럼, 도 12에 따라 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들이 선택되는 경우, 하나의 리드 커맨드(00h-30h)만을 이용하여 슈퍼 블록(SBLK[i1])을 구성하는 메모리 장치들(LUN1~LUN2)의 플레인들(P1~P4) 모두에 대하여 리드 동작이 수행될 수 있다. 즉, 하나의 슈퍼 블록(SBLK)을 리드하는 데, 한번의 리드 커맨드(00h-30h)가 발행되기 때문에, 채널 병목 현상을 해소하고 커맨드 처리 시간을 단축할 수 있다.
도 14는 도 12에 따라 슈퍼 블록을 구성하는 적어도 2개의 메모리 장치들이 선택된 이후, 프로그램 커맨드가 수신되는 경우를 나타낸 타이밍도이다.
도 12에서 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 그룹 선택 신호 생성부(400)로부터 하이 레벨의 그룹 선택 신호들(GRPSEL1, GRPSEL2)이 출력된 후, 첫 번째 프로그램 커맨드가 수신될 수 있다. 예를 들어, 도 14를 참조하면, 메모리 컨트롤러(1200)는, 첫 번째 프로그램 커맨드(80h-11h)와 어드레스(Addr), 및 저장할 데이터(D1~Dn)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송할 수 있다.
이때, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제어 로직(300)들은, 하이 레벨의 그룹 선택 신호들(GRPSEL1, GRPSEL2)을 수신한 것에 대한 응답으로, 첫 번째 프로그램 커맨드(80h-11h)에 응답하여, 슈퍼 블록(SBLK)을 구성하는 모든 플레인들(P1~P4)에 연결된 페이지 버퍼 그룹(230)들 전체에 대한 리셋 동작을 수행할 수 있다. 더욱 구체적으로, 제1 메모리 장치(LUN1)와 제2 메모리 장치(LUN2)의 제어 로직(300)들은, 첫 번째 프로그램 커맨드(80h-11h)의 전단 커맨드(80h)가 수신된 것을 확인하면, 곧바로 슈퍼 블록(SBLK)을 구성하는 모든 플레인들(P1~P4)에 연결된 페이지 버퍼 그룹(230)들 전체에 대한 리셋 동작을 리셋 기간(tPBRST) 동안 수행할 수 있다. 즉, 어드레스(Addr)를 참조할 필요 없이, 전단 커맨드(80h)가 수신되는 것만으로 슈퍼 블록(SBLK)을 구성하는 모든 플레인들(P1~P4)에 연결된 페이지 버퍼 그룹(230)들 전체에 대한 리셋 동작을 개시할 수 있기 때문에, 리셋 동작이 빠르게 종료될 수 있다. 따라서, 도 11에 도시된 데이터 로딩 기간(tADL)보다 더 짧은 데이터 로딩 기간(tADL2)이 설정되는 것이 가능할 수 있다.
또한, 제1 내지 제4 메모리 장치들(LUN1~LUN4) 중 어드레스(Addr)에 의해 지시되는 메모리 장치의 플레인에 연결된 페이지 버퍼 그룹(230)에 데이터(D1~Dn)가 저장될 수 있다. 예를 들어, 제1 메모리 장치(LUN1)의 제1 플레인(P1)에 연결된 페이지 버퍼 그룹(230)에 데이터(D1~Dn)가 저장될 수 있다.
메모리 컨트롤러(1200)가, 첫 번째 프로그램 커맨드(80h-11h) 이후의 프로그램 커맨드(80h-11h, 두 번째부터 미도시)와 어드레스(Addr), 및 데이터(D1~Dn)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송하면, 어드레스(Addr)와 대응하는 메모리 장치의 플레인과 연결된 페이지 버퍼 그룹(230)에 대한 리셋 동작을 모두 생략할 수 있다(첫 번째 프로그램 커맨드에 대한 응답으로 슈퍼 블록(SBLK)에 대응하는 페이지 버퍼 그룹(230)들에 대한 리셋 동작이 모두 수행되므로). 즉, 메모리 컨트롤러(1200)는, 어드레스(Addr)를 입출력 패드(DQ)로 전송하고 데이터 로딩 기간(tADL2) 동안 지연할 필요 없이 곧바로 데이터(D1~Dn)를 입출력 패드(DQ)로 전송할 수 있다. 첫 번째 프로그램 커맨드(80h-11h) 이후의 프로그램 커맨드(80h-11h, 두 번째부터 미도시)에서도, 제1 내지 제4 메모리 장치들(LUN1~LUN4) 중 어드레스(Addr)에 의해 지시되는 메모리 장치의 플레인에 연결된 페이지 버퍼 그룹(230)에 데이터(D1~Dn)가 저장될 수 있다.
한편, 메모리 컨트롤러(1200)가, 마지막 프로그램 커맨드(80h-10h)와 어드레스(Addr) 및 데이터(D1~Dn)를 제1 채널(CH1)의 입출력 패드(DQ)로 전송하는 경우, 제1 내지 제4 메모리 장치들(LUN1~LUN4) 중 어드레스(Addr)에 의해 지시되는 메모리 장치의 플레인에 연결된 페이지 버퍼 그룹(230)에 데이터(D1~Dn)가 저장될 수 있다. 그 후, 첫번째 프로그램 커맨드(80h-11h)부터 마지막 프로그램 커맨드(80h-10h)까지 어드레스(Addr)와 상응하는 페이지 버퍼 그룹(230)들에 저장된 데이터들은 각각의 어드레스(Addr)에 포함된 컬럼 어드레스(CADD)와 로두 어드레스(RADD)에 의해 지시되는 페이지들에 각각 저장될 수 있다.
도 15는 도 3에 따른 그룹 선택 신호 생성부를 구체화한 예시도이다.
도 15를 참조하면, 그룹 선택 신호 생성부(400)는, 그룹 선택 커맨드(AAh)를 수신한 것을 지시하는 커맨드 수신 신호(ACCMDSIG)에 대한 응답으로 제1 그룹 활성화 신호(GRPACT)를 출력하는 제1 신호 생성부(410); 및 제1 그룹 활성화 신호(GRPACT), 제2 그룹 활성화 신호(GADDSIG) 및 그룹 할당 인에이블 신호(GRPEN)에 대한 응답으로 그룹 선택 신호(GRPSEL)를 출력하는 제2 신호 생성부(420)를 포함할 수 있다.
제2 그룹 활성화 신호(GADDSIG)는, 그룹 주소 레지스터(500)에 저장된 그룹 주소와 그룹 선택 커맨드(AAh)와 함께 수신된 그룹 주소가 서로 동일한 것을 지시할 수 있다.
그룹 할당 인에이블 신호(GRPEN)는, 그룹 주소(GADD)를 할당받은 것을 지시할 수 있다.
제1 신호 생성부(410)는, CLE 패드로 공급되는 커맨드 래치 인에이블 신호에 기초하여 커맨드 수신 신호(ACCMDSIG)와 제1 그룹 활성화 신호(GRPACT) 중 하나를 선택하여 출력하는 제1 멀티플렉서(411), ALE 패드로 공급되는 어드레스 래치 인에이블 신호에 기초하여 제1 멀티플렉서(411)의 출력과 로우 레벨 신호(0) 중 하나를 선택하여 출력하는 제2 멀티플렉서(412), 및 제2 멀티플렉서(412)의 출력을 WE# 패드를 통해 공급되는 라이트 인에이블 신호의 클럭(CLK)에 따라 출력하는 제1 플립플롭(413)을 포함할 수 있다. 여기서 제1 플립플롭(413)의 출력은 제1 그룹 활성화 신호(GRPACT)일 수 있다.
제1 플립플롭(413)은 D-플립플롭(D-flipflop)일 수 있다. 또한, 제1 플립플롭(413)은 스타트 펄스 신호(SPLS)에 따라 리셋될 수 있다. 예를 들어, 스타트 펄스 신호(SPLS)는 도 13의 리드 커맨드(00h-30h)와 어드레스(Addr)를 모두 수신한 후, 또는 도 14에서 마지막 프로그램 커맨드(80h-10h)와 어드레스(Addr) 및 데이터(D1~Dn)를 모두 수신한 후에 단기간 나타나는 하이레벨 신호일 수 있다.
제2 신호 생성부(420)는, 제2 그룹 활성화 신호(GADDSIG)와 그룹 할당 인에이블 신호(GRPEN)를 논리 AND 연산하여 출력하는 제1 AND 게이트(421), 제1 그룹 활성화 신호(GRPACT)와 ALE 패드를 통해 공급되는 어드레스 래치 인에이블 신호를 논리 AND 연산하여 출력하는 제2 AND 게이트(422), 제2 AND 게이트(422)의 출력에 기초하여 제1 AND 게이트(421)의 출력과 그룹 선택 신호(GRPSEL) 중 선택된 신호를 출력하는 제3 멀티플렉서(423), 제3 멀티플렉서(423)의 출력을 WE# 패드를 통해 공급되는 라이트 인에이블 신호의 클럭(CLK)에 따라 출력하는 제2 플립플롭(424)를 포함할 수 있다. 여기서, 제2 플립플롭(424)의 출력은 그룹 선택 신호(GRPSEL)일 수 있다. 제2 플립플롭(424)은 D-플립플롭(D-flipflop)일 수 있다. 또한, 제2 플립플롭(424)은 스타트 펄스 신호(SPLS)에 따라 리셋될 수 있다.
스타트 펄스 신호(SPLS), 커맨드 수신 신호(ACCMDSIG)는, 제2 그룹 활성화 신호(GADDSIG) 및 그룹 할당 인에이블 신호(GRPEN)는, 제어 로직(300) 또는 별도의 신호 생성 회로에서 생성될 수 있다.
도 16은 도 9 내지 도 15를 참조하여 설명한 메모리 장치의 동작 방법을 나타낸 예시 흐름도이다.
도 16을 참조하면, 메모리 장치의 동작 방법은, 메모리 컨트롤러부터 그룹 주소 할당 커맨드 및 제1 그룹 주소를 수신하는 단계(S100); 상기 그룹 주소 할당 커맨드에 대한 응답으로, 상기 제1 그룹 주소를 그룹 주소 레지스터에 저장하는 단계(S110); 상기 메모리 컨트롤러부터 그룹 선택 커맨드 및 제2 그룹 주소를 수신하는 단계(S120); 상기 그룹 선택 커맨드에 대한 응답으로, 상기 제1 그룹 주소와 상기 제2 그룹 주소를 비교한 결과에 따라 그룹 선택 신호를 생성하는 단계(S130); 상기 메모리 컨트롤러부터 슈퍼 블록에 대한 동작을 지시하는 적어도 하나의 커맨드 및 상기 커맨드와 대응하는 어드레스를 수신하는 단계(S140); 및 상기 그룹 선택 신호에 기초하여, 상기 커맨드에 대응하는 동작을 수행하는 단계(S150)를 포함할 수 있다.
상기 슈퍼 블록은, 하나의 채널을 통해 상기 메모리 컨트롤러와 공통적으로 연결된 메모리 장치들 중 적어도 2개의 메모리 장치들의 상기 플레인들에 포함된 페이지들을 포함할 수 있다.
상기 커맨드는, 리드 커맨드를 포함할 수 있다.
상기 동작을 수행하는 단계(S150)는, 상기 그룹 선택 신호에 기초하여 상기 리드 커맨드에 응답함으로써, 상기 리드 커맨드에 대응하는 리드 동작을 수행하는 단계를 포함할 수 있다.
상기 리드 동작을 수행하는 단계는, 상기 그룹 선택 신호에 기초하여, 상기 슈퍼 블록에 포함된 상기 플레인들을 대상으로 상기 리드 커맨드에 대응하는 상기 리드 동작을 수행하는 단계를 포함할 수 있다.
상기 제1 그룹 주소는, 상기 슈퍼 블록에 포함된 페이지들을 각각 포함하는 상기 적어도 2개의 메모리 장치들에 대하여 공통적으로 할당되는 주소일 수 있다.
상기 메모리 컨트롤러부터 그룹 선택 커맨드 및 제2 그룹 주소를 수신하는 단계(S120)는, 상기 그룹 선택 커맨드를 수신한 것을 지시하는 제1 그룹 활성화 신호를 생성하는 단계를 포함할 수 있다.
상기 그룹 선택 신호를 생성하는 단계(S130)는, 상기 제1 그룹 주소와 상기 제2 그룹 주소가 서로 동일한 것을 지시하는 제2 그룹 활성화 신호를 생성하는 단계를 포함할 수 있다.
상기 제1 그룹 주소를 그룹 주소 레지스터에 저장하는 단계(S110)는, 그룹 주소를 할당받은 것을 지시하는 그룹 할당 인에이블 신호를 생성하는 단계를 더 포함할 수 있다.
상기 그룹 선택 신호를 생성하는 단계(S130)는, 상기 제1 그룹 활성화 신호, 상기 제2 그룹 활성화 신호, 및 상기 그룹 할당 인에이블 신호에 기초하여 상기 그룹 선택 신호를 생성할 수 있다.
상기 커맨드는, 프로그램 커맨드를 포함할 수 있다.
상기 적어도 하나의 커맨드 및 상기 커맨드와 대응하는 어드레스를 수신하는 단계(S140)는, 상기 프로그램 커맨드를 수신하고, 상기 어드레스를 수신하기 전에, 상기 슈퍼 블록을 구성하는 상기 플레인들과 연결된 메모리 버퍼 그룹들에 대한 리셋 동작을 수행하는 단계를 포함할 수 있다.
그 밖에도 메모리 장치의 동작 방법은, 도 12 내지 도 15를 참조하여 설명한 메모리 장치(1100)의 동작을 포함하는 것으로 해석되어야 한다.
도 17은 도 1에 따른 메모리 시스템이 적용된 메모리 카드를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방법을 의미할 수 있다.
도 18은 도 1에 따른 메모리 시스템이 적용된 SSD 시스템을 나타내는 블록도이다.
도 18을 참조하면, SSD(Solid State Drive) 시스템(3000)은, 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
일 실시예에서 SSD 컨트롤러(3210)는 메모리 컨트롤러(1200)와 대응하고, 플래시 메모리들(3221~322n)은 메모리 장치(1100)들에 대응하는 구성요소일 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
100: 메모리 셀 어레이 200: 주변 회로
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼 그룹 240: 컬럼 디코더
250: 입출력 회로 260: 전류 감지 회로
300: 제어 로직 400: 그룹 선택 신호 생성부
410: 제1 신호 생성부 420: 제2 신호 생성부
500: 그룹 주소 레지스터 1000: 메모리 시스템
1100: 메모리 장치 1200: 메모리 컨트롤러
1300: 메모리 장치 그룹들 2000, 3100: 호스트
3000: SSD 시스템 3001: 신호 커넥터
3002: 전원 커넥터 3200: SSD
3210: SSD 컨트롤러 3221~322n: 플래시 메모리들
3230: 보조 전원 장치 3240: 버퍼 메모리
7100: 카드 인터페이스 70000: 메모리 카드

Claims (20)

  1. 복수의 플레인들(plains)을 갖는 메모리 셀 어레이를 포함하고 메모리 컨트롤러와 채널을 통해 공통적으로 연결된 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들 중 적어도 2개의 메모리 장치들의 상기 플레인들에 포함된 페이지들을 포함하는 슈퍼 블록을 구성하고, 상기 슈퍼 블록에 대한 동작을 지시하는 적어도 하나의 커맨드 및 상기 커맨드에 대응하는 어드레스를 상기 메모리 장치들에 전송하는 상기 메모리 컨트롤러를 포함하고,
    상기 메모리 장치들 각각은,
    상기 메모리 셀 어레이에 대하여 상기 동작을 수행할 수 있는 주변 회로;
    상기 슈퍼 블록을 구성하는 상기 적어도 2개의 메모리 장치들을 지시하는 그룹 선택 신호를 출력하는 그룹 선택 신호 생성부; 및
    상기 그룹 선택 신호에 기초하여, 상기 커맨드에 대응하는 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함하는, 메모리 시스템.
  2. 청구항 1에서,
    상기 커맨드는, 리드 커맨드를 포함하고,
    상기 제어 로직은,
    상기 그룹 선택 신호에 기초하여 상기 리드 커맨드에 응답으로써, 상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 주변 회로를 제어하는, 메모리 시스템.
  3. 청구항 2에서,
    상기 제어 로직은,
    상기 그룹 선택 신호에 기초하여, 상기 슈퍼 블록에 포함된 상기 플레인들을 대상으로 상기 리드 커맨드에 대응하는 리드 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 시스템.
  4. 청구항 1에서,
    상기 메모리 장치들 각각은,
    상기 슈퍼 블록에 포함된 페이지들을 각각 포함하는 상기 적어도 2개의 메모리 장치들에 대하여 공통적으로 할당되는 그룹 주소를 저장하는 그룹 주소 레지스터를 더 포함하는, 메모리 시스템.
  5. 청구항 4에서,
    상기 제어 로직은,
    상기 메모리 컨트롤러로부터 그룹 주소 할당 커맨드 및 이에 대응하는 제1 그룹 주소를 수신하고, 상기 그룹 주소 할당 커맨드에 대한 응답으로 상기 제1 그룹 주소를 상기 그룹 주소 레지스터에 저장하는, 메모리 시스템.
  6. 청구항 5에서,
    상기 제어 로직은,
    상기 메모리 컨트롤러로부터 그룹 선택 커맨드 및 이에 대응하는 제2 그룹 주소를 수신하고, 상기 그룹 선택 커맨드에 대한 응답으로, 상기 제1 그룹 주소와 상기 제2 그룹 주소를 비교하는, 메모리 시스템.
  7. 청구항 6에서,
    상기 제어 로직은,
    상기 그룹 선택 커맨드를 수신한 것을 지시하는 제1 그룹 활성화 신호를 상기 그룹 선택 신호 생성부로 출력하는, 메모리 시스템.
  8. 청구항 7에서,
    상기 제어 로직은,
    상기 제1 그룹 주소와 상기 제2 그룹 주소가 서로 동일한 것을 지시하는 제2 그룹 활성화 신호를 상기 그룹 선택 신호 생성부로 출력하는, 메모리 시스템.
  9. 청구항 8에서,
    상기 제어 로직은,
    상기 제1 그룹 주소를 상기 그룹 주소 레지스터에 저장한 후, 그룹 주소가 할당된 것을 지시하는 그룹 할당 인에이블 신호를 상기 그룹 선택 신호 생성부로 출력하는, 메모리 시스템.
  10. 청구항 9에서,
    상기 그룹 선택 신호 생성부는,
    상기 제1 그룹 활성화 신호, 상기 제2 그룹 활성화 신호, 및 상기 그룹 할당 인에이블 신호에 기초하여, 상기 그룹 선택 신호를 상기 제어 로직으로 출력하는, 메모리 시스템.
  11. 청구항 1에서,
    상기 메모리 장치들 각각은,
    상기 플레인들 각각과 비트 라인으로 연결된 메모리 버퍼 그룹들을 포함하고,
    상기 커맨드는, 프로그램 커맨드를 포함하며,
    상기 제어 로직은,
    상기 메모리 컨트롤러로부터 상기 프로그램 커맨드를 수신하고 상기 어드레스를 수신하기 전에, 상기 메모리 버퍼 그룹들을 제어하여, 상기 슈퍼 블록을 구성하는 상기 플레인들과 연결된 상기 메모리 버퍼 그룹들에 대한 리셋 동작을 수행하는, 메모리 시스템.
  12. 복수의 플레인들을 포함하고 채널을 통해 메모리 컨트롤러와 연결된 메모리 장치의 동작 방법으로,
    메모리 컨트롤러부터 그룹 주소 할당 커맨드 및 제1 그룹 주소를 수신하는 단계;
    상기 그룹 주소 할당 커맨드에 대한 응답으로, 상기 제1 그룹 주소를 그룹 주소 레지스터에 저장하는 단계;
    상기 메모리 컨트롤러부터 그룹 선택 커맨드 및 제2 그룹 주소를 수신하는 단계;
    상기 그룹 선택 커맨드에 대한 응답으로, 상기 제1 그룹 주소와 상기 제2 그룹 주소를 비교한 결과에 따라 그룹 선택 신호를 생성하는 단계;
    상기 메모리 컨트롤러부터 슈퍼 블록에 대한 동작을 지시하는 적어도 하나의 커맨드 및 상기 커맨드와 대응하는 어드레스를 수신하는 단계; 및
    상기 그룹 선택 신호에 기초하여, 상기 커맨드에 대응하는 동작을 수행하는 단계를 포함하고,
    상기 슈퍼 블록은,
    상기 채널을 통해 상기 메모리 컨트롤러와 공통적으로 연결된 메모리 장치들 중 적어도 2개의 메모리 장치들의 상기 플레인들에 포함된 페이지들을 포함하는, 메모리 장치의 동작 방법.
  13. 청구항 12에서,
    상기 커맨드는, 리드 커맨드를 포함하고,
    상기 동작을 수행하는 단계는,
    상기 그룹 선택 신호에 기초하여 상기 리드 커맨드에 응답함으로써, 상기 리드 커맨드에 대응하는 리드 동작을 수행하는 단계를 포함하는, 메모리 장치의 동작 방법.
  14. 청구항 13에서,
    상기 리드 동작을 수행하는 단계는,
    상기 그룹 선택 신호에 기초하여, 상기 슈퍼 블록에 포함된 상기 플레인들을 대상으로 상기 리드 커맨드에 대응하는 상기 리드 동작을 수행하는 단계를 포함하는, 메모리 장치의 동작 방법.
  15. 청구항 12에서,
    상기 제1 그룹 주소는,
    상기 슈퍼 블록에 포함된 페이지들을 각각 포함하는 상기 적어도 2개의 메모리 장치들에 대하여 공통적으로 할당되는 주소인, 메모리 장치의 동작 방법.
  16. 청구항 12에서,
    상기 메모리 컨트롤러부터 그룹 선택 커맨드 및 제2 그룹 주소를 수신하는 단계는,
    상기 그룹 선택 커맨드를 수신한 것을 지시하는 제1 그룹 활성화 신호를 생성하는 단계를 포함하는, 메모리 장치의 동작 방법.
  17. 청구항 16에서,
    상기 그룹 선택 신호를 생성하는 단계는,
    상기 제1 그룹 주소와 상기 제2 그룹 주소가 서로 동일한 것을 지시하는 제2 그룹 활성화 신호를 생성하는 단계를 포함하는, 메모리 장치의 동작 방법.
  18. 청구항 17에서,
    상기 제1 그룹 주소를 그룹 주소 레지스터에 저장하는 단계는,
    그룹 주소를 할당받은 것을 지시하는 그룹 할당 인에이블 신호를 생성하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  19. 청구항 18에서,
    상기 그룹 선택 신호를 생성하는 단계는,
    상기 제1 그룹 활성화 신호, 상기 제2 그룹 활성화 신호, 및 상기 그룹 할당 인에이블 신호에 기초하여 상기 그룹 선택 신호를 생성하는, 메모리 장치의 동작 방법.
  20. 청구항 12에서,
    상기 커맨드는, 프로그램 커맨드를 포함하고,
    상기 적어도 하나의 커맨드 및 상기 커맨드와 대응하는 어드레스를 수신하는 단계는,
    상기 프로그램 커맨드를 수신하고, 상기 어드레스를 수신하기 전에,
    상기 슈퍼 블록을 구성하는 상기 플레인들과 연결된 메모리 버퍼 그룹들에 대한 리셋 동작을 수행하는, 메모리 장치의 동작 방법.
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