KR20240082868A - 리드 동작을 수행하는 메모리 장치 및 그 동작 방법 - Google Patents

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KR20240082868A
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신범주
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조강욱
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 제1 플레인, 제2 플레인, 데이터 입출력 회로 및 인코더를 포함할 수 있다. 데이터 입출력 회로는 제1 및 제2 플레인으로부터 리드된 데이터를 출력할 수 있다. 인코더는 제1 플레인으로부터 리드된 제1 데이터가 출력되는 동안 제2 플레인으로부터 리드된 제2 데이터를 압축할 수 있다. 데이터 입출력 회로는 제1 데이터를 출력한 이후에 압축된 제2 데이터를 출력할 수 있다.

Description

리드 동작을 수행하는 메모리 장치 및 그 동작 방법{MEMORY DEVICE PERFORMING READ OPERATION AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
메모리 장치는 캐시 리드 동작을 수행할 수 있다. 메모리 장치는 플레인에 저장된 하드 데이터 및 소프트 데이터를 출력할 수 있다. 메모리 장치는 플레인에 저장된 하드 데이터 및 소프트 데이터에 대해 캐시 리드 동작을 수행함으로써, 리드 시간을 단축할 수 있다.
본 발명의 실시 예는, 캐시 리드 성능이 개선된 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 플레인, 제2 플레인, 데이터 입출력 회로 및 인코더를 포함할 수 있다. 데이터 입출력 회로는 제1 및 제2 플레인으로부터 리드된 데이터를 출력할 수 있다. 인코더는 제1 플레인으로부터 리드된 제1 데이터가 출력되는 동안 제2 플레인으로부터 리드된 제2 데이터를 압축할 수 있다. 데이터 입출력 회로는 제1 데이터를 출력한 이후에 압축된 제2 데이터를 출력할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 제1 플레인으로부터 리드된 제1 데이터를 출력하는 단계; 제1 데이터가 출력되는 동안 제2 플레인으로부터 리드된 제2 데이터를 압축하는 단계; 및 제1 데이터를 출력한 이후에 압축된 제2 데이터를 출력하는 단계;를 포함할 수 있다.
본 기술에 따르면 캐시 리드 성능이 개선된 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 메모리 장치의 플레인을 설명하기 위한 도면이다.
도 3은 하드 데이터 및 소프트 데이터를 설명하기 위한 도면이다.
도 4는 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 5는 일 실시 예에 따른 복수의 플레인들에 대한 리드 동작을 설명하기 위한 도면이다.
도 6은 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 9는 일 실시 예에 따른 복수의 플레인들에 대한 리드 동작을 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른 복수의 플레인들에 대한 리드 동작들을 비교하기 위한 도면이다.
도 11은 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12는 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰 및 컴퓨터 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치일 수 있다. 저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 SSD(Solid State Drive) 및 UFS(Universal Flash Storage) 등과 같은 다양한 종류의 저장 장치들로 제조될 수 있다. 저장 장치(50)는 SOC(system on chip) 등과 같은 다양한 종류의 패키지(package) 형태들로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 실시 예에서, 메모리 장치(100)는 비휘발성 메모리 장치 또는 휘발성 메모리 장치일 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이(110)에서 어드레스(ADDR)에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램, 리드 또는 소거할 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 ~ BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다.
실시 예에서, 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKz)은 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에 서로 평행하게 배열된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 메모리 블록(BLKz)은 어느 하나의 비트라인과 공통 소스 라인(CSL) 사이에 연결된 메모리 셀 스트링을 복수 개 포함할 수 있다. 비트라인들(BL1~BLm) 각각은 복수의 메모리 셀 스트링들에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 복수의 메모리 셀 스트링들에 공통으로 연결될 수 있다.
예를 들어, 메모리 셀 스트링은 공통 소스 라인(CSL)과 제1 비트라인(BL1) 사이에 직렬로 연결된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 하나의 메모리 셀 스트링은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 적어도 하나 이상 포함할 수 있다.
드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트라인(BL1)에 연결될 수 있고, 소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MCn)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MCn)의 게이트들은 복수의 워드 라인들(WL1~WLn)에 연결될 수 있다. 서로 다른 메모리 셀 스트링에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들은 물리 페이지(physical page; PG)로 정의될 수 있다. 메모리 블록(BLKz)은 복수의 워드 라인들(WL1~WLn)의 개수만큼의 물리 페이지들을 포함할 수 있다.
메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 또는 다섯 개 비트 이상의 데이터를 저장할 수 있는 메모리 셀들로 구성될 수 있다.
하나의 물리 페이지는 메모리 셀들이 각각 저장할 수 있는 비트 데이터의 개수만큼의 논리 페이지 데이터를 저장할 수 있다. 예를 들어, 메모리 셀들이 트리플 레벨 셀로 구성된 경우 하나의 물리 페이지는 3개의 논리 페이지 데이터를 저장할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124), 센싱 회로(125) 및 인코더(126)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 드레인 선택 라인(DSL)들, 복수의 워드라인들(WL1~WLn), 소스 선택 라인(SSL)들 및 공통 소스 라인(CSL)을 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신할 수 있다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 수 있다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성될 수 있다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작할 수 있다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.
프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽을 수 있다.
리드 동작 시, 읽기 및 쓰기 회로(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 메모리 컨트롤러(200)로 출력할 수 있다.
센싱 회로(125)는 리드 동작 또는 프로그램 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다. 예를 들어, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 패스 신호를 제어 로직(130)으로 출력할 수 있다. 다른 예로, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 크면 페일 신호를 제어 로직(130)으로 출력할 수 있다.
인코더(126)는 읽기 및 쓰기 회로(123)로부터 수신한 데이터를 인코딩하여 압축할 수 있다. 인코더(126)는 압축된 데이터를 데이터 라인들(DL)을 통해 데이터 입출력 회로(124)로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124), 센싱 회로(125) 및 인코더(126)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIG) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 읽기 및 쓰기 회로(123)는 제1 플레인에 저장된 제1 데이터 및 제3 데이터를 센싱할 수 있다. 제1 데이터 및 제3 데이터는 제1 플레인의 동일한 페이지로부터 센싱된 데이터일 수 있다. 제1 데이터는 디폴트 리드 전압을 이용하여 획득된 하드 데이터일 수 있다. 제3 데이터는 디폴트 리드 전압을 기초로 결정된 소프트 리드 전압을 이용하여 획득된 소프트 데이터일 수 있다.
읽기 및 쓰기 회로(123)는 제2 플레인에 저장된 제2 데이터 및 제4 데이터를 센싱할 수 있다. 제2 데이터 및 제4 데이터는 제2 플레인의 동일한 페이지로부터 센싱된 데이터일 수 있다. 제2 데이터는 디폴트 리드 전압을 기초로 결정된 소프트 리드 전압을 이용하여 획득된 소프트 데이터일 수 있다. 제4 데이터는 디폴트 리드 전압을 이용하여 획득된 하드 데이터일 수 있다.
읽기 및 쓰기 회로(123)는 제1 데이터 및 제4 데이터를 데이터 입출력 회로(124)로 출력할 수 있다. 읽기 및 쓰기 회로(123)는 제2 데이터 및 제3 데이터를 인코더(126)로 출력할 수 있다.
읽기 및 쓰기 회로(123)는 데이터 입출력 회로(124)에서 외부 컨트롤러로 압축된 제2 데이터가 출력되는 동안, 제1 플레인으로부터 제3 데이터를 센싱하고, 제2 플레인으로부터 제4 데이터를 센싱할 수 있다.
실시 예에서, 읽기 및 쓰기 회로(123)는 제1 플레인에 저장된 데이터를 센싱하는 제1 페이지 버퍼 그룹 및 제2 플레인에 저장된 데이터를 센싱하는 제2 페이지 버퍼 그룹을 포함할 수 있다. 제1 페이지 버퍼 그룹은 제2 페이지 버퍼 그룹이 제2 플레인으로부터 제2 데이터를 센싱하는 동안, 제1 플레인으로부터 제1 데이터를 센싱할 수 있다.
제1 페이지 버퍼 그룹은 메인 래치 및 캐시 래치를 포함할 수 있다. 제1 페이지 버퍼 그룹의 매인 래치는 제1 플레인의 선택된 페이지에 저장된 제1 데이터를 센싱할 수 있다. 메인 래치는 제1 데이터가 캐시 래치에 저장되면, 선택된 페이지에 저장된 제3 데이터를 센싱할 수 있다. 제1 페이지 버퍼 그룹의 캐시 래치는 메인 래치로부터 수신한 제1 데이터를 저장하고, 제1 데이터를 데이터 입출력 회로(124)로 출력할 수 있다.
제2 페이지 버퍼 그룹은 메인 래치 및 캐시 래치를 포함할 수 있다. 제2 페이지 버퍼 그룹의 매인 래치는 제2 플레인의 선택된 페이지에 저장된 제2 데이터를 센싱할 수 있다. 메인 래치는 제2 데이터가 캐시 래치에 저장되면, 선택된 페이지에 저장된 제4 데이터를 센싱할 수 있다. 제2 페이지 버퍼 그룹의 캐시 래치는 메인 래치로부터 수신한 제2 데이터를 저장하고, 제2 데이터를 데이터 입출력 회로(124)로 출력할 수 있다.
데이터 입출력 회로(124)는 제1 플레인 및 제2 플레인으로부터 리드된 데이터를 외부 컨트롤러로 출력할 수 있다.
데이터 입출력 회로(124)는 제1 플레인으로부터 리드된 제1 데이터 및 제2 플레인으로부터 리드된 제4 데이터를 출력할 수 있다. 예를 들어, 데이터 입출력 회로(124)는 읽기 및 쓰기 회로(123)로부터 수신한 제1 데이터 및 제4 데이터를 출력할 수 있다. 데이터 입출력 회로(124)는 인코더(126)로부터 수신한 압축된 제2 데이터 및 압축된 제3 데이터를 출력할 수 있다. 이 때, 데이터 입출력 회로(124)는 제1 데이터를 출력한 이후에 압축된 제2 데이터를 출력할 수 있다. 데이터 입출력 회로(124)는 제4 데이터를 출력한 이후에 압축된 제3 데이터를 출력할 수 있다.
인코더(126)는 제1 플레인으로부터 리드된 제1 데이터가 데이터 입출력 회로(124)에서 외부 컨트롤러로 출력되는 동안, 읽기 및 쓰기 회로(123)로부터 수신하고 제2 플레인으로부터 리드된 제2 데이터를 압축할 수 있다. 인코더(126)는 제2 플레인으로부터 리드된 제4 데이터가 데이터 입출력 회로(124)에서 외부 컨트롤러로 출력되는 동안, 읽기 및 쓰기 회로(123)로부터 수신하고 제1 플레인으로부터 리드된 제3 데이터를 압축할 수 있다. 제3 데이터는 하드 데이터인 제1 데이터에 대응되는 소프트 데이터이고, 제4 데이터는 소프트 데이터인 제2 데이터에 대응되는 하드 데이터일 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 쓰기 동작, 리드 동작 또는 소거 동작에 따라 커맨드, 물리 블록 어드레스 또는 데이터를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 메모리 장치(100)로 제공할 수 있다.
호스트는 DIMM (Dual In-line Memory Module) 등과 같은 다양한 통신 방식들을 이용하여 저장 장치(50)과 통신할 수 있다.
도 2는 메모리 장치의 플레인을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 복수의 플레인들(P1, P2)을 포함할 수 있다. 하나의 플레인은 복수의 메모리 블록들(BLK1~BLKn,(n은 양의 정수))을 포함할 수 있다. 하나의 메모리 장치에 포함되는 플레인의 개수는 본 실시 예에 의해 제한되지 않는다.
플레인은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하는 단위일 수 있다. 따라서, 메모리 장치(100)는 각 플레인에 대응되는, 도 1을 참조하여 설명된 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 포함할 수 있다.
실시 예에서, 슈퍼 블록은 복수의 플레인들에 각각 포함된 메모리 블록들 중 서로 다른 플레인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함할 수 있다.
예를 들어 복수의 플레인들(P1, P2) 각각에 포함된 제1 메모리 블록들(BLK1)은 제1 슈퍼 블록(SB1)으로 할당될 수 있다. 복수의 플레인들(P1, P2) 각각에 포함된 제2 메모리 블록들(BLK2)은 제2 슈퍼 블록(SB2)으로 할당될 수 있다. 마찬가지 방식으로, 복수의 플레인들(P1, P2) 각각에 포함된 제n 메모리 블록들(BLKn)은 제n 슈퍼 블록(SBn)으로 할당될 수 있다. 따라서, 하나의 메모리 장치에 포함된 복수의 플레인들(P1, P2)은 제1 내지 제n 슈퍼 블록(SB1 내지 SBn)을 포함할 수 있다.
메모리 장치(100)는 각 플레인 별로 슈퍼 블록에 할당된 메모리 블록들에 대한 메모리 동작을 병렬적으로 수행할 수 있다. 이는 멀티 플레인 동작일 수 있다. 메모리 동작은 리드 동작, 프로그램 동작 또는 소거 동작일 수 있다.
도 3은 하드 데이터 및 소프트 데이터를 설명하기 위한 도면이다.
도 3을 참조하면, s1은 메모리 셀들의 초기 문턱 전압 분포일 수 있다. 디폴트 리드 전압(Vrd)은 인접한 두 문턱 전압 분포를 구분하는 리드 전압일 수 있다. 예를 들어, 디폴트 리드 전압(Vrd)은 프로그램 상태(PV_k, k는 양의 정수)를 갖는 문턱 전압 분포와 프로그램 상태(PV_k+1)를 갖는 문턱 전압 분포를 구분하는 리드 전압일 수 있다. 디폴트 리드 전압은 하드 리드 전압일 수 있다.
s2는 메모리 셀들이 열화된 상태의 문턱 전압 분포일 수 있다. 디폴트 리드 전압(Vrd)은 프로그램 상태(PV_k')를 갖는 문턱 전압 분포와 프로그램 상태(PV_k+1')를 갖는 문턱 전압 분포를 구분하는 리드 전압일 수 있다. 메모리 셀들이 열화된 상태이므로, 보다 높은 신뢰성을 갖는 리드 데이터를 획득하기 위해 추가로 소프트 리드 동작이 수행될 수 있다. 소프트 리드 동작은 소프트 리드 전압들(Vrs1, Vrs2)을 이용하여 수행되는 리드 동작일 수 있다. 소프트 리드 전압들(Vrs1, Vrs2)은 디폴트 리드 전압(Vrd)을 기초로 결정될 수 있다. 예를 들어, 디폴트 리드 전압(Vrd)으로부터 일정한 간격을 갖는 리드 전압일 수 있다.
s2에서, 하드 데이터는 디폴트 리드 전압(Vrd)을 이용하여 획득된 리드 데이터일 수 있다. 소프트 데이터는 소프트 리드 전압들(Vrs1, Vrs2)을 이용하여 획득된 리드 데이터일 수 있다.
도 4는 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 4를 참조하면, 하나의 메모리 장치에 포함된 복수의 플레인들(P1~P4)은 데이터 패스를 공유할 수 있다. 복수의 플레인들(P1~P4)로부터 리드된 데이터는 데이터 패스를 거쳐 입출력 라인(IO)으로 출력될 수 있다. 입출력 라인(IO)은 도 1을 참조하여 설명된 데이터 라인(DL)에 대응될 수 있다. 반대로 입출력 라인(IO)으로 입력된 데이터는 데이터 패스를 거쳐 복수의 플레인들(P1~P4)로 전달될 수 있다.
실시 예에서, 각 플레인은 대응되는 페이지 버퍼를 포함할 수 있다. 페이지 버퍼는 플레인의 메모리 셀에 저장된 데이터를 리드하고, 리드된 데이터를 입출력 라인(IO)으로 출력할 수 있다.
복수의 플레인들(P1~P4)은 데이터 패스를 공유하기 때문에, 하나의 플레인에서 리드된 데이터가 데이터 패스를 통해 입출력 라인(IO)으로 출력되는 동안, 나머지 플레인들은 데이터 패스를 입출력 라인(IO)로 데이터를 출력할 수 없다.
예를 들어, 제1 플레인(P1)에서 리드된 데이터가 입출력 라인(IO)으로 출력되는 동안, 제2 내지 제4 플레인(P2~P4)들은 리드된 데이터를 출력하지 못하고 대기할 수 있다. 제2 내지 제4 플레인(P2~P4)들로부터 리드된 데이터는 제1 플레인(P1)에서 리드된 데이터가 입출력 라인(IO)으로 출력이 완료된 이후에, 순차적으로 입출력 라인(IO)으로 출력될 수 있다.
도 5는 일 실시 예에 따른 복수의 플레인들에 대한 리드 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 복수의 플레인들(P1~P4)은 동시에 데이터를 리드할 수 있다. 복수의 플레인들(P1~P4)은 메모리 셀로부터 리드된 데이터를 읽기 및 쓰기 회로의 페이지 버퍼로 전달할 수 있다. 페이지 버퍼로 전달된 리드 데이터는 입출력 라인(IO)을 통해 외부로 출력될 수 있다.
도 4를 참조하여 설명된 바와 같이, 복수의 플레인들(P1~P4)은 데이터 패스를 공유하기 때문에, 복수의 플레인들(P1~P4)로부터 리드된 데이터는 동시에 리드되지만, 입출력 라인(IO)으로는 순차적으로 출력될 수 있다.
도 5에서, 제1 플레인(P1) 내지 제4 플레인(P4)으로부터 리드된 데이터는 제1 플레인(P1) 내지 제4 플레인(P4) 순으로 입출력 라인(IO)을 통해 순차적으로 출력될 수 있다. 각 플레인으로부터 리드된 데이터는 동시에 출력될 수는 없지만, 출력되는 순서는 본 실시 예에 제한되지 않는다.
도 6은 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 6을 참조하면, 도 4와 달리 복수의 플레인들(P1~P4)로부터 리드된 데이터는 입출력 라인(IO)으로 바로 출력되는 것 외에 인코더를 거쳐 입출력 라인(IO)으로 출력될 수 있다.
예를 들어, 제1 플레인(P1)의 하드 데이터(HD1)는 데이터 패스를 통해 입출력 라인(IO)으로 출력될 수 있다. 제1 플레인(P1)의 하드 데이터(HD1)가 입출력 라인(IO)으로 출력되는 동안, 나머지 플레인들(P2~P4)으로부터 리드된 데이터는 입출력 라인(IO)으로의 출력이 대기될 수 있다.
제1 플레인(P1)의 하드 데이터(HD1)가 입출력 라인(IO)으로 출력되는 동안, 제2 플레인(P2)의 소프트 데이터(SD2)는 인코더로 전달될 수 있다. 인코더로 전달된 제2 플레인(P2)의 소프트 데이터(SD2)는 압축될 수 있다.
도 7은 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 7을 참조하면, 도 6을 참조하여 설명된 압축된 제2 플레인(P2)의 소프트 데이터(CSD2)는 데이터 패스를 통해 입출력 라인(IO)으로 출력될 수 있다.
도 8은 일 실시 예에 따른 복수의 플레인들로부터 리드된 데이터의 흐름을 설명하기 위한 도면이다.
도 8을 참조하면, 제2 플레인(P2)의 하드 데이터(HD2)는 데이터 패스를 통해 입출력 라인(IO)으로 출력될 수 있다. 제2 플레인(P2)의 하드 데이터(HD2)가 입출력 라인(IO)으로 출력되는 동안, 제1 플레인(P1)의 소프트 데이터(SD1)는 인코더로 전달될 수 있다. 인코더로 전달된 제1 플레인(P1)의 소프트 데이터(SD1)는 압축될 수 있다. 압축된 제1 플레인(P1)의 소프트 데이터는 제2 플레인(P2)의 하드 데이터(HD2)가 출력된 이후에 입출력 라인(IO)으로 출력될 수 있다.
도 6 내지 도 8을 참조하여 설명된 실시 예에 따르면, 제1 플레인(P1)의 하드 데이터(HD1)가 출력되는 동안, 제2 플레인(P2)의 소프트 데이터(SD2)는 압축될 수 있다. 제1 플레인(P1)의 하드 데이터(HD1)의 출력이 완료된 이후에 압축된 제2 플레인(P2)의 소프트 데이터(CSD2)가 출력될 수 있다. 이후 제2 플레인(P2)의 하드 데이터(HD2)가 출력되는 동안, 제1 플레인(P1)의 소프트 데이터(SD1)는 압축될 수 있다. 제2 플레인(P2)의 하드 데이터(HD2)의 출력이 완료된 이후에 압축된 제1 플레인(P1)의 소프트 데이터가 출력될 수 있다.
즉, 제1 플레인(P1)의 하드 데이터(HD1)와 압축된 제2 플레인(P2)의 소프트 데이터(CSD2)가 교차로 출력되고 이후, 제2 플레인(P2)의 하드 데이터(HD2)와 압축된 제1 플레인(P1)의 소프트 데이터가 교차로 출력될 수 있다.
제1 플레인(P1)의 하드 데이터(HD1) 및 소프트 데이터(SD1)는 동일한 페이지로부터 리드된 데이터일 수 있다. 하드 데이터는 디폴트 리드 전압을 이용하여 리드된 데이터일 수 있다. 소프트 데이터는 디폴트 리드 전압을 기초로 결정된 소프트 리드 전압을 이용하여 리드된 데이터일 수 있다.
도 9는 일 실시 예에 따른 복수의 플레인들에 대한 리드 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 제1 구간(PD1)에서 입출력 라인(IO)을 통해 제1 플레인(P1)의 하드 데이터가 출력되는 동안, 제2 플레인(P2)의 소프트 데이터는 인코더에 의해 압축될 수 있다. 제1 구간(PD1)에서, 플레인들 및 인코더의 동작은 도 6을 참조하여 설명될 수 있다.
제2 구간(PD2)에서 압축된 제2 플레인(P2)의 소프트 데이터가 입출력 라인(IO)을 통해 출력될 수 있다. 압축된 제2 플레인(P2)의 소프트 데이터가 출력되는 동안, 제1 플레인(P1)의 소프트 데이터 및 제2 플레인(P2)의 하드 데이터는 메모리 셀에서 읽기 및 쓰기 회로의 페이지 버퍼로 전달될 수 있다. 페이지 버퍼는 메인 래치와 캐시 래치를 포함할 수 있다. 따라서, 메모리 셀에 저장된 데이터가 메인 래치로 센싱되는 동안, 캐시 래치에 저장된 데이터는 입출력 라인(IO)을 통해 출력될 수 있다. 메모리 셀에 저장된 현재 데이터를 센싱하는 동작과 이전에 센싱된 데이터를 출력하는 동작을 병렬적으로 수행하는 동작은 캐시 리드 동작으로 지칭될 수 있다. 제2 구간(PD2)에서 플레인들 및 인코더의 동작은 도 7을 참조하여 설명될 수 있다.
제3 구간(PD3)에서 입출력 라인(IO)을 통해 제2 플레인(P2)의 하드 데이터가 출력되는 동안, 제1 플레인(P1)의 소프트 데이터는 압축될 수 있다. 제3 구간(PD3)에서 플레인들 및 인코더의 동작은 도 8을 참조하여 설명될 수 있다.
제3 구간(PD3) 이후, 압축된 제1 플레인(P1)의 소프트 데이터는 입출력 라인(IO)으로 출력될 수 있다.
도 10은 일 실시 예에 따른 복수의 플레인들에 대한 리드 동작들을 비교하기 위한 도면이다.
도 10을 참조하면, 세미 데이터 캐시 리드 동작은 도 9를 참조하여 설명된 리드 동작과 마찬가지로 설명될 수 있다.
멀티 데이터 캐시 리드 동작은 즉, 제1 플레인(P1)로부터 리드된 하드 데이터와 제2 플레인(P2)로부터 리드된 소프트 데이터를 교차로 입출력 라인(IO)으로 출력하고, 이후, 제2 플레인(P2)의 하드 데이터와 제1 플레인(P1)의 소프트 데이터를 교차로 입출력 라인(IO)으로 출력하는 동작일 수 있다.
도 10에서, 세미 데이터 캐시 리드 동작은 멀티 데이터 캐시 리드 동작과 달리 플레인의 소프트 데이터를 압축하고, 압축된 소프트 데이터를 입출력 라인(IO)으로 출력할 수 있다. 세미 데이터 캐시 리드 동작은 소프트 데이터를 압축하여 입출력 라인(IO)으로 출력함으로써, 멀티 데이터 캐시 리드 동작 대비 리드 동작 시간이 Ta만큼 단축될 수 있다.
도 11은 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, S1101단계에서 메모리 장치는 제1 플레인의 제1 데이터 및 제2 플레인의 제2 데이터를 센싱할 수 있다. 실시 예에서, 제1 데이터가 하드 데이터이면 제2 데이터는 소프트 데이터일 수 있다. 제1 데이터가 소프트 데이터이면 제2 데이터는 하드 데이터일 수 있다.
S1103단계에서 메모리 장치는 제1 데이터를 외부 장치로 출력할 수 있다.
S1105단계에서 메모리 장치는 제1 데이터가 출력되는 동안 제2 데이터를 압축할 수 있다. 실시 예에서, S1103단계 및 S1105단계가 수행되는 구간은 중첩될 수 있다.
S1107단계에서 메모리 장치는 압축된 제2 데이터를 외부 장치로 출력할 수 있다.
도 12는 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201단계에서 메모리 장치는 제1 플레인의 하드 데이터 및 제2 플레인의 소프트 데이터를 센싱할 수 있다.
S1203단계에서 메모리 장치는 제1 플레인의 하드 데이터를 외부 장치로 출력할 수 있다.
S1205단계에서 메모리 장치는 제1 플레인의 하드 데이터가 출력되는 동안 제2 플레인의 소프트 데이터를 압축할 수 있다.
S1207단계에서 메모리 장치는 압축된 제2 플레인의 소프트 데이터를 외부 장치로 출력할 수 있다.
S1209단계에서 메모리 장치는 제1 플레인의 소프트 데이터 및 제2 플레인의 하드 데이터를 센싱할 수 있다.
S1211단계에서 메모리 장치는 제2 플레인의 하드 데이터를 외부 장치로 출력할 수 있다.
S1213단계에서 메모리 장치는 제2 플레인의 하드 데이터가 출력되는 동안 제1 플레인의 소프트 데이터를 압축할 수 있다.
S1215단계에서 메모리 장치는 압축된 제1 플레인의 소프트 데이터를 외부 장치로 출력할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 생성부
123: 읽기 및 쓰기 회로
124: 데이터 입출력 회로
125: 센싱 회로
126: 인코더
130: 제어 로직
200: 메모리 컨트롤러

Claims (16)

  1. 제1 플레인 및 제2 플레인;
    상기 제1 및 제2 플레인으로부터 리드된 데이터를 출력하는 데이터 입출력 회로; 및
    상기 제1 플레인으로부터 리드된 제1 데이터가 출력되는 동안 상기 제2 플레인으로부터 리드된 제2 데이터를 압축하는 인코더;를 포함하고,
    상기 데이터 입출력 회로는,
    상기 제1 데이터를 출력한 이후에 상기 압축된 제2 데이터를 출력하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제1 데이터는,
    디폴트 리드 전압을 이용하여 획득된 하드 데이터이고,
    상기 제2 데이터는,
    상기 디폴트 리드 전압을 기초로 결정된 소프트 리드 전압을 이용하여 획득된 소프트 데이터인 메모리 장치.
  3. 제 2항에 있어서, 상기 인코더는,
    상기 제2 플레인으로부터 리드되고 상기 제2 데이터에 대응되는 하드 데이터인 제4 데이터가 출력되는 동안, 상기 제1 플레인으로부터 리드되고 상기 제1 데이터에 대응되는 소프트 데이터인 제3 데이터를 압축하는 메모리 장치.
  4. 제 3항에 있어서, 상기 데이터 입출력 회로는,
    상기 제4 데이터를 출력한 이후에 상기 압축된 제3 데이터를 출력하는 메모리 장치.
  5. 제 1항에 있어서, 상기 데이터 입출력 회로는,
    상기 제1 데이터 및 상기 제2 데이터를 외부 컨트롤러로 전송하는 메모리 장치.
  6. 제 3항에 있어서,
    상기 제1 및 제2 플레인으로부터 상기 제1 데이터 및 상기 제2 데이터를 센싱하는 읽기 및 쓰기 회로;를 더 포함하는 메모리 장치.
  7. 제 6항에 있어서, 상기 읽기 및 쓰기 회로는,
    상기 압축된 제2 데이터가 출력되는 동안, 상기 제1 및 제2 플레인으로부터 상기 제3 데이터 및 상기 제4 데이터를 센싱하는 메모리 장치.
  8. 제 7항에 있어서, 상기 읽기 및 쓰기 회로는,
    상기 제1 플레인에 저장된 데이터를 센싱하는 제1 페이지 버퍼 그룹; 및
    상기 제2 플레인에 저장된 데이터를 센싱하는 제2 페이지 버퍼 그룹;을 포함하고,
    상기 제1 페이지 버퍼 그룹은,
    상기 제2 페이지 버퍼 그룹이 상기 제2 플레인으로부터 상기 제2 데이터를 센싱하는 동안, 상기 제1 플레인으로부터 상기 제1 데이터를 센싱하는 메모리 장치.
  9. 제 8항에 있어서, 상기 제1 페이지 버퍼 그룹은,
    상기 제1 플레인에서 선택된 페이지에 저장된 상기 제1 데이터를 센싱하는 메인 래치; 및
    상기 메인 래치로부터 수신한 상기 제1 데이터를 저장하고, 상기 제1 데이터를 상기 데이터 입출력 회로로 출력하는 캐시 래치;를 포함하는 메모리 장치.
  10. 제 9항에 있어서, 상기 메인 래치는,
    상기 제1 데이터가 상기 캐시 래치에 저장되면, 상기 선택된 페이지에 저장된 상기 제3 데이터를 센싱하는 메모리 장치.
  11. 제1 플레인으로부터 리드된 제1 데이터를 출력하는 단계;
    상기 제1 데이터가 출력되는 동안 제2 플레인으로부터 리드된 제2 데이터를 압축하는 단계; 및
    상기 제1 데이터를 출력한 이후에 상기 압축된 제2 데이터를 출력하는 단계;를 포함하는 메모리 장치의 동작 방법.
  12. 제 11항에 있어서,
    상기 제2 플레인으로부터 리드되고, 상기 제2 데이터에 대응되는 제4 데이터를 출력하는 단계;
    상기 제4 데이터가 출력되는 동안, 제1 플레인으로부터 리드되고 상기 제1 데이터에 대응되는 제3 데이터를 압축하는 단계; 및
    상기 제4 데이터를 출력한 이후에 상기 압축된 제3 데이터를 출력하는 단계;를 포함하는 메모리 장치의 동작 방법.
  13. 제 12항에 있어서, 상기 제1 및 제4 데이터는,
    디폴트 리드 전압을 이용하여 획득된 하드 데이터이고,
    상기 제2 및 제3 데이터는,
    상기 디폴트 리드 전압을 기초로 결정된 소프트 리드 전압을 이용하여 획득된 소프트 데이터인 메모리 장치의 동작 방법.
  14. 제 11항에 있어서, 상기 제1 및 제2 데이터는,
    외부 컨트롤러로 전송되는 메모리 장치의 동작 방법.
  15. 제 12항에 있어서,
    상기 제1 및 제2 플레인으로부터 상기 제1 데이터 및 상기 제2 데이터를 센싱하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 제2 데이터가 출력되는 동안, 상기 제1 및 제2 플레인으로부터 상기 제3 및 제4 데이터를 센싱하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
KR1020220166957A 2022-12-02 2022-12-02 리드 동작을 수행하는 메모리 장치 및 그 동작 방법 KR20240082868A (ko)

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