KR101844963B1 - 불 휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

여기에 개시되는 불 휘발성 메모리 장치는 기판과; 상기 기판 위에 수직하게 형성된 적어도 하나의 스트링과; 그리고 상기 적어도 하나의 스트링은 다결정 실리콘 물질로 형성된 채널을 포함하며; 비트 라인을 통해 상기 적어도 하나의 스트링에 연결된 비트 라인 전류 제어 회로를 포함한다. 상기 비트 라인 전류 제어 회로는 온도 감소시 상기 적어도 하나의 스트링의 채널을 통해 흐르는 전류를 증가시키도록 온도 감소에 따라 상기 비트 라인으로 공급되는 전류의 양을 증가시킨다.

Description

불 휘발성 메모리 장치 및 그것의 동작 방법{NON-VOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 다결정 실리콘 물질(polycrystalline silicon material)을 트랜지스터 채널로 사용하는 반도체 장치에 관한 것이다.
잘 알려진 바와 같이, 저항, 커패시터, 트랜지스터, 메모리 셀, 솔라 셀, 등과 같은 반도체 소자들(semiconductor elements)은 단결정 실리콘 물질(monocrystalline silicon material)과 다결정 실리콘 물질(polycrystalline silicon material)을 이용하여 형성된다. 그러한 반도체 소자들의 전기적인 특성들(electrical properties)은 온도, 농도, 등과 같은 다양한 조건들에 따라 변화된다. 전기적인 특성들의 변화는 그러한 반도체 소자들을 포함한 반도체 장치의 신뢰성 저하를 초래한다. 그러한 까닭에, 반도체 장치의 신뢰성이 저하되는 것을 방지하기 위한 다양한 기술들이 요구되고 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 특징은 기판과; 상기 기판 위에 수직하게 형성된 적어도 하나의 스트링과; 그리고 상기 적어도 하나의 스트링은 다결정 실리콘 물질로 형성된 채널을 포함하며; 비트 라인을 통해 상기 적어도 하나의 스트링에 연결된 비트 라인 전류 제어 회로를 포함하는 불 휘발성 메모리 장치를 제공하는 것이다. 상기 비트 라인 전류 제어 회로는 온도 감소시 상기 적어도 하나의 스트링의 채널을 통해 흐르는 전류를 증가시키도록 온도 감소에 따라 상기 비트 라인으로 공급되는 전류의 양을 증가시킨다.
예시적인 실시예에 있어서, 상기 적어도 하나의 스트링은 상기 채널 상에 형성된 복수의 게이트 구조물들을 더 포함하며, 상기 복수의 게이트 구조물들은 상기 채널과 함께 메모리 트랜지스터들을 구성한다.
예시적인 실시예에 있어서, 상기 메모리 트랜지스터들을 통해 흐르는 전류는 상기 비트 라인으로 공급되는 전류의 양이 증가함에 따라 증가한다.
예시적인 실시예에 있어서, 상기 비트 라인으로 공급되는 전류의 양은 상기 메모리 트랜지스터들 중 선택된 메모리 트랜지스터의 상태를 판별하기 위한 동작 동안 상기 비트 라인 전류 제어 회로에 의해서 제어된다.
예시적인 실시예에 있어서, 상기 판별 동작은 읽기 동작, 프로그램 검증 동작, 그리고 소거 검증 동작 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 복수의 게이트 구조물들에 인가되는 전압들은 온도 감소에 따라 조정되지 않는다.
예시적인 실시예에 있어서, 상기 비트 라인 전류 제어 회로는 감지 노드에 연결된 래치부와; 상기 비트 라인과 상기 감지 노드 사이에 연결되며, 제어 신호에 응답하여 동작하는 NMOS 트랜지스터와; 상기 감지 노드로 전류를 공급하도록 구성된 로드부와; 그리고 상기 제어 신호를 발생하는 제어 신호 발생 회로를 포함하며, 상기 제어 신호 발생 회로는 온도 감소시 상기 NMOS 트랜지스터를 통해 흐르는 전류의 양을 증가시키도록 상기 제어 신호의 전압을 제어한다.
예시적인 실시예에 있어서, 상기 제어 신호의 전압을 조정하는 것은 상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하로 낮아질 때 행해진다.
본 발명의 다른 특징은 단결정 실리콘 기판과; 비트 라인들과; 그리고 상기 단결정 실리콘 기판 위에 수직하게 형성되고, 상기 비트 라인들에 각각 연결되며, 다결정 실리콘 물질로 형성된 채널들을 각각 갖는 스트링들을 포함하는 불 휘발성 메모리 장치의 읽기 방법을 제공하는 것이다. 읽기 방법은 프리챠지 구간 동안 상기 비트 라인들로 프리챠지 전류를 공급하고; 감지 구간 동안 상기 비트 라인들로 감지 전류를 공급하고; 그리고 상기 비트 라인들 각각의 전압 변화를 셀 데이터로서 래치하는 것을 포함하며, 상기 프리챠지 전류 및 상기 감지 전류는 온도 감소시 상기 스트링들의 채널들을 통해 흐르는 전류를 증가시키도록 온도 감소에 따라 증가된다.
예시적인 실시예에 있어서, 상기 스트링들 각각은 대응하는 채널 상에 형성된 복수의 게이트 구조물들을 더 포함하고, 상기 복수의 게이트 구조물들은 상기 대응하는 채널과 함께 메모리 트랜지스터들을 구성하며, 상기 메모리 트랜지스터들을 통해 흐르는 전류는 상기 비트 라인으로 공급되는 전류의 양이 증가함에 따라 증가한다.
예시적인 실시예에 있어서, 상기 복수의 게이트 구조물들에 인가되는 전압들은 온도 감소에 따라 조정되지 않는다.
예시적인 실시예에 있어서, 상기 프리챠지 및 감지 전류들의 조정은 상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하로 낮아질 때 행해진다.
본 발명의 또 다른 특징은 기판과; 상기 기판 위에 수직하게 형성된 스트링들과; 상기 스트링들 각각은 다결정 실리콘 물질로 형성된 채널과 상기 채널 상에 형성된 게이트 구조물들을 포함하고, 상기 스트링들의 채널들을 통해 흐르는 전류의 양은 온도 감소에 따라 감소하며; 상기 스트링들에 각각 대응하는 비트 라인들에 각각 연결된 페이지 버퍼들과; 그리고 온도 변화에 따라 상기 비트 라인들로 공급되는 전류의 양을 조정하도록 상기 페이지 버퍼들을 제어하는 페이지 버퍼 제어 회로를 포함하며, 상기 페이지 버퍼 제어 회로는 온도 감소에 따라 상기 비트 라인들로 공급되는 전류의 양을 증가시키도록 상기 페이지 버퍼들을 제어하며, 상기 비트 라인들로 공급되는 전류의 양에 따라 온도 감소시 상기 스트링들의 채널들을 흐르는 전류가 증가되는 불 휘발성 메모리 장치를 제공하는 것이다.
예시적인 실시예에 있어서, 상기 페이지 버퍼 제어 회로는 제어 로직의 제어에 따라 기준 전압을 발생하도록 구성된 기준 전압 발생기와; 그리고 상기 기준 전압을 입력받고 온도 변화에 따라 가변되는 전압을 갖는 제어 신호를 발생하도록 구성된 온도 보상기를 포함하며; 그리고 상기 페이지 버퍼들 각각은 대응하는 비트 라인과 감지 노드 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 NMOS 트랜지스터와; 상기 감지 노드로 전류를 공급하도록 구성된 로드부와; 그리고 상기 감지 노드의 전압 레벨을 셀 데이터로서 저장하는 래치부를 포함하며, 상기 제어 신호의 전압은 상기 대응하는 비트 라인으로 공급되는 전류의 양이 증가되도록 온도 감소시 증가된다.
예시적인 실시예에 있어서, 상기 페이지 버퍼 제어 회로는 상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하인 지의 여부를 나타내는 선택 신호를 발생하는 온도 검출기와; 제어 로직의 제어에 따라 기준 전압을 발생하도록 구성된 기준 전압 발생기와; 상기 기준 전압을 입력받고 온도 변화에 따라 가변되는 전압을 갖는 신호를 발생하도록 구성된 온도 보상기와; 그리고 상기 선택 신호에 응답하여 상기 기준 전압과 온도 변화에 따라 가변되는 전압 중 어느 하나를 선택하고, 선택된 전압을 갖는 제어 신호를 출력하는 선택기를 포함하고; 그리고 상기 페이지 버퍼들 각각은 대응하는 비트 라인과 감지 노드 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 NMOS 트랜지스터와; 상기 감지 노드로 전류를 공급하도록 구성된 로드부와; 그리고 상기 감지 노드의 전압 레벨을 셀 데이터로서 저장하는 래치부를 포함하며, 상기 온도 변화에 따라 가변되는 전압은 상기 대응하는 비트 라인으로 공급되는 전류의 양이 증가되도록 온도 감소시 증가된다.
본 발명의 또 다른 특징은 적어도 하나의 불 휘발성 메모리 장치와; 버퍼 메모리를 구비하며, 상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기와; 그리고 상기 제어기와 외부 장치 사이에서 인터페이스 기능을 제공하는 인터페이스부를 포함하는 메모리 카드를 제공하는 것이다. 상기 적어도 하나의 불 휘발성 메모리 장치는 단결정 실리콘 기판과; 상기 단결정 실리콘 기판 위에 수직하게 형성된 스트링들과; 상기 스트링들 각각은 다결정 실리콘 물질로 형성된 채널과 상기 채널 상에 형성된 게이트 구조물들을 포함하고, 상기 스트링들의 채널들을 통해 흐르는 전류의 양은 온도 감소에 따라 감소하며; 상기 스트링들에 각각 대응하는 비트 라인들에 각각 연결된 페이지 버퍼들과; 그리고 온도 변화에 따라 상기 비트 라인들로 공급되는 전류의 양을 조정하도록 상기 페이지 버퍼들을 제어하는 페이지 버퍼 제어 회로를 포함하며, 상기 페이지 버퍼 제어 회로는 제어 로직의 제어에 따라 기준 전압을 발생하도록 구성된 기준 전압 발생기와; 그리고 상기 기준 전압을 입력받고 온도 변화에 따라 가변되는 전압을 갖는 제어 신호를 발생하도록 구성된 온도 보상기를 포함하며; 그리고 상기 페이지 버퍼들 각각은 대응하는 비트 라인과 감지 노드 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 NMOS 트랜지스터와; 상기 감지 노드로 전류를 공급하도록 구성된 로드부와; 그리고 상기 감지 노드의 전압 레벨을 셀 데이터로서 저장하는 래치부를 포함하며, 상기 제어 신호의 전압은 상기 대응하는 비트 라인으로 공급되는 전류의 양이 증가되도록 온도 감소시 증가된다.
본 발명의 또 다른 특징은 복수의 불 휘발성 메모리 장치들을 포함하는 저장 매체와; 그리고 복수의 채널들을 통해 상기 저장 매체에 연결되며, 상기 저장 매체를 제어하도록 구성되는 제어기를 포함하는 반도체 드라이브를 제공하는 것이다. 상기 복수의 불 휘발성 메모리 장치들 각각은 단결정 실리콘 기판과; 상기 단결정 실리콘 기판에 수직하게 형성된 스트링들과; 상기 스트링들 각각은 다결정 실리콘 물질로 형성된 채널과 상기 채널 상에 형성된 게이트 구조물들을 포함하고, 상기 스트링들의 채널들을 통해 흐르는 전류의 양은 온도 감소에 따라 감소하며; 상기 스트링들에 각각 대응하는 비트 라인들에 각각 연결된 페이지 버퍼들과; 그리고 온도 변화에 따라 상기 비트 라인들로 공급되는 전류의 양을 조정하도록 상기 페이지 버퍼들을 제어하는 페이지 버퍼 제어 회로를 포함하며, 상기 페이지 버퍼 제어 회로는 상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하인 지의 여부를 나타내는 선택 신호를 발생하는 온도 검출기와; 제어 로직의 제어에 따라 기준 전압을 발생하도록 구성된 기준 전압 발생기와; 상기 기준 전압을 입력받고 온도 변화에 따라 가변되는 전압을 갖는 신호를 발생하도록 구성된 온도 보상기와; 그리고 상기 선택 신호에 응답하여 상기 기준 전압과 온도 변화에 따라 가변되는 전압 중 어느 하나를 선택하고, 선택된 전압을 갖는 제어 신호를 출력하는 선택기를 포함하고; 그리고 상기 페이지 버퍼들 각각은 대응하는 비트 라인과 감지 노드 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 NMOS 트랜지스터와; 상기 감지 노드로 전류를 공급하도록 구성된 로드부와; 그리고 상기 감지 노드의 전압 레벨을 셀 데이터로서 저장하는 래치부를 포함하며, 상기 온도 변화에 따라 가변되는 전압은 상기 대응하는 비트 라인으로 공급되는 전류의 양이 증가되도록 온도 감소시 증가된다.
본 발명의 예시적인 실시예들에 의하면, 게이트 전압(또는, 워드 라인 전압)의 조정없이 온도 감소에 따라 감소하는 감지 마진을 보상하는 것이 가능하다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 소자를 개략적으로 보여주는 단면도이다.
도 2a는 온도 변화시 도 1에 도시된 반도체 소자의 게이트 전압-전류 특성을 설명하기 위한 도면이다.
도 2b는 온도 변화시 도 1에 도시된 반도체 소자를 통해 흐르는 전류의 변화를 설명하기 위한 도면이다.
도 3은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 페이지 버퍼 회로의 일부를 보여주는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 3에 도시된 제어 신호 발생 회로를 개략적으로 보여주는 블록도이다.
도 6은 도 5에 도시된 온도 보상기를 보여주는 회로도이다.
도 7은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 8은 다결정 실리콘 물질과 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 각각 형성될 때 온도 변화에 따른 비트 라인 전류의 변화를 보여주는 도면이다.
도 9는 다결정 실리콘 물질과 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 각각 형성될 때 비트 라인 전압 대 셀 전류의 변화를 설명하기 위한 도면이다.
도 10은 다결정 실리콘 물질과 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때 온도 변화에 따른 문턱 전압 변화를 설명하기 위한 도면이다.
도 11은 본 발명의 다른 예시적인 실시예에 따른 도 3에 도시된 제어 신호 발생 회로를 보여주는 블록도이다.
도 12는 본 발명의 예시적인 실시예에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 따른 도 12에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다.
도 14는 도 12에 도시된 메모리 블록을 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다.
도 15는 도 14의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 16은 본 발명의 예시적인 실시예에 따른 도 13에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 17 내지 도 20은 본 발명의 다른 예시적인 실시예들에 따른 도 13에 도시된 메모리 블록의 등가 회로를 보여주는 회로도들이다.
도 21은 본 발명의 다른 실시예에 따른 도 12에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다.
도 22는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 23은 본 발명의 예시적인 실시예에 따른 도 22에 도시된 제어기를 개략적으로 보여주는 블록도이다.
도 24는 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 25는 도 24에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 26은 도 24에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 27 내지 도 29는 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 30 내지 도 34는 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 소자를 개략적으로 보여주는 단면도이다.
도 1를 참조하면, 반도체 소자(10)는 바디(14)가 다결정 실리콘 물질(polycrystalline silicon material)로 형성된 트랜지스터이다. 다결정 실리콘 물질은 도핑되지 않은(undoped) 또는 얇게 도핑된(lightly doped) 다결정 실리콘 물질이며, 예를 들면, 1E16/cm-3 내지 1E19/cm-3의 농도를 갖는다. 반도체 소자(10)는 제어 전압(VG)을 입력받기 위한 게이트(12)를 갖는다. 반도체 소자(10)의 게이트(12)와 바디(14) 사이에는 절연막(16)이 게재되어 있다. 게이트(12)와 절연막(16)은 게이트 구조물을 구성한다. 절연막(16)은 하나 또는 그 보다 많은 물질막들로 구성될 수 있다. 절연막(16)은 게이트 절연막(gate insulation film) 또는 전하 저장막(charge storage film)으로서 사용될 수 있다. 절연막(16)이 게이트 절연막으로서 사용되는 경우, 반도체 소자(10)는 스위칭 트랜지스터로서 동작할 것이다. 절연막(16)이 전하 저장막으로서 사용되는 경우, 반도체 소자(10)는 데이터 정보를 저장하기 위한 메모리 트랜지스터(또는, 메모리 셀)로서 동작할 것이다. 채널이 다결정 실리콘 물질로 형성되는 반도체 소자의 전기적인 특성(예를 들면, 온도-전류 특성)은 채널이 단결정 실리콘 물질로 형성되는 반도체 소자의 전기적인 특성(예를 들면, 온도-전류 특성)과 다르다. 이는 이후 상세히 설명될 것이다. 반도체 소자(10)가 메모리 트랜지스터(또는, 메모리 셀)로서 사용될 때, 예를 들면, 전기적인 특성(예를 들면, 온도-전류 특성)의 변화로 인해 읽기 마진(또는, 감지 마진)이 감소하며, 그 결과 프로그램 실패, 읽기 실패, 소거 실패 등과 같은 다양한 문제들이 야기된다. 읽기 마진의 감소를 보상하기 위해서, 채널이 단결정 실리콘 물질로 형성되는 반도체 소자의 온도-전류 특성을 보상하는 다양한 기술들이 사용되고 있다. 하지만, 전기적인 특성들의 차이로 인해서, 채널이 다결정 실리콘 물질로 형성되는 반도체 소자의 온도-전류 특성을 보상하는 데 그러한 기술들을 적용하는 것이 어렵다.
도 2a는 온도 변화시 도 1에 도시된 반도체 소자의 게이트 전압-전류 특성을 설명하기 위한 도면이고, 도 2b는 온도 변화시 도 1에 도시된 반도체 소자를 통해 흐르는 전류의 변화를 설명하기 위한 도면이다. 이하, 도 1에 도시된 반도체 소자(10)가 턴 온될 때 흐르는 전류를 이하 "턴-온 전류"라 칭하고, 도 1에 도시된 반도체 소자(10)가 턴 오프될 때 흐르는 전류를 "턴-오프 전류"라 칭한다.
반도체 소자(10)가 턴 온되었는 지 또는 턴 오프되었는 지의 여부는 턴-온 전류와 턴-오프 전류 사이의 차로 인해 판별된다. 이는 턴-온 전류와 턴-오프 전류 사이의 차가 온도 변화에 관계없이 소정의 값으로 유지되어야 함을 의미한다. 예를 들면, 도 2a에 도시된 바와 같이, 턴-오프 전류는 온도가 높은 온도(hot temperature)에서 낮은 온도(cold temperature)로 낮아질 때 감소한다(도 2a에서, 화살표(20) 참조). 마찬가지로, 턴-온 전류는 온도가 높은 온도에서 낮은 온도로 낮아질 때 감소한다(도 2a에서, 화살표(22) 참조). 즉, 턴-온 전류와 턴-오프 전류 사이의 차가 온도 변화에 관계없이 소정의 값으로 유지된다. 채널이 다결정 실리콘 물질로 형성되는 반도체 소자의 경우, 도 2a 및 도 2b에 도시된 바와 같이, 반도체 소자(10)의 턴-온 전류는 온도 감소에 따라 감소한다. 이에 반해서, 채널이 단결정 실리콘 물질로 형성되는 반도체 소자의 경우, 턴-온 전류는 온도가 낮아질 때 증가한다.
앞서의 설명에 따르면, 채널이 단결정 실리콘 물질로 형성되는 반도체 소자의 온도-전류 특성은 채널이 다결정 실리콘 물질로 형성되는 반도체 소자의 온도-전류 특성과 다르다. 즉, 온도가 낮아질 때, 단결정 실리콘 채널의 메모리 셀을 통해 흐르는 전류(또는, 온-셀 전류)는 증가하는 반면에, 다결정 실리콘 채널의 메모리 셀을 통해 흐르는 전류(또는, 온-셀 전류)는 감소할 것이다. 온도가 감소할 때, 반도체 소자의 문턱 전압은 증가한다. 다결정 실리콘 채널의 경우, 온도 감소에 따른 산란 효과(scattering effect)는 감소하지만, 폴리 그레인 바운더리(poly grain boundary)의 배리어(barrier) 증가로 이동도(mobility)가 감소한다. 이러한 까닭에, 다결정 실리콘 채널을 갖는 반도체 소자를 통해 흐르는 전류는 온도 감소에 따라 감소한다.
채널이 단결정 실리콘 물질로 형성되는 반도체 소자를 메모리 트랜지스터로 사용하는 반도체 메모리 장치의 경우, 온도 변화에 따른 문턱 전압의 변화를 보상하기 위해서 게이트 전압을 조정하는 보상 방식이 사용된다. 예를 들면, 온도 감소에 따른 문턱 전압의 증가를 보상하기 위해서 게이트 전압이 증가되며, 온도 증가에 따른 문턱 전압의 감소를 보상하기 위해서 게이트 전압이 낮아진다. 게이트 전압을 조정하는 방식은 채널이 단결정 실리콘 물질로 형성되는 반도체 소자를 메모리 트랜지스터로 사용하는 반도체 메모리 장치에 적용되어 오고 있다.
채널이 단결정 실리콘 물질로 형성되는 반도체 소자를 메모리 트랜지스터로 사용하는 반도체 메모리 장치의 경우, 온도 감소시 채널을 통해 흐르는 전류가 증가하기 때문에, 문턱 전압의 증가에 비례하여 게이트 전압을 증가시킴으로써 안정된 감지 마진을 확보하는 것이 가능하다. 이에 반해서, 채널이 다결정 실리콘 물질로 형성되는 반도체 소자를 메모리 트랜지스터로 사용하는 반도체 메모리 장치의 경우, 문턱 전압의 증가에 비례하여 게이트 전압이 증가되더라도 안정된 감지 마진을 확보하는 것이 어렵다. 이는 온도 감소시 채널을 통해 흐르는 전류가 감소하기 때문이다. 다시 말해서, 비트 라인을 통해 흐르는 전류의 양이 감소하기 때문에, 턴-온된 메모리 트랜지스터가 턴-오프된 것으로 판별될 수 있다. 그러한 까닭에, 채널이 다결정 실리콘 물질로 형성되는 반도체 소자를 메모리 트랜지스터로 사용하는 반도체 메모리 장치에 상술한 게이트 전압 조정 방식을 적용하는 것이 어렵다. 또한, 그러한 게이트 전압 조정 방식은 반도체 메모리 장치의 잘 알려진 읽기 디스터브 특성(read disturbance property)의 열화를 초래한다.
이하, 도 1에서 설명된 반도체 소자(10)가 메모리 트랜지스터에 적용되는 불 휘발성 메모리 장치 및 그것의 동작 방법이 상세히 설명될 것이다.
도 3은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이고, 도 4는 도 3에 도시된 페이지 버퍼 회로의 일부를 보여주는 블록도이다.
도 3을 참조하면, 불 휘발성 메모리 장치(1000)는 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 예시적인 실시예에 있어서, 메모리 셀들 각각은 도 1에서 설명된 반도체 소자(10)로 구성될 것이다. 이러한 경우, 반도체 소자(10)의 절연막(16)은 플로팅 게이트 또는 전하 트랩막(charge trap film)과 같은 전하 저장막을 포함할 것이다. 메모리 셀들 각각은 1-비트 데이터 또는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 메모리 셀 어레이(100)의 메모리 셀들은, 예를 들면, 스트링을 구성하도록 배열되고, 단결정 실리콘 물질로 구성되는 기판에 대해 수직하게 스트링들이 각각 형성될 것이다. 스트링 구조는 이후 상세히 설명될 것이다. 메모리 셀들 각각이 도 1에서 설명된 반도체 소자(10)로 구성되기 때문에, 스트링에 속한 메모리 셀들의 채널들(또는, 스트링 채널이라 불림)은 다결정 실리콘 물질로 구성된다. 이러한 경우, 스트링 채널을 통해 흐르는 전류는 현재 온도가 디폴트 온도를 기준으로 감소할 때 감소할 것이다. 여기서, 디폴트 온도는 불 휘발성 메모리 장치(1000)의 허용 가능한 온도 범위(예를 들면, 90℃∼40℃)의 가장 높은 온도이다. 하지만, 디폴트 온도가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 디폴트 온도는 허용 가능한 온도 범위의 가장 낮은 온도이거나 중간 온도일 것이다.
행 선택 회로(110)는 전압 발생 회로(120)로부터의 전압(예를 들면, 워드 라인 전압)으로 메모리 셀 어레이(100)의 행들을 구동하도록 구성될 것이다. 전압 발생 회로(120)는 제어 로직(130)의 제어에 응답하여 동작하며, 행 선택 회로(110)를 통해 메모리 셀 어레이(100)에 공급될 전압(예를 들면, 워드 라인 전압)을 발생한다. 전압 발생 회로(120)에 의해서 생성되는 워드 라인 전압은 읽기 전압, 프로그램 전압, 소거 전압, 검증 전압, 등을 포함한다. 제어 로직(130)은 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어한다. 페이지 버퍼 회로(140)는 제어 로직(130)에 의해서 제어되며, 읽기 동작시 열들(또는, 비트 라인들)을 통해 메모리 셀 어레이(100)의 선택된 메모리 셀들로부터 데이터를 읽도록 구성될 것이다. 페이지 버퍼 회로(140)는 프로그램 동작(또는, 쓰기 동작)시 메모리 셀 어레이(100)의 선택된 메모리 셀들에 저장될 데이터에 따라 열들(또는, 비트 라인들)을 구동하도록 구성될 것이다.
페이지 버퍼 회로(140)는 열들(또는, 비트 라인들)에 각각 대응하는 페이지 버퍼들을 포함한다. 각 페이지 버퍼(PB)는, 도 4에 도시된 바와 같이, 래치부(141), 로드부(142), 그리고 NMOS 트랜지스터(143)를 포함한다. 래치부(141)는 감지 노드(SO)에 연결되며, 비트 라인(BL)에 연결된 메모리 셀(또는, 스트링에 속한 선택된 메모리 셀)에 저장될 데이터를 임시 저장하는 데 그리고 비트 라인(BL)을 통해 메모리 셀(또는, 스트링에 속한 선택된 메모리 셀)로부터 읽혀진 데이터를 임시 저장하는 데 사용된다. 래치부(141)는, 비록 도면에는 도시되지 않았지만, 복수의 래치들을 포함할 것이다. 래치부(141)는 제어 로직(130)의 제어하에 메모리 셀로부터 읽혀진 데이터로서 감지 노드(SO)의 논리 상태를 저장하도록 구성될 것이다. 로드부(142)는 감지 노드(SO)에 연결되며, NMOS 트랜지스터(143)를 통해 비트 라인(BL)으로 전류를 공급하도록 구성된다. 예를 들면, 비록 도면에는 도시되지 않았지만, 로드부(142)는 전원 전압과 감지 노드(SO) 사이에 연결되는 PMOS 트랜지스터로 구성될 수 있다. NMOS 트랜지스터(143)는 제어 신호(BLCTL)에 응답하여 비트 라인(BL)과 감지 노드(SO)를 전기적으로 연결한다. 비트 라인(BL)으로 공급되는 전류의 양(또는, 비트 라인(BL)의 전압)은 NMOS 트랜지스터(143)에 인가되는 제어 신호(BLCTL)의 전압에 의해서 결정된다. 페이지 버퍼(PB)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 페이지 버퍼(PB)는 한 쌍의 비트 라인들에 의해서 공유되도록 구성될 수 있다. 이러한 경우, 페이지 버퍼(PB)는 한 쌍의 비트 라인들 중 하나를 선택하기 위한 회로를 포함할 것이다.
다시 도 3을 참조하면, 입출력 인터페이스 회로(150)는 제어 로직(130)의 제어에 응답하여 동작하며, 외부 장치(예를 들면, 메모리 제어기 또는 호스트)와 인터페이스하도록 구성될 것이다. 예를 들면, 입출력 인터페이스 회로(150)는 데이터 입력/출력시 외부 장치와 페이지 버퍼 회로(140) 사이에 데이터 경로를 제공할 것이다. 입출력 인터페이스 회로(150)는 명령 입력시 외부 장치와 제어 로직(130) 사이에 데이터 경로를 제공할 것이다. 비록 도면에는 도시되지 않았지만, 입출력 인터페이스 회로(150)는 열 선택기, 입출력 버퍼들, 등을 포함할 것이다.
본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 제어 신호 발생 회로(160)를 더 포함할 것이다. 제어 신호 발생 회로(160)는 제어 로직(130)에 의해서 제어되며, 페이지 버퍼 회로(140)(또는, 각 페이지 버퍼(PB)의 NMOS 트랜지스터(143))에 인가되는 제어 신호(BLCTL)를 발생하도록 구성된다. 제어 신호 발생 회로(160)는 온도 변화에 따라 제어 신호(BLCTL)의 전압을 제어하도록 구성된다. 예를 들면, 온도 감소시, 제어 신호 발생 회로(160)는 비트 라인으로 공급되는 전류의 양이 증가되도록 제어 신호(BLCTL)를 제어할 것이다. 다시 말해서, 온도가 낮아질 때, 제어 신호(BLCTL)의 전압은 비트 라인으로 공급되는 전류의 양이 증가되도록(또는, 비트 라인의 전압이 증가되도록) 증가될 것이다. 이는 온도 변화시 감소된 셀 전류로 인해 감소된 감지 마진이 보상됨을 의미한다.
앞서 설명된 바와 같이, 온도가 낮아질 때, 선택된 메모리 셀을 포함하는 스트링의 채널(즉, 다결정 실리콘 채널)을 통해 흐르는 전류의 양은 감소할 것이다. 본 발명의 예시적인 실시예에 있어서, 제어 신호(BLCTL)의 전압은 온도가 낮아질 때 증가될 것이다. 제어 신호(BLCTL)의 전압이 증가됨에 따라, 페이지 버퍼(PB)의 NMOS 트랜지스터(143)를 통해 흐르는 전류의 양이 증가된다. 이는 온도 변화로 인해 감소된 전류(또는, 비트 라인 전류)가 보상됨을 의미한다. 감소된 전류의 보상을 통해 감지 마진(또는, 읽기 마진)을 확보하는 것이 가능하다. 특히, 감소된 전류를 보상하기 위해서 비트 라인으로 공급되는 전류를 제어하는 것은 감소된 전류의 보상이 메모리 셀에 가해지는 게이트 전압(예를 들면, 워드 라인 전압)의 조정을 통해 행해지는 것과 구별된다. 게이트 전압의 조정은 앞서 설명된 읽기 디스터브 특성의 열화를 초래하는 반면에, 비트 라인으로 공급되는 전류의 보상은 그러한 읽기 디스터브 특성의 열화를 초래하지 않는다.
예시적인 실시예에 있어서, 비트 라인으로 공급되는 전류의 보상은 온도 변화에 따라 행해지거나 현재의 온도가 특정 온도를 기준으로 낮아질 때 온도 변화에 따라 행해질 수 있다. 이는 이후 상세히 설명될 것이다.
예시적인 실시예에 있어서, 제어 로직(130), 페이지 버퍼 회로(140), 그리고 제어 신호 발생 회로(160)는 비트 라인을 통해 적어도 하나의 스트링에 연결된 비트 라인 전류 제어 회로를 구성할 것이다. 비트 라인 전류 제어 회로는 온도 감소시 적어도 하나의 스트링의 채널을 통해 흐르는 전류를 증가시키도록 온도 감소에 따라 비트 라인으로 공급되는 전류의 양을 증가시킬 것이다.
예시적인 실시예에 있어서, 제어 로직(130)과 제어 신호 발생 회로(160)는 온도 변화에 따라 비트 라인들로 공급되는 전류의 양을 조정하도록 페이지 버퍼들을 제어하는 페이지 버퍼 제어 회로를 구성할 것이다. 페이지 버퍼 제어 회로는 온도 감소에 따라 비트 라인들로 공급되는 전류의 양을 증가시키도록 페이지 버퍼들을 제어하며, 비트 라인들로 공급되는 전류의 양에 따라 온도 감소시 스트링들의 채널들을 흐르는 전류가 증가될 것이다.
도 5는 본 발명의 일 실시예에 따른 도 3에 도시된 제어 신호 발생 회로를 개략적으로 보여주는 블록도이다.
도 5를 참조하면, 제어 신호 발생 회로(160)는 기준 전압 발생기(162)와 온도 보상기(164)를 포함한다. 기준 전압 발생기(162)는 제어 신호(BLCTL)의 전압을 조정하기 위한 기준 전압(Vref)을 발생하도록 구성될 것이다. 기준 전압(Vref)은 읽기 동작의 프리챠지 구간과 감지 구간에서 상이한 전압들(예를 들면, 1.8V 및 1.3V)로 설정될 것이다. 온도 보상기(164)는 기준 전압(Vref)에 응답하여 제어 신호(BLCTL)를 발생하도록 구성된다. 특히, 온도 보상기(164)는 온도 변화에 따라 제어 신호(BLCTL)의 전압을 보상하도록 구성될 것이다. 예를 들면, 현재 온도가 디폴트 온도일 때, 제어 신호(BLCTL)의 전압은 기준 전압(Vref)과 동일할 것이다. 현재 온도가 디폴트 온도보다 낮아질 때, 제어 신호(BLCTL)의 전압은 기준 전압(Vref)보다 높아지도록 보상될 것이다. 즉, 온도 감소시, 제어 신호(BLCTL)의 전압은 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)이 증가되도록 증가된다. 이는 온도 감소로 인해 감소된 셀 전류가 비트 라인 전압의 증가(또는, 비트 라인 전류의 증가)에 의해서 보상됨을 의미한다. 즉, 온도가 변화되더라도, 비트 라인 전압의 보상(또는, 비트 라인 전류의 보상)을 통해 셀 전류가 일정하게 유지될 것이다. 따라서, 읽기 마진(또는, 감지 마진)을 안정적으로 확보하는 것이 가능하다.
예시적인 실시예에 있어서, 기준 전압(Vref)은 프로그램 검증 동작, 소거 검증 동작, 등과 같은 동작 모드에 따라 다양하게 변경될 것이다.
도 6은 도 5에 도시된 온도 보상기를 보여주는 회로도이다.
도 6을 참조하면, 온도 보상기(164)는 기준 전압(Vref)에 응답하여 제어 신호(BLCTL)를 발생하도록 구성된다. 온도 보상기(164)는 비교기(COM1), PMOS 트랜지스터(PT1), NMOS 트랜지스터(NT1), 그리고 저항기(R)로 구성되며, 도면에 도시된 바와 같이 연결된다. 온도 보상기(164)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. NMOS 트랜지스터(NT1)는 온도 변화에 따라 변화되는 저항을 갖는 가변 저항으로서 사용된다. 제어 신호(BLCTL)의 전압은 아래와 같이 결정될 것이다.
Figure 112011016322224-pat00001
수학식에서, NMOS 트랜지스터(NT1)의 저항(Rt)은 문턱 전압에 비례한다. 즉, 온도의 변화에 따라 NMOS 트랜지스터(NT1)의 문턱 전압이 변하면, 저항(Rt)도 문턱 전압의 변화에 비례하여 변한다. 온도가 상승하면 NMOS 트랜지스터(NT1)의 문턱 전압이 감소하고, 그 결과 가변 저항(Rt)의 값은 감소한다. 온도가 하강하면 NMOS 트랜지스터(NT1)의 문턱 전압이 증가하며, 그 결과 가변 저항(Rt)의 값은 증가한다. 따라서, 제어 신호(BLCTL)의 전압 역시 온도에 따라 변한다. 즉 온도가 상승하면 제어 신호(BLCTL)의 전압은 낮아지고, 온도가 하강하면 제어 신호(BLCTL)의 전압은 높아진다. 온도 하강시 제어 신호(BLCTL)의 전압이 높아짐에 따라, 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)이 증가한다.
도 7은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 설명될 것이다. 잘 알려진 바와 같이, 읽기 동작은 프리챠지 구간(precharge interval), 디벨러프 구간(develop interval), 그리고 감지 구간(sensing interval)을 포함할 것이다. 설명의 편의상, 도 4에 도시된 하나의 페이지 버퍼(PB)를 기준으로 읽기 동작이 설명될 것이다.
도 7에 도시된 바와 같이, 프리챠지 및 디벨러프 구간들 동안, 로드부(142)에서 감지 노드(SO)로 일정한 전류가 공급될 것이다. 로드부(142)로부터 제공되는 전류는 NMOS 트랜지스터(143)를 통해 비트 라인(BL)으로 공급될 것이다. 프리챠지 및 감지 구간들에서, 제어 신호(BLCTL)의 전압은 기준 전압(Vref)에 의해서 결정될 것이다. 예를 들면, 프리챠지 구간에서 공급되는 기준 전압(Vref)은 약 1.8V이고, 감지 구간에서 공급되는 기준 전압(Vref)은 약 1.3V이다. 기준 전압(Vref)의 값들이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
프리챠지 구간 동안, 제어 신호(BLCTL)에 의해서 제어되는 NMOS 트랜지스터(143)를 통해 비트 라인(BL)으로 비트 라인 프리챠지 전류가 공급될 것이다. 비트 라인(BL)이 프리챠지된 후, 제어 신호(BLCTL)는 0V의 전압으로 설정된다. 이는 비트 라인(BL)과 감지 노드(SO)가 전기적으로 절연됨을 의미한다. 디벨러프 구간 동안, 비트 라인(BL)의 프리챠지 전압은 선택된 메모리 셀의 상태(소거 상태 또는 프로그램 상태)에 따라 방전되거나 유지될 것이다. 감지 구간 동안, 제어 신호(BLCTL)의 전압이 소정 전압으로 설정됨에 따라, 비트 라인(BL)과 감지 노드(SO)가 전기적으로 연결될 것이다. 이때, 비트 라인(BL)의 전압에 따라 감지 노드(SO)의 전압이 결정될 것이다. 예를 들면, 비트 라인(BL)이 소거 상태의 메모리 셀과 연결될 때, 감지 노드(SO)의 전압은 접지 전압으로 방전될 것이다. 비트 라인(BL)이 프로그램 상태의 메모리 셀과 연결될 때, 감지 노드(SO)의 전압은 그대로 유지될 것이다(또는, 약간 낮아질 것이다). 이후, 래치부(141)는 래치 신호(LCH)에 응답하여 감지 노드(SO)의 논리 상태를 데이터로서 래치할 것이다.
도 7에서 점선으로 도시된 바와 같이, 제어 신호(BLCTL)의 전압은 온도가 감소할 때 프리챠지 구간 및 감지 구간에서 증가된다. 도 7에서 실선으로 도시된 제어 신호(BLCTL)의 전압은 디폴트 온도를 기준으로 결정될 것이다. 즉, 온도가 감소함에 따라, 제어 신호(BLCTL)의 전압은 증가된다. 온도가 감소함에 따라, 앞서 설명된 바와 같이, 다결정 실리콘 채널을 갖는 메모리 셀을 통해 흐르는 전류는 감소한다. 따라서, 다결정 실리콘 채널을 갖는 메모리 셀의 감소된 전류는 비트 라인(BL)으로 공급되는 전류의 양을 증가시킴으로써(또는, 비트 라인 전압을 증가시킴으로써) 보상될 것이다. 이는 온도가 감소하더라도 감지 마진(또는, 읽기 마진)이 감소하지 않음을 의미한다.
예시적인 실시예에 있어서, 상술한 읽기 동작은 프리챠지 구간 동안 비트 라인들로 프리챠지 전류를 공급하고, 감지 구간 동안 비트 라인들로 감지 전류를 공급하고, 비트 라인들 각각의 전압 변화를 셀 데이터로서 래치하는 것을 포함하며, 프리챠지 전류 및 상기 감지 전류는 온도 감소시 스트링들의 채널들을 통해 흐르는 전류를 증가시키도록 온도 감소에 따라 증가될 것이다.
도 8은 다결정 실리콘 물질과 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 각각 형성될 때 온도 변화에 따른 비트 라인 전류의 변화를 보여주는 도면이고, 도 9는 다결정 실리콘 물질과 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 각각 형성될 때 비트 라인 전압 대 셀 전류의 변화를 설명하기 위한 도면이다.
온도 변화에 무관하게 메모리 셀을 통해 흐르는 셀 전류가 일정할 때, 안정된 감지 마진을 확보하는 것이 가능하다. 안정된 감지 마진을 보장할 수 있는 셀 전류를 이하 목표 전류(IT)(도 9 참조)라 칭한다. 단결정 실리콘 물질을 이용하여 메모리 셀의 채널이 형성될 때, 도 8 및 도 9에 도시된 바와 같이, 셀 전류는 비트 라인 전압이 목표 전류(IT)를 얻기 위한 특정 전압 이상으로 증가되더라도 포화된다. 이에 반해서, 다결정 실리콘 물질을 이용하여 메모리 셀의 채널이 형성될 때, 도 8 및 도 9에 도시된 바와 같이, 비트 라인 전류/셀 전류는 비트 라인 전압의 증가에 비례하여 증가한다. 다시 말해서, 단결정 실리콘 물질을 이용하여 형성된 메모리 셀의 채널을 통해 흐르는 셀 전류(또는, 비트 라인 전류)는 포화되는 반면에, 다결정 실리콘 물질을 이용하여 형성된 메모리 셀의 채널을 통해 흐르는 셀 전류(또는, 비트 라인 전류)는 비트 라인 전압의 변화에 비례하여 변화된다.
도 9에 도시된 바와 같이, 고온(예를 들면, 디폴트 온도)에서 요구되는 목표 전류(IT)는 제 1 비트 라인 전압(V1)을 이용하여 생성될 수 있다. 만약 온도가 감소하면, 제 1 비트 라인 전압(V1)을 이용하여 생성되는 셀 전류의 양은 목표 전류(IT)의 양보다 적다. 본 발명의 경우, 온도 저하로 인해 감소된 셀 전류는 비트 라인 전압(또는, 비트 라인 전류)을 높임으로써 보상된다. 즉, 비트 라인 전압이 제 1 비트 라인 전압(V1)에서 제 2 비트 라인 전압(V2)으로 증가될 때, 비트 라인(BL)으로 목표 전류(IT)를 공급하는 것이 가능하다. 비록 비트 라인 전압이 증가되더라도, 도 9에서 알 수 있듯이, 단결정 실리콘 물질을 이용하여 형성된 메모리 셀의 채널을 통해 흐르는 셀 전류(또는, 비트 라인 전류)를 증가시키는 것이 어렵다.
도 10은 다결정 실리콘 물질과 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때 온도 변화에 따른 문턱 전압 변화를 설명하기 위한 도면이다. 도 10에는 2개의 문턱 전압 분포들(1110, 1120)이 도시되어 있다. 문턱 전압 분포들의 수가 메모리 셀에 저장되는 데이터 비트들의 수에 따라 결정됨은 잘 이해될 것이다.
곡선(1110)은 제 1 상태를 갖는 메모리 셀들의 문턱 전압들의 산포를 나타내며, 곡선(1120)은 제 2 상태를 갖는 메모리 셀들의 문턱 전압들의 산포를 나타낸다. 곡선(1110)에 속한 메모리 셀들과 곡선(1120)에 속한 메모리 셀들은 읽기 전압(Vread)을 이용하여 구별될 것이다. 단결정 실리콘 물질과 다결정 실리콘 물질로 형성된 채널들을 갖는 메모리 셀들은 곡선들(1110, 1120)에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 온도가 감소함에 따라, 메모리 셀들의 문턱 전압들은 증가할 것이다. 이는 곡선들(1110, 1120)에 각각 대응하는 문턱 전압 분포들이 곡선들(1110-1, 1120-1)에 각각 대응하는 문턱 전압 분포들로 이동됨을 의미한다. 이러한 변화는 단결정 실리콘 물질과 다결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때 생긴다.
도 8 및 도 9에서 설명된 바와 같이, 다결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때, 셀 전류는 온도 감소에 따라 감소한다. 이러한 경우, 다결정 실리콘 물질로 형성된 채널들을 갖는 메모리 셀들의 문턱 전압 산포들(1110, 1120)은 온도 감소시 단결정 실리콘 물질과 관련된 곡선들(1110-1, 1120-1)이 아니라 곡선들(1110-2, 1120-2)로 변화될 것이다. 다시 말해서, 곡선들(1110, 1120)에 속한 메모리 셀들의 문턱 전압 산포들은 문턱 전압의 증가와 더불어 셀 전류의 감소로 인해 곡선들(1110, 1120)로 각각 변화될 것이다. 단결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때 생기는 문턱 전압 변화와 비교하여 볼 때, 다결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때 생기는 문턱 전압 변화가 더 심각하게 생긴다.
온도 감소로 인해 셀 전류(또는, 비트 라인 전류)가 감소하기 때문에, 전류 감지 방식에 따라 비트 라인의 전압 레벨을 검출하기 위한 감지 마진(또는, 읽기 마진)의 감소는 문턱 전압의 상승에 추가적으로 셀 전류의 감소에 의해서 영향을 받는다. 그러한 까닭에, 다결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때, 메모리 셀에 인가되는 게이트 전압(또는, 워드 라인 전압)의 제어를 통해 감소된 셀 전류를 보상하는 것이 어렵다. 따라서, 다결정 실리콘 물질을 이용하여 메모리 셀들의 채널들이 형성될 때, 감소된 셀 전류(또는, 감소된 감지 마진)는 비트 라인 전압(또는, 비트 라인 전류)을 조정함으로써 보상될 것이다.
도 11은 본 발명의 다른 예시적인 실시예에 따른 도 3에 도시된 제어 신호 발생 회로를 보여주는 블록도이다.
도 11을 참조하면, 제어 신호 발생 회로(160a)는 기준 전압 발생기(162), 온도 보상기(164), 온도 검출기(166), 그리고 선택기(168)를 포함한다. 도 11에 도시된 구성 요소들(162, 164)은 도 5에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 온도 검출기(166)는 불 휘발성 메모리 장치(1000)의 현재 온도가 기준 온도보다 낮은 지의 여부를 나타내는 선택 신호(SEL)를 발생하도록 구성될 것이다. 불 휘발성 메모리 장치(1000)의 현재 온도가 기준 온도보다 높을 때, 온도 검출기(166)는 선택 신호(SEL)를 비활성화시킨다. 불 휘발성 메모리 장치(1000)의 현재 온도가 기준 온도보다 낮을 때, 온도 검출기(166)는 선택 신호(SEL)를 활성화시킨다. 선택기(168)는 선택 신호(SEL)에 응답하여 온도 보상기(164)의 출력 전압과 기준 전압(Vref) 중 어느 하나를 선택하고, 선택된 전압을 갖는 제어 신호(BLCTL)를 출력한다. 선택 신호(SEL)가 비활성화될 때, 제어 신호(BLCTL)는 기준 전압(Vref)을 갖는다. 선택 신호(SEL)가 활성화될 때, 제어 신호(BLCTL)는 온도 보상기(164)의 출력 전압(즉, 온도 보상된 전압)을 갖는다. 선택 신호(SEL)가 활성화될 때, 제어 신호(BLCTL)의 전압은 온도 감소에 따라 증가될 것이다. 본 발명의 다른 예시적인 실시예에 따르면, 비트 라인 전압(또는, 비트 라인으로 제공되는 전류의 양)은 현재 온도가 기준 온도 이하로 낮아질 때 제어될 것이다.
이상의 설명으로부터 이해되는 바와 같이, 온도 감소가 감소함에 따라, 다결정 실리콘 물질과 단결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀의 문턱 전압은 증가한다. 이는 문턱 전압 산포가 증가하는 방향으로 이동됨을 의미한다. 문턱 전압의 이동으로 인해 읽기 마진이 감소한다. 단결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀을 포함하는 반도체 메모리 장치의 경우, 읽기 전압을 조정(보상)함으로써 읽기 마진의 감소를 보상하는 것이 가능하다. 온도 감소시, 단결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀의 문턱 전압 및 셀 전류는 증가한다. 읽기 전압 및 셀 전류가 증가하기 때문에, 채널을 통해 흐르는 전류의 양은 감소하지 않는다. 이는 오프 상태의 메모리 셀을 통해 흐르는 전류와 온 상태의 메모리 셀을 통해 흐르는 전류의 차이로 결정되는 감지 마진(또는, 읽기 마진)이 감소하지 않음을 의미한다. 다시 말해서, 단결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀을 포함하는 반도체 메모리 장치의 경우, 온 상태의 메모리 셀을 통해 흐르는 전류의 양은 읽기 전압의 보상을 통해 온도 변화에 무관하게 일정하게 유지될 수 있다.
하지만, 온도 감소시, 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀의 셀 전류는 감소한다. 셀 전류가 감소하기 때문에, 채널을 통해 흐르는 전류의 양은 감소한다. 이는 오프 상태의 메모리 셀을 통해 흐르는 전류와 온 상태의 메모리 셀을 통해 흐르는 전류의 차이로 결정되는 감지 마진(또는, 읽기 마진)이 감소함을 의미한다. 다시 말해서, 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀을 포함하는 반도체 메모리 장치의 경우, 비록 읽기 전압이 보상되더라도, 온 상태의 메모리 셀을 통해 흐르는 전류의 양은 온도 변화에 따라 감소한다. 즉, 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀을 포함하는 반도체 메모리 장치의 경우, 온도 변화에 따른 감지 마진(또는, 읽기 마진)을 보상하는 것이 어렵다. 그러한 까닭에, 앞서 설명된 바와 같이, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. 다시 말해서, 본 발명이 읽기 동작 뿐만 아니라 프로그램 및 소거 동작들의 검증 읽기 동작들에 적용됨은 잘 이해될 것이다.
예시적인 실시예에 있어서, 비트 라인 전압(또는, 비트 라인으로 공급되는 전류의 양)을 보상하는 방식이 읽기 전압의 보상 방식과 함께 사용될 수 있다.
도 12는 본 발명의 예시적인 실시예에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 예시적인 실시예에 따른 메모리 셀 어레이는 수직 구조를 갖도록 구성될 것이다. 수직 구조는 기판에 대해 스트링이 수직하게 형성된 구조를 의미한다.
도 12를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 2 방향을 따라 신장된 복수의 스트링들(또는, 낸드 스트링들)을 포함한다. 다른 예로서, 제 1 또는 제 3 방향을 따라 복수의 낸드 스트링들이 제공될 수 있다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 도 3에 도시된 행 선택 회로(110)에 의해서 선택될 것이다.
도 13은 본 발명의 일 실시예에 따른 도 12에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 14는 도 12에 도시된 메모리 블록을 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다. 도 13 및 도 14를 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입을 갖는 웰(well)일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p웰일 것이다. 예를 들면, 기판(111)은 n웰 내에 제공되는 포켓 p 웰일 것이다. 이하에서, 기판(111)이 p 웰이라고 가정할 것이다. 그러나, 기판(111)이 p웰로 한정되지 않음은 잘 이해될 것이다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 도시의 편의상, 도 13에는 단지 4개의 도핑 영역들(311~314)이 도시되어 있다. 하지만, 제 3 방향을 따라 더 많은 도핑 영역들이 제공됨은 잘 이해될 것이다. 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 도핑 영역들(311~314)이 n-타입을 갖는다고 가정할 것이다. 그러나, 도핑 영역들(311~314)이 n-타입으로 제한되지 않음은 잘 이해될 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 소정 거리만큼 이격되도록 제 2 방향을 따라 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 다른 예로서, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)이 p-타입 실리콘을 포함한다고 가정하자. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 또는, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 도핑 영역들 사이에 배치된 각 구조물을 참조하면, 절연 물질들(112), 필라(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다. 절연막(116)은 하나 또는 그 보다 많은 물질층들로 구성될 수 있다. 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 다른 예로서, 제 1 도전 물질들(211~291)은 폴리 실리콘과 같은 도전 물질일 것이다.
도핑 영역들(312, 313) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다. 마찬가지로, 도핑 영역들(313, 314) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다.
복수의 필라들(113) 상에 플러그들(320)이 각각 제공된다. 예시적으로, 플러그들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 플러그들(320)은 n-타입으로 도핑된 실리콘 물질일 것이다. 이하에서, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 플러그(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 플러그(320)는 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 플러그들(320)와 전기적으로 연결되도록 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질일 것이다. 다른 예로서, 제 2 도전 물질들(331~333)은 폴리 실리콘과 같은 도전 물질일 것이다.
도 14에 있어서, 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 배치된 구조물은 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)을 포함한다. 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)은 하나의 플랜을 구성할 것이다. 이는 하나의 메모리 블록이 복수의 플랜들로 구성됨을 의미한다.
예시적인 실시예에 있어서, 스트링들은 기판에 직접 연결되도록 또는 직접 연결되지 않도록 형성될 수 있다.
도 15는 도 14의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 13 내지 도 15를 참조하면, 절연막(116)은 도 1에서 설명된 절연막(16)에 대응하며, 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다. 필라(113)의 도 1에서 설명된 다결정 실리콘 물질로서 p-타입 실리콘을 포함하는 표면층(114)은 다결정 실리콘 채널인 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다. 제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예시적으로, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p- 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
메모리 블록(BLKa)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKa)은 복수의 낸드 스트링들을 포함한다. 더 상세하게는, 메모리 블록(BLKa)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들을 포함한다. 각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들을 포함한다. 각 낸드 스트링에 속한 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링에 속한 나머지 트랜지스터 구조들 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들의 일단들에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다. 제 1 방향으로 신장된 도핑 영역들(311~314)이 낸드 스트링들의 타단들에 제공된다. 제 1 방향으로 신장된 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKa)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 16은 본 발명의 예시적인 실시예에 따른 도 13에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 16을 참조하면, 비트 라인들과 및 공통 소스 라인(CSL) 사이에 낸드 스트링들이 제공된다. 예를 들면, 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되며, 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)(도 13 참조)에 각각 대응할 것이다.
각 낸드 스트링의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인과 연결된다. 각 낸드 스트링의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 열을 형성한다. 예를 들면, 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열을 형성할 것이다. 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열을 형성할 것이다. 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열을 형성할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들은 하나의 행을 형성한다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
도 16에 도시된 바와 같이, 행들과 열들로 배열된 낸드 스트링들은 접지 선택 라인(GSL)을 공유한다. 각 행(또는, 각 플랜)에 속한 메모리 셀들은 다른 층들에 각각 배열된 워드 라인들(WL1~WL7)을 공유한다. 예를 들면, 플랜(PL1)에 속한 그리고 접지 선택 트랜지스터들(GST)에 인접한 메모리 셀들(MC1)은 워드 라인(WL1)을 공유하고, 플랜(PL1)에 속한 그리고 스트링 선택 트랜지스터들(SST)에 인접한 메모리 셀들(MC7)은 워드 라인(WL7)을 공유한다.
동일한 행/플랜에 속한 낸드 스트링들은 스트링 선택 라인을 공유한다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 스트링 선택 라인(SSL1)을 공유하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 스트링 선택 라인(SSL2)을 공유하며, 플랜(PL3)에 속한 낸드 스트링들(NS31, NS32, NS33)은 스트링 선택 라인(SSL3)을 공유한다. 스트링 선택 라인들(SSL1, SSL2, SSL3)은 독립적으로 제어되며, 그 결과 임의의 플랜/행(예를 들면, PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)이 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 연결될 것이다. 나머지 플랜들(예를 들면, PL2, PL3)에 속한 낸드 스트링들(NS21, NS22, NS23, NS31, NS32, NS33)은 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 분리될 것이다.
예시적인 실시예에 있어서, 프로그램 및 읽기 동작시, 스트링 선택 라인들(SSL1~SSL3) 중 어느 하나가 행 디코더 회로(110, 도 3 참조)에 의해서 선택될 것이다. 즉, 프로그램 및 읽기 동작들은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위(또는, 플랜 단위)로 수행될 것이다.
도 17 내지 도 20은 본 발명의 다른 예시적인 실시예들에 따른 도 13에 도시된 메모리 블록의 등가 회로를 보여주는 회로도들이다.
먼저 도 17을 참조하면, 메모리 블록(BLKb)의 각 낸드 스트링에 측면 트랜지스터(LTR)가 추가적으로 제공된다. 각 낸드 스트링에서, 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다. 도 17에 도시된 메모리 블록(BLKb)은 상술한 차이점을 제외하면 도 16에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 18에 도시된 바와 같이, 각 낸드 스트링에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 하나의 접지 선택 라인(GSL)에 연결된다. 도 18에 도시된 메모리 블록(BLKc)은 상술한 차이점을 제외하면 도 8에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 18에 도시된 메모리 블록(BLKc)과 비교하여 볼 때, 도 19에 도시된 메모리 블록(BLKd)의 각 낸드 스트링은 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 배열된 두 개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 것이다. 각 낸드 스트링에 포함된 스트링 선택 트랜지스터들(SST1, SST2)은 대응하는 스트링 선택 라인들(SSL, SSL2)에 의해서 개별적으로 제어될 것이다. 도 19에 도시된 메모리 블록(BLKd)은 상술한 차이점을 제외하면 도 18에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 19에 도시된 것과 달리, 도 20에 도시된 메모리 블록(BLKe)의 각 낸드 스트링에 포함된 스트링 선택 트랜지스터들(SST1, SST2)은 전기적으로 연결된 스트링 선택 라인들(SSL, SSL2)에 의해서 제어될 것이다. 도 20에 도시된 메모리 블록(BLKe)은 상술한 차이점을 제외하면 도 19에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 21은 본 발명의 다른 실시예에 따른 도 12에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 21에서, 도 13에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 21에 도시된 메모리 블록(2000)은 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 위치한 구조물(또는, 플랜)에 속한 스트링들(또는, 필라들)이 2열로 배열된다는 점을 제외하면 도 13에 도시된 것과 유사하다.
도 22는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 22를 참조하면, 데이터 저장 장치(3000)는 저장 매체(3100)와 제어기(3200)를 포함할 것이다. 저장 매체(3100)는 텍스트, 그래픽, 소프트웨어 코드, 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장하는 데 사용될 것이다. 저장 매체(3100)는 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀들을 포함하는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 앞서 설명된 바와 같이, 불 휘발성 메모리 장치(1000)의 경우, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. 제어기(3200)는 외부 요청에 응답하여 저장 매체(3100)를 제어하도록 구성될 것이다.
도 23은 본 발명의 예시적인 실시예에 따른 도 22에 도시된 제어기를 개략적으로 보여주는 블록도이다. 도 23을 참조하면, 본 발명의 예시적인 실시예에 따른 제어기(3200)는 제 1 인터페이스(3210), 제 2 인터페이스(3220), 처리 유니트(3230), 버퍼(3240), ECC 유니트(3250), 그리고 롬(3260)을 포함할 것이다.
제 1 인터페이스(3210)는 외부(또는, 호스트)와 인터페이스하도록 구성될 것이다. 제 2 인터페이스(3220)는 도 22에 도시된 저장 매체(3100)와 인터페이스하도록 구성될 것이다. 처리 유니트(3230)는 제어기(3200)의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, CPU(3230)는 롬(3260)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성될 것이다. 버퍼(3240)는 제 1 인터페이스(3210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용될 것이다. 버퍼(3240)는 제 2 인터페이스(3220)를 통해 저장 매체(3100)로부터 전달되는 데이터를 임시 저장하는 데 사용될 것이다. ECC 유니트(3250)는 저장 매체(3100)에 저장될 데이터를 부호화하도록 그리고 저장 매체(3100)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
예시적인 실시예에 있어서, 제 1 인터페이스(3210)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.
도 24는 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 24를 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀들을 포함하는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 앞서 설명된 바와 같이, 불 휘발성 메모리 장치(1000)의 경우, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. 제어기(4200)는 저장 매체(4100)를 제어하도록 구성될 것이다.
도 25는 도 24에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 26은 도 24에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 25에 도시된 바와 같이, 스토리지는 도 24에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 26에 도시된 바와 같이, 스토리지 서버는 도 24에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)과 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 27 내지 도 29는 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 27에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 28에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 29에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 30 내지 도 34는 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 30은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 불 휘발성 메모리 장치(9207)로서, 예를 들어, 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀들을 포함하는 불 휘발성 메모리 장치(1000)가 사용될 것이다. 앞서 설명된 바와 같이, 불 휘발성 메모리 장치(1000)의 경우, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 31은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 31을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 본 발명의 실시예에 따른 불 휘발성 메모리 장치(9207)을 적어도 하나 포함할 수 있다. 불 휘발성 메모리 장치(9207)는 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀들을 포함하는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 앞서 설명된 바와 같이, 불 휘발성 메모리 장치(1000)의 경우, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. 컨트롤러(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링되어 있다.
도 32는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 32를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9302)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치(9207)를 적어도 하나 포함할 수 있다. 불 휘발성 메모리 장치(9207)는 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀들을 포함하는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 앞서 설명된 바와 같이, 불 휘발성 메모리 장치(1000)의 경우, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. 메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9302)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 33은 도 32의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 33을 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 34는 본 발명의 예시적인 실시예에 따른 불휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 34를 참조하면, 이미지 센서 시스템은 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(9354) 등을 포함할 수 있다. 불 휘발성 메모리 장치(9354)는 다결정 실리콘 물질로 형성된 채널을 갖는 메모리 셀들을 포함하는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 앞서 설명된 바와 같이, 불 휘발성 메모리 장치(1000)의 경우, 프리챠지/감지 구간에서 비트 라인으로 공급되는 전류의 양(또는, 비트 라인 전압)을 증가시킴으로써 온도 변화에 따른 감소되는 감지 마진(또는, 읽기 마진)을 보상하는 것이 가능하다. 또한, 읽기 전압의 보상없이 감지 마진(또는, 읽기 마진)을 보상함으로써 읽기 디스터브의 열화를 방지하는 것이 가능하다. 본 발명의 경우, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 읽기 페일을 줄이는 것이 가능하다. 마찬가지로, 온도 감소시 감지 마진(또는, 읽기 마진)의 감소로 인해 생기는 프로그램 페일 및 소거 페일을 줄이는 것이 가능하다. 각 구성요소, 즉, 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 불 휘발성 메모리 장치(9354)는 버스(9352)를 통해서 서로 통신한다. 이미지 센서(9332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치 그리고/또는 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 메모리 셀 어레이
110: 행 선택 회로
120: 전압 발생 회로
130: 제어 로직
140: 페이지 버퍼 회로
150: 입출력 인터페이스
160: 제어 신호 발생 회로

Claims (10)

  1. 불 휘발성 메모리 장치에 있어서:
    기판;
    상기 기판 위에 수직하게 형성되고, 다결정 실리콘 물질로 형성된 채널을 포함하는 적어도 하나의 스트링; 그리고
    비트 라인을 통해 상기 적어도 하나의 스트링에 연결되는 비트 라인 전류 제어 회로를 포함하되,
    상기 비트 라인 전류 제어 회로는 온도 감소시 상기 적어도 하나의 스트링의 채널을 통해 흐르는 전류를 증가시키도록 온도 감소에 따라 상기 비트 라인으로 공급되는 전류의 양을 증가시키고,
    상기 비트 라인 전류 제어 회로는:
    상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하인 지의 여부를 나타내는 선택 신호를 생성하는 온도 검출기;
    제어 로직의 제어 하에 기준 전압을 생성하도록 구성된 기준 전압 발생기;
    상기 기준 전압을 입력받아 온도 변화에 따라 가변하는 전압을 갖는 신호를 발생하도록 구성된 온도 보상기; 그리고
    상기 선택 신호에 응답하여 상기 기준 전압과 상기 온도 변화에 따라 가변하는 상기 전압 중 어느 하나를 선택하고, 상기 선택된 전압을 갖는 제어 신호를 출력하는 선택기를 포함하는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 스트링은 상기 채널 상에 형성된 복수의 게이트 구조물들을 더 포함하며, 상기 복수의 게이트 구조물들은 상기 채널과 함께 메모리 트랜지스터들을 구성하는 불 휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 메모리 트랜지스터들을 통해 흐르는 전류는 상기 비트 라인으로 공급되는 전류의 양이 증가함에 따라 증가하는 불 휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비트 라인으로 공급되는 전류의 양은 상기 메모리 트랜지스터들 중 선택된 메모리 트랜지스터의 상태를 판별하기 위한 동작 동안 상기 비트 라인 전류 제어 회로에 의해서 제어되는 불 휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 판별 동작은 읽기 동작, 프로그램 검증 동작, 그리고 소거 검증 동작 중 어느 하나를 포함하는 불 휘발성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 복수의 게이트 구조물들에 인가되는 전압들은 온도 감소에 따라 조정되지 않는 불 휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 비트 라인 전류 제어 회로는
    감지 노드에 연결된 래치부와;
    상기 비트 라인과 상기 감지 노드 사이에 연결되며, 제어 신호에 응답하여 동작하는 NMOS 트랜지스터와;
    상기 감지 노드로 전류를 공급하도록 구성된 로드부와; 그리고
    상기 제어 신호를 발생하는 제어 신호 발생 회로를 포함하며, 상기 제어 신호 발생 회로는 온도 감소시 상기 NMOS 트랜지스터를 통해 흐르는 전류의 양을 증가시키도록 상기 제어 신호의 전압을 제어하는 불 휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 신호의 전압을 조정하는 것은 상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하로 낮아질 때 행해지는 불 휘발성 메모리 장치.
  9. 불 휘발성 메모리 장치에 있어서:
    기판;
    각각이 다결정 실리콘 물질로 형성된 채널과 상기 채널 상의 복수의 게이트 구조물들을 포함하는, 상기 기판 위에 수직하게 형성되는 스트링들;
    상기 스트링들에 각각 대응하는 비트 라인들에 각각 연결되는 페이지 버퍼들; 그리고
    온도 감소에 따라 상기 비트 라인들로 공급되는 전류의 양을 증가시키도록, 그리고 상기 비트 라인들로 공급되는 전류의 양에 따라 온도 감소시 상기 스트링들의 채널들을 흐르는 전류를 증가시키도록 상기 페이지 버퍼들을 제어하는 페이지 버퍼 제어 회로를 포함하되,
    상기 페이지 버퍼 제어 회로는:
    상기 불 휘발성 메모리 장치의 온도가 기준 온도 이하인 지의 여부를 나타내는 선택 신호를 생성하는 온도 검출기;
    제어 로직의 제어 하에 기준 전압을 생성하도록 구성된 기준 전압 발생기;
    상기 기준 전압을 입력받아 온도 변화에 따라 가변하는 전압을 갖는 신호를 발생하도록 구성된 온도 보상기; 그리고
    상기 선택 신호에 응답하여 상기 기준 전압과 상기 온도 변화에 따라 가변하는 상기 전압 중 어느 하나를 선택하고, 상기 선택된 전압을 갖는 제어 신호를 출력하는 선택기를 포함하는 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 페이지 버퍼들 각각은:
    대응하는 비트 라인과 감지 노드 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 NMOS 트랜지스터;
    상기 감지 노드로 전류를 공급하도록 구성된 로드부; 그리고
    상기 감지 노드의 전압 레벨을 셀 데이터로서 저장하는 래치부를 포함하되,
    상기 제어 신호의 전압은 상기 대응하는 비트 라인으로 공급되는 전류의 양이 증가되도록 온도 감소시 증가되는 불 휘발성 메모리 장치.
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