KR20220018184A - 반도체 칩 모듈 - Google Patents

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KR20220018184A
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signal
connection terminal
chip
memory chips
pcb
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석종현
이규채
조정현
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삼성전자주식회사
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Abstract

반도체 칩 모듈이 제공된다. 상기 반도체 칩 모듈은 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board), PCB의 제1 면에 배치되는 버퍼, PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자와, 제1 신호와 다른 제2 신호가 제공되는 제2 연결 단자를 포함하는 제1 칩 및 PCB의 제2 면에 배치되되, 제1 신호가 제공되는 제3 연결 단자와, 제2 신호가 제공되는 제4 연결 단자를 포함하는 제2 칩을 포함하되, 제1 칩의 제1 연결 단자와, 제2 칩의 제3 연결 단자는 버퍼로부터 제1 신호를 동시에 제공받고, 제1 연결 단자는 제2 연결 단자에 비해 버퍼에 더 인접하게 배치되고, 제3 연결 단자는 제4 연결 단자에 비해 버퍼에 더 인접하게 배치된다.

Description

반도체 칩 모듈{SEMICONDUCTOR CHIP MODULE}
본 발명은 반도체 칩 모듈에 관한 것이다.
일반적으로 메모리 모듈을 포함하는 모듈(Module)에 사용되는 버퍼의 경우, 외부 호스트의 신호를 받아 좌/우 채널로 재구동(Re-driving) 하는 역할을 수행할 수 있다. 따라서 버퍼의 좌/우 핀은 버퍼를 중심으로 좌/우 대칭적인(Symmetric) 구조로 배치될 수 있다.
또한, DRAM의 경우 미러 핀 기능 또는 미러 펑션(Mirror function)을 이용하여 버퍼 기준으로 핀 배열을 대칭적으로 재구성시킬 수 있다. 다만, 미러 펑션이 지원되지 않는 반도체 칩이거나 미러 펑션이 불능(Disabled)일 때, 버퍼-반도체 칩 사이 배선 길이가 좌/우로 다른 구조일 뿐 아니라 좌/우의 신호 전달(Signaling) 및 하부 기판의 레이어 배치가 달라질 수 있다. 이러한 비대칭적 신호 전달과 레이어/배선 배치로 인한 비효율성을 개선시킬 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 미러 펑션(Mirror function) 동작을 수행하지 않는 반도체 칩들을 모듈의 상하면에 배치하는 반도체 칩 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 미러 펑션(Mirror function) 동작을 수행하지 않는 반도체 칩들을 포함하는 모듈에 있어서, 반도체 칩과 버퍼 사이의 배선이 버퍼를 기준으로 좌/우 대칭적으로 배치되는 반도체 칩 모듈을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 칩 모듈은 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board), 기 PCB의 제1 면에 배치되는 버퍼, PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자와, 제1 신호와 다른 제2 신호가 제공되는 제2 연결 단자를 포함하는 제1 칩 및 PCB의 제2 면에 배치되되, 제1 신호가 제공되는 제3 연결 단자와, 제2 신호가 제공되는 제4 연결 단자를 포함하는 제2 칩을 포함하되, 제1 칩의 제1 연결 단자와, 제2 칩의 제3 연결 단자는 버퍼로부터 제1 신호를 동시에 제공받고, 제1 연결 단자는 제2 연결 단자에 비해 버퍼에 더 인접하게 배치되고, 제3 연결 단자는 제4 연결 단자에 비해 버퍼에 더 인접하게 배치된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board)를 포함하는 반도체 칩 모듈에 있어서, PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자를 포함하는 제1 칩, PCB의 제2 면에 배치되되, 제1 신호가 제공되는 제2 연결 단자를 포함하는 제2 칩 및 제1 연결 단자와 전기적으로 연결되는 제1 핀과 제2 연결 단자와 전기적으로 연결되는 제2 핀을 포함하는 버퍼를 포함하되, PCB는 제1 연결 단자에서 제1 핀으로 제1 신호를 제공하는 제1 배선 구조체와 제2 연결 단자와 제2 핀 사이를 연결하는 제2 배선 구조체를 포함하고, 제1 배선 구조체와 제2 배선 구조체는 PCB를 평면적으로 바라보는 관점에서 버퍼의 중심선을 기준으로 좌우 대칭으로 배치되고, 제1 칩과 제2 칩은 서로에 대하여 미러 펑션(Mirror function) 동작이 비수행된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 칩 모듈은 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board), PCB의 제1 면에 배치된 버퍼 및 PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자를 각각 포함하는 복수의 제1 메모리 칩으로, 제1 신호 및 제1 칩 선택 신호에 응답하여 제1 동작을 수행하는 복수의 제1 메모리 칩, PCB의 제2 면에 배치되되, 제1 신호가 제공되는 제2 연결 단자를 각각 포함하는 복수의 제2 메모리 칩으로, 제1 신호 및 제1 칩 선택 신호에 응답하여 제1 동작을 수행하는 복수의 제2 메모리 칩, PCB의 제1 면에 배치되되, 제2 신호가 제공되는 제3 연결 단자를 각각 포함하는 복수의 제3 메모리 칩으로, 제2 신호 및 제2 칩 선택 신호에 응답하여 제2 동작을 수행하는 복수의 제3 메모리 칩 및 PCB의 제2 면에 배치되되, 제2 신호가 제공되는 제4 연결 단자를 각각 포함하는 복수의 제2 메모리 칩으로, 제2 신호 및 제2 칩 선택 신호에 응답하여 제2 동작을 수행하는 복수의 제4 메모리 칩을 포함하고, 복수의 제1 메모리 칩의 각각의 제1 연결 단자와 복수의 제2 메모리 칩의 각각의 제2 연결 단자는, 버퍼로부터 제1 신호를 동시에 제공받고, 복수의 제3 메모리 칩의 각각의 제3 연결 단자와 복수의 제4 메모리 칩의 각각의 제4 연결 단자는, 버퍼로부터 제2 신호를 동시에 제공받는다.
도 1은 본 발명의 몇몇 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 메모리 시스템을 나타내기 위한 블록도이다.
도 3은 본 발명의 몇몇 실시 예들에 따른 메모리 시스템의 일부를 나타내는 사시도이다.
도 4는 도 3에 도시된 메모리 모듈의 일면을 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 칩을 설명하기 위한 사시도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 칩의 하면을 간략히 나타내는 평면도이다.
도 7은 도 6의 반도체 칩의 연결 단자(솔더 볼)에 할당된 신호들의 예시를 설명하는 도면이다.
도 8은 도 6의 반도체 칩의 연결 단자(솔더 볼)에 할당된 신호들의 예시를 설명하는 도면이다.
도 9는 도 3의 A-A'를 따라 절단한 단면도이다.
도 10은 도 3의 R 영역 내에서 PCB에 포함되는 배선 구조체를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 다른 실시예들에 메모리 모듈을 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 다른 실시예들에 메모리 모듈을 설명하기 위한 도면이다.
도 13은 도 12의 B-B'를 따라 절단한 단면도이다.
도 14는 본 발명의 몇몇 다른 실시예들에 메모리 모듈을 설명하기 위한 도면이다.
도 15는 도 14의 C-C'를 따라 절단한 단면도이다.
도 16은 본 발명의 몇몇 다른 실시예들에 따른 전자 시스템의 일부를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 16의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 도면 부호가 사용된다.
도 1은 본 발명의 몇몇 실시예들에 따른 전자 시스템(1)을 나타내는 블록도이다. 도 2는 본 발명의 몇몇 실시예들에 따른 메모리 시스템(20)을 나타내기 위한 블록도이다.
도 1 및 도 2를 참조하면, 도 2에 도시된 메모리 시스템(20)을 포함하는 전자 시스템(1)은 PC(personal computer), 또는 네트워크 서버 (Network Server)로 구현될 수 있다.
전자 시스템(1)은 호스트(10), 메모리 시스템(20), 메모리 모듈(200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(100), 디스플레이 (12), 및 입력 장치(13)를 포함할 수 있다.
호스트(10)는 입력 장치(13)를 통하여 입력된 데이터에 따라 메모리 시스템(20)에 저장된 데이터를 디스플레이(12)를 통하여 디스플레이할 수 있다.
예컨대, 입력 장치(13)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(10)는 전자 시스템(1)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 메모리 컨트롤러(100)는 도 4, 11, 12 및 14에 도시된 메모리 컨트롤러(100)일 수 있다.
몇몇 실시 예들에 따른 메모리 모듈(200)의 동작을 제어할 수 있는 메모리 컨트롤러(100)는 호스트(10)의 일부로서 구현될 수 있고 또한 호스트(10)와 별도의 칩으로 구현될 수 있다.
메모리 시스템(20)은 메모리 컨트롤러(100)와 메모리 모듈(200)을 포함할 수 있다. 메모리 컨트롤러(100)는 클럭 발생기(101), 클럭 버퍼(102), 커맨드/어드레스 발생기(103), 커맨드/어드레스 전송부(104), 위상/타이밍 제어부(105), 그리고 데이터 입출력부(106)를 포함한다.
메모리 컨트롤러(100)는 클럭 발생기(101)로부터 생성되는 클럭 신호(CK)를 클럭 버퍼(102)로 송신하고, 수신된 클럭 신호(CK)를 버퍼링하여 클럭 신호 라인(301)을 통해 버퍼링된 클럭 신호(CK_b)를 메모리 모듈(200)로 제공한다.
커맨드/어드레스 발생기(103)는 초기 커맨드/어드레스 신호(CMD/ADD0)를 발생하여 커맨드/어드레스 전송부(104)로 제공한다. 커맨드/어드레스 전송부(104)는 초기 커맨드/어드레스 신호(CMD/ADD0)를 수신하고, 위상/타이밍 제어부(208)의 제어 신호(CTRL)에 응답하여 초기 커맨드/어드레스 신호(CMD/ADD0)의 위상 또는 타이밍을 조정하여 제1 커맨드/어드레스 신호(CA1)를 발생하고, 커맨드/어드레스 버스(302)를 통해 제1 커맨드/어드레스 신호(CA1)는 메모리 모듈(200)로 제공될 수 있다..
이후 도시되지 않았지만, 제1 커맨드/어드레스 신호(CMD/ADD1)는 레지스터부와 비교부(미도시)로 제공되어 레지스터부에서 그 값이 저장될 수 있고, 저장된 값은 캘리브레이션 수행시 사용될 수 있다.
이 때, 제1 커맨드/어드레스 신호(CMD/ADD1)는 버퍼링된 클럭 신호(CK_b)와 함께 메모리 장치(30)로 제공될 수 있다.
데이터 입출력부(106)는, 일반적으로 동작할 때 DQ 버스(303)를 통해 메모리 모듈(200)로부터 전달되는 독출 데이터(R_Data1)를 수신하거나, 메모리 모듈(200)에 기입될 기입 데이터(W_Data1)를 DQ 버스(303)를 통해 메모리 모듈(200)으로 전달한다.
도시되지 않았지만, 데이터 입출력부(106)는, 커맨드/어드레스 신호(CMD/ADD)에 대한 캘리브레이션 수행시 메모리 모듈(200)이 수신한 제1 커맨드/어드레스 신호(CMD/ADD1) 값에 대응되는 제2 커맨드/어드레스 신호(CMD/ADD2)를 DQ 버스(303)를 통해 메모리 모듈(200)로부터 수신할 수 있다.
메모리 모듈(200)은 커맨드/어드레스 수신부(201), 그리고 데이터 입출력부(202)를 포함한다.
커맨드/어드레스 수신부(201)는 버퍼링된 클럭 신호(CK_b)에 응답하여 칩 선택 신호(/CS), 클럭 인에이블 신호(CKE) 그리고 커맨드/어드레스 버스(302)를 통해 전달되는 제1 커맨드/어드레스 신호(CMD/ADD1)에 따라 제2 커맨드/어드레스 신호(CMD/ADD2)를 발생한다. 도면에서처럼 커맨드/어드레스 신호 버스(302)와는 별도로 구성될 수도 있고, 도 5, 도 11, 도 12 및 도 14에 표시된 제1 칩 선택 신호(/CS1) 및 제2 칩 선택 신호(/CS2)처럼 커맨드/어드레스 신호 버스(302)에 포함되어 메모리 모듈(200)로 제공될 수 있다.
클럭 인에이블 신호(CKE)는 커맨드/어드레스 버스(302)를 통해 전달되는 제1 커맨드/어드레스 신호(CMD/ADD1)의 독출 커맨드로 작용하는 의사 커맨드(pseudo command)로 사용될 수 있다. 커맨드/어드레스 수신부(304)는 클럭 인에이블 신호(CKE)가 활성화일 때에 수신되는 제1 커맨드/어드레스 신호(CMD/ADD1)에 따라 제2 커맨드/어드레스 신호(CMD/ADD2)를 발생한다.
도시되지 않았지만, 제2 커맨드/어드레스 신호(CMD/ADD2)는 데이터 입출력부(202)로 캘리브레이션 수행을 위해 제공될 수 있다.
데이터 입출력부(202)는 일반적으로 독출 동작에서 메모리 모듈(200)의 내부 회로 블락으로부터 전달되는 독출 데이터(R_Data2)를 수신하여 DQ 버스(303)로 전달하거나, 캘리브레이션 수행 시에는 제2 커맨드/어드레스 신호(CMD/ADD2)를 DQ 버스(303)로 전달한다.
또한 일반적인 기입 동작에서 DQ 버스(303)를 통해 메모리 모듈(200)에 기입될 기입 데이터(W_Data1)를 수신해서 메모리 장치(30)의 내부 회로 블락으로 전달한다.
도시하지 않았지만, 메모리 모듈(200)에서 출력되는 제2 커맨드/어드레스 신호(CMD/ADD2)가 DQ 버스(303)를 통해 메모리 컨트롤러(100)로 제공될 수 있고, 이 때, 메모리 컨트롤러(100)의 데이터 입출력부(1060)와 메모리 모듈(200)의 데이터 입출력부(202)는 DQS 버스와 DQ 버스(303)를 통해 서로 연결될 수 있다.
도 3은 본 발명의 몇몇 실시 예들에 따른 메모리 시스템의 일부를 나타내는 사시도이다. 도 4는 도 3에 도시된 메모리 모듈의 일면을 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 메모리 시스템(20_1)은 메인 보드(41), 메모리 모듈(200), 및 커넥터들(43)을 포함할 수 있다.
본원 발명의 몇몇 실시예들에 따른 메모리 시스템(20_1)에 적용되는 메모리 장치 중 하나는 디램(DRAM: Dynamic Random Access Memory)이다. 디램의 예로는 에스디램(SDRAM: Synchronous Dynamic Random Access Memory) 및 디디알디램(DDR DRAM: Double Data Rate Dynamic Random Access Memory) 등이 있으며, DDR-3 SDRAM, DDR-4 SDRAM 및 DDR-5 SDRAM의 사양이 완성되고 있다. 또한, 그 밖의 동기식 디램으로는 램버스디램(RDRAM: Rambus DRAM) 등이 포함된다. 한편, 이러한 디램 외에도 에스램(SRAM: Static Random Access Memory), 비휘발성 메모리 등과 같은 다양한 메모리에 적용될 수 있다.
통상, 이러한 디램 등과 같은 메모리는 고성능 및 대용량화를 실현할 수 있도록, 다수의 메모리 칩이 하나의 랭크를 구성하는 메모리 모듈의 형태로 컴퓨터 시스템에 실장된다. 본원의 발명의 몇몇 실시예들에 따른 메모리 모듈(200)은 DIMM(Dual In Memory Module)의 구조를 가진다. 이후 본원 발명과 랭크와 관련된 설명은 후술하기로 한다.
커넥터들(43)은 메인 보드(41)에 부착되고, 커넥터들(43)은 메모리 모듈 (200)과 메인 보드(41)를 전기적으로 접속시킬 수 있다. 메모리 모듈(200)은 커넥터들(43)에 삽입되어 메인 보드(41)와 전기적으로 접속될 수 있다. 커넥터들(43)은 슬롯들(slots)을 의미할 수 있다.
메모리 모듈(200)은 인쇄 회로 기판(printed circuit board, 이하 PCB; 210), 재구동(Re-driving) 버퍼(220) 및 복수의 제1 및 제2 반도체 메모리 칩(230 및 240)을 포함할 수 있다.
PCB(210)는 서로 대향하는 제1 면(210a)과 제2 면(210b)을 포함할 수 있다. PCB(210)는 제1 면(210a)과 제2 면(210b) 사이에 배치되는 제1 내지 제4 배선 구조체(211 내지 214, 도 9 참조)를 포함할 수 있다. 상기 배선 구조체들의 설명은 후술하기로 한다.
복수의 제1 및 제2 반도체 메모리 칩(230 및 240)은 휘발성 메모리 장치들 또는 비휘발성 메모리 장치들일 수 있다. 휘발성 메모리 장치는 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 예컨대, 복수의 제1 및 제2 반도체 메모리 칩(230 및 240)은 DRAM 일 수 있다.
비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 핀전달토크 MRAM (Spin-Transfer Torque MRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), 또는 저항 메모리(Resistive RAM(RRAM))일 수 있다.
복수의 제1 및 제2 반도체 메모리 칩(230 및 240) 각각은 반도체 메모리 패키지일 수 있다. 상기 반도체 메모리 패키지는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP(wafer-level processed stack package)일 수 있다.
복수의 제1 반도체 메모리 칩(230)은 PCB(210)의 제1 면(210a) 상에 배치될 수 있고, 복수의 제2 반도체 메모리 칩(240)은 PCB(210)의 제2 면(210b) 상에 배치될 수 있다. PCB(210)를 평면적으로 바라보는 관점에서 복수의 제1 및 복수의 제2 반도체 메모리 칩(230 및 240)은 제1 방향(D1)으로 연장되는 제1 라인(L1)을 따라 배치될 수 있다.
복수의 제1 반도체 메모리 칩(230)과 복수의 제2 반도체 메모리 칩(240)은 모두 제1 칩 선택 신호(/CS1)로 인에이블되어 하나의 랭크(Rank)로 동일한 메모리 동작을 수행할 수 있다. 도 4를 참조하면, 8개의 디램 칩(DRAM Chip)이 하나의 랭크를 구성한다. 즉, 기판의 양면에 제1 라인(L1)을 따라 배치된다. 상기 디램 칩들은 각 8비트의 데이터 신호(DQ0, DQ1, ..., DQ6, DQ7, 도 7 및 8 참조)를 입출력하므로, 하나의 랭크는 전체적으로 ×64의 데이터 입출력 버스 폭(DQ Bus Width)을 가진다.
복수의 제1 반도체 메모리 칩(230)과 복수의 제2 반도체 메모리 칩(240)은 메모리 컨트롤러(100)으로부터 인가되는 제1 칩 선택(Chip Selector) 신호(/CS1)에 응답하여 인에이블(Enable) 상태가 되어, 동시에 커맨드 신호, 어드레스 신호 및 전력 신호 등을 입력받고, 이에 응답하여 복수의 제1 반도체 메모리 칩(230)과 복수의 제2 반도체 메모리 칩(240)은 동시에 동작을 수행할 수 있다. 이를 위해서 상기 8개의 디램 칩은 제1 칩 선택 신호(/CS1)를 공유한다. 즉, 상기 메모리 모듈(200)의 칩 선택 신호(/CS1)는 8개의 디램 칩에 모두 제공된다.
본원 발명의 몇몇 실시예들에 따른 복수의 제1 반도체 메모리 칩(230)과 복수의 제2 반도체 메모리 칩(240)은 동일한 랭크로 동작하는 것 외에 서로에 대하여 미러 펑션(Mirror function) 동작을 수행하지 않는다. 이에 대한 설명은 도 5 내지 8의 설명에서 후술하기로 한다.
PCB(210)의 제1 면(210a) 상에 재구동 버퍼(220)가 배치될 수 있다.
재구동 버퍼(220)는 탭(TAP)으로부터 전송된 신호들을 복수의 제1 및 제2 반도체 메모리 칩(230, 240)으로 각각으로 전송할 수 있다. 상기 신호들은 메모리 컨트롤러(100)로부터 출력된 데이터 신호(DQ), 어드레스 신호(ADD), 커맨드 신호(CMD), 및 제1 칩 선택 신호(/CS1) 중에서 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 실시예에 따라 재구동 버퍼(220)는 레지스터(미도시)와 PLL 회로(미도시)를 포함할 수 있다. 실시 예에 따라 PLL 회로는 DLL(delay locked loop) 회로로 대체될 수도 있다. 예컨대, 재구동 버퍼(220)는 메모리 컨트롤러(100)로부터 출력된 어드레스 신호(ADD) 및/또는 명령 신호(CMD)를 레지스터(미도시)에 저장하고, PLL 회로 (미도시)로부터 출력된 클럭 신호(CK)를 복수의 제1 및 제2 반도체 메모리 칩(230, 240) 각각으로 공급할 수 있다.
PCB(210)의 한쪽 에지에 커넥터들(43)과 접속되는 탭들(TAP)이 형성될 수 있다.
메모리 모듈(200)은 탭(TAP)들을 통해 메모리 컨트롤러(100)로부터 어드레스 신호(ADD)와 명령 신호(CMD)를 수신할 수 있다. 메모리 모듈(200)은 탭(TAP)들을 통해 메모리 컨트롤러(100)와 데이터 신호(DQ)와 데이터 스트로브 신호 (DQS)를 주거나 받을 수 있다. 탭(TAP)들은 구리(Cu), 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN), 금(Au), 및/또는 이들의 조합으로 구현될 수 있다. 예컨대, 탭(TAP)들은 구리(Cu)의 표면에 코팅된 금(Au)을 포함할 수 있다.
탭(TAP)들은 복수의 제1 및 제2 반도체 메모리 칩(230, 240) 및 재구동 버퍼(220)와 전기적으로 직렬 또는 병렬로 접속될 수 있다. 탭(TAP)들은 메모리 모듈(200)에 부착된 복수의 제1 및 제2 반도체 메모리 칩(230, 240)들과 전기적으로 접속될 수 있다. 탭(TAP)들은 핀들을 의미할 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 칩을 설명하기 위한 사시도이다. 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 칩의 하면을 간략히 나타내는 평면도이다.
도 5를 참조하면, 복수의 제1 반도체 메모리 칩(230)은 하면에 볼 그리드 어레이(BGA, Ball Grid Array)에 포함되는 제1 내지 제7 연결 단자(231 내지 237)를 포함한다.
상기 제1 내지 제7 연결 단자(231 내지 237)는 복수의 솔더 볼들(Solder Balls)을 포함한다. 복수의 솔더 볼들은 복수의 제1 반도체 메모리 칩(230)과 PCB(210)을 연결할 수 있다. 솔더 볼들은 도전 물질들로 구성될 수 있다.
도 6을 참조하면, 볼 그리드 어레이(BGA)는 행 방향으로 등간격으로 배치되고 열 방향으로 등간격으로 배치되는 복수의 솔더 볼들을 포함한다. 볼 그리드 어레이(BGA)는 복수의 제1 반도체 메모리 칩(230)의 하면에서 11행 7열로 배열되는 복수의 솔더 볼들을 포함할 수 있다. 볼 그리드 어레이(BGA)의 11개의 행들은 각각 제 A 행 내지 제 K 행으로 정의될 수 있다. 볼 그리드 어레이(420)의 7 개의 열들은 각각 제 1 열 내지 제 7 열로 정의될 수 있다. 복수의 제2 반도체 메모리 칩(240) 또한 상기 복수의 제1 반도체 메모리 칩(230)에 대응되는 구조를 포함하고, 복수의 제1 반도체 메모리 칩(230)의 제1 내지 제7 연결 단자(231 내지 237)에 대응되는 제1 내지 제7 연결 단자(241 내지 247)을 포함할 수 있고, 동일한 볼 그리드 어레이(BGA)의 구조를 포함할 수 있다.
다만 도 6의 솔더 볼의 행과 열의 개수의 배치는 본원의 기술적 사상을 제한하지 않는다.
도 7은 도 6의 반도체 칩의 연결 단자(솔더 볼)에 할당된 신호들의 예시를 설명하는 도면이다. 도 7에 할당되는 신호의 위치는 본원의 기술적 사상을 제한하지 않는다.
도 7을 참조하면, 볼 그리드 어레이(BGA)는 각각의 솔더 볼에 복수의 제1 반도체 메모리 칩(230)의 동작에 필요한 신호를 할당받는다.
제A 행의 제 1 내지 제 4 솔더 볼들은 입출력 전원 전압(VDDQ), DQS_c 신호, TDQS_c 신호, 그리고 고전압(VPP)에 각각 할당될 수 있다. 복수의 제1 반도체 메모리 칩(230)이 x4 입출력 용으로 사용될 때, TDQS_c 신호는 사용되지 않을 수 있다. 제 A 행의 제 5 열의 솔더 볼은 DM_n 신호, DBI 신호, 그리고 TDQS_t 신호에 할당될 수있다. 복수의 제1 반도체 메모리 칩(230)이 x4 입출력 용으로 사용될 때, TDQS_t 신호는 사용되지 않을 수 있다. 제 A 행의 제 6 및 제 7 열의 솔더 볼들은 제 1 데이터 신호(DQ1) 및 입출력 전원 전압(VDDQ)에 할당될 수 있다.
제B 행의 제 1 내지 제 7 열의 솔더 볼들은 제 0 데이터 신호(DQ0), DQS_t 신호, 접지 전압(VSS), 입출력 접지 전압(VSSQ), 접지 전압(VSS), 전원 전압(VDD), 그리고 접지 전압(VSS)에 각각 할당될 수 있다. 제B 행의 제 1 내지 제 7 열의 솔더 볼들은 제1 내지 제7 연결 단자(231 내지 237)에 해당할 수 있다.
제C 행의 제 1 내지 제 7 열의 솔더 볼들은 제 4 데이터 신호(DQ4), 제 2 데이터 신호(DQ2), 전원 전압(VDD), ZQ 신호, 입출력 접지 전압(VSSQ), 제 3 데이터 신호(DQ3), 그리고 제 5 데이터 신호(DQ5)에 각각 할당될 수 있다. 복수의 제1 반도체 메모리 칩(230)이 x4 입출력 용으로 사용될 때, 제 4 및 제 5 데이터 신호들(DQ4, DQ5)는 사용되지 않을 수 있다.
제D 행의 제 1 내지 제 7 행의 솔더 볼들은 입출력 전원 전압(VDDQ), 제 6 데이터 신호(DQ6), 입출력 전원 전압(VDDQ), 미러 펑션(MF, Mirror Function), 입출력 전원 전압(VDDQ), 제 7 데이터 신호(DQ7), 그리고 입출력 전원 전압(VDDQ)에 각각 할당될 수 있다. 복수의 제1 반도체 메모리 칩(230)이 x4 입출력 용으로 사용될 때, 제 6 및 제7 데이터 신호들(DQ6, DQ7)은 사용되지 않을 수 있다. 또한 미러 펑션(MF, Mirror Function) 신호에 인가되는 신호가 0이기 때문에, 볼 그리드 어레이(BGA)의 솔더 볼에 할당되는 신호는 좌우 반전되지 않는다.
제E 행의 제 1 열의 솔더 볼은 C2 신호 및 ODT1 신호에 할당될 수 있다. 제 E 행의 제 2 내지 제 7 열의 솔더 볼들은 ODT 신호, 입출력 접지 전압(VSSQ), 접지 전압(VSS), 입출력 접지 전압(VSSQ), CK_t 신호, 그리고 CK_c 신호에 각각 할당될 수 있다.
제F 행의 제 1 열의 솔더 볼은 C0 신호 및 CKE1 신호에 할당될 수 있다. 제F 행의 제 2 내지 제 6 열의 솔더 볼들은 CKE 신호, 접지 전압(VSS), 전원 전압(VDD), 접지 전압(VSS), 그리고 제1 선택 신호(/CS1) 신호에 각각 할당될 수 있다. 제 F 행의 제 7 열의 솔더 볼은 C1 신호에 할당될 수 있다.
제G 행의 제 1 열의 솔더 볼은 WE_n 신호 및 제 14 어드레스 신호(A14)에 할당될 수 있다. 제 G 행의 제 2 내지 제 5 열의 솔더 볼들은 ACT_n 신호, 전원 전압(VDD), 접지 전압(VSS), 그리고 전원 전압(VDD)에 각각 할당될 수 있다. 제 G 행의 제 6 열의 솔더 볼은 CAS_n 신호 및 제 15 어드레스 신호(A15)에 할당될 수 있다. 제 G 행의 제 7 열의 솔더 볼은 RAS_n 신호 및 제 16 어드레스 신호(A16)에 할당될 수 있다.
제H 행의 제 1 내지 제 7 열의 솔더 볼들은 제 0 블록 그룹 어드레스 신호(BG0), 제 10 어드레스 신호(A10), VREFCA 신호, 전원 전압(VDD), 접지 전압(VSS), 제 12 어드레스 신호(A12), 그리고 제 1 블록 그룹 어드레스 신호(BG1)에 할당될 수 있다.
제I 행의 제 1 내지 제 4 열의 솔더 볼들은 제 0 블록 어드레스 신호(BA0), 제4 어드레스 신호(A4), RESET_n신호, 그리고 접지 전압(VSS)에 각각 할당될 수 있다. 제 I 행의 제 5 열의 솔더 볼은 ALERT_n 신호에 할당되고, 전압 모니터 용으로 사용될 수 있다. 제 I 행의 제 6 및 제 7 열의 솔더 볼들은 제 3 어드레스 신호(A3) 및 제 1 블록 어드레스 신호(BA1)에 각각 할당될 수 있다.
제J 행의 제 1 내지 제 7 열의 솔더 볼들은 제 6 어드레스 신호(A6), 제 0 어드레스 신호(A0), 제 11 어드레스 신호(A11), 전원 전압(VDD), 제 13 어드레스 신호(A13), 제 1 어드레스 신호(A1), 그리고 제 5 어드레스 신호 (A5)에 각각 할당될 수 있다.
제K 행의 제 1 내지 제 7 열의 솔더 볼들은 제 8 어드레스 신호(A8), 제 2 어드레스 신호(A2), PARITY 신호, 고전압(VPP), 제 17 어드레스 신호(A17), 제 9 어드레스 신호(A9), 그리고 제 7 어드레스 신호(A7)에 각각 할당될 수 있다. 복수의 제1 반도체 메모리 칩(230)이 x8 입출력 용으로 사용될 때, 제 17 어드레스 신호(A17)는 사용되지 않을 수 있다.
복수의 제2 반도체 메모리 칩(240)의 하면에 배치되는 볼 그리드 어레이(BGA)는 복수의 제2 반도체 메모리 칩(240)의 동작에 필요한 신호를 할당받고, 이러한 할당 위치는 복수의 제1 반도체 메모리 칩(230)과 동일하다.
제D 행의 제4 열에서, 미러 펑션(MF, Mirror Function) 신호에 인가되는 신호가 0이기 때문에 할당 위치는 좌우 반전되지 않는다. 따라서, 복수의 제1 반도체 메모리 칩(230)의 하면과 복수의 제2 반도체 메모리 칩(240)의 하면이 마주보아도, 각각의 칩 하면에 배치되는 볼 그리드 어레이들은 포개지지 않고 완전히 중첩되지 못한다.
다만, 복수의 제2 반도체 메모리 칩(240)에 인가되는 미러 펑션(MF, Mirror Function) 신호에 인가되는 신호가 1이 되는 경우, 복수의 제2 반도체 메모리 칩(240)에 포함되는 동작 제어기(미도시)가 동작하여 복수의 제1 반도체 메모리 칩(230)에 대하여 미러 펑션 동작을 수행할 수 있다.
예를 들어, 미러 펑션(MF, Mirror Function) 신호에 인가되는 신호가 1이 되는 경우 복수의 제2 반도체 메모리 칩(240)의 제A 행 6열에 할당되는 신호는 제1 데이터 신호(DQ1)가 아닌 좌우 대칭으로 할당되던 제A 행 2열에 할당되는 신호인 DQS_t 신호이다. 따라서, 복수의 제1 반도체 메모리 칩(230)의 하면과 복수의 제2 반도체 메모리 칩(240)의 하면이 마주보면, 각각의 칩 하면에 배치되는 볼 그리드 어레이들은 포개져 완전히 중첩될 수 있다.
본원 발명의 복수의 제1 반도체 메모리 칩(230) 및 복수의 제2 반도체 메모리 칩(240)에 인가되는 미러 펑션(MF, Mirror Function) 신호는 0이 되어, 복수의 제1 반도체 메모리 칩(230) 및 복수의 제2 반도체 메모리 칩(240)은 서로에 대하여 미러 펑션 동작을 비수행한다.
도 8은 도 6의 반도체 칩의 연결 단자(솔더 볼)에 할당된 신호들의 예시를 설명하는 도면이다. 도 8에 할당되는 신호의 위치는 본원의 기술적 사상을 제한하지 않는다.
도 8의 복수의 제1 및 제2 반도체 메모리 칩(230' 및 240')하면에 배치되는 볼 그리드 어레이의 신호 할당은 도 7의 복수의 제1 및 제2 반도체 메모리 칩(230 및 240)에서의 할당과 대응될 수 있다. 이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 메모리 칩 하면에 배치되는 볼 그리드 어레이의 신호 할당을 설명한다. 도 7에 도시된 볼 그리드 어레이의 신호 할당과의 차이점을 중심으로 설명한다.
도 8의 복수의 제1 및 제2 반도체 메모리 칩(230' 및 240')의 볼 그리드 어레이에는 미러 펑션(MF, Mirror Function) 신호가 할당되지 않는다. 즉, 복수의 제1 및 제2 반도체 메모리 칩(230' 및 240')에는 미러 펑션 동작을 수행할 수 있는 동작 제어기(미도시)가 포함되지 않는다. 따라서, 복수의 제1 및 제2 반도체 메모리 칩(230' 및 240')에 인가되는 신호 상관없이 복수의 제1 반도체 메모리 칩(230')의 하면과 복수의 제2 반도체 메모리 칩(240')의 하면이 마주보아도, 각각의 칩 하면에 배치되는 볼 그리드 어레이(BGA)들은 포개어 지지 않고 완전히 중첩되지 못한다.
도 9는 도 3의 A-A'를 따라 절단한 단면도이다. 도 10은 도 3의 R 영역 내에서 PCB에 포함되는 배선 구조체를 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, PCB(210)은 제1 배선 구조체(211), 제2 배선 구조체(212), 제3 배선 구조체(213) 및 제4 배선 구조체(214)를 포함할 수 있다.
제1 배선 구조체(211), 제2 배선 구조체(212), 제3 배선 구조체(213) 및 제4 배선 구조체(214)는 PCB(210) 내에서 모두 제1층 도전막 내지 제5층 도전막(M1 내지 M5)의 적어도 일부를 포함할 수 있다. 다만, 도면에서 개시하는 도전막 층수는 예시적인 것일 뿐, 본원의 기술적 사상은 상기 도전막의 층수에 제한되지 않는다.
제1 배선 구조체(211)는 복수의 제1 반도체 메모리 칩(230)의 제1 연결 단자(231)와 재구동 버퍼(220)의 제1 핀(221)사이를 전기적으로 연결하고, 재구동 버퍼(220)의 제1 핀(221)에서 제공되는 동작 신호에 해당하는 제1 데이터 신호(DQ0, 도 7 참조)를 제1 연결 단자(231)로 제공할 수 있다.
제1 배선 구조체(211)는 제1 비아(211a), 제1 도전 패턴(211b), 제2 도전 패턴(211c), 제3 도전 패턴(211d), 제4 도전 패턴(211e)을 포함할 수 있다.
제2 배선 구조체(212)는 복수의 제2 반도체 메모리 칩(240)의 제1 연결 단자(241)와 재구동 버퍼(220)의 제2 핀(222)사이를 전기적으로 연결하고, 재구동 버퍼(220)의 제2 핀(222)에서 제공되고 동작 신호에 해당하는 제1 데이터 신호(DQ0, 도 7 참조)를 제1 연결 단자(241)로 제공할 수 있다.
제2 배선 구조체(212)는 제1 비아(212a), 제1 도전 패턴(212b), 제2 도전 패턴(212c), 제3 도전 패턴(212d), 제4 도전 패턴(212e)을 포함할 수 있다.
복수의 제1 반도체 메모리 칩(230)의 제1 연결 단자(231)와 복수의 제2 반도체 메모리 칩(240)의 제1 연결 단자(241)는 재구동 버퍼(220)로부터 동일한 제1 데이터 신호(DQ0, 도 7 참조)를 제공받고, 제1 배선 구조체(211)와 제2 배선 구조체(212)는 제1 평면(D1-D2)에서 바라보았을 때 재구동 버퍼(220)의 중심선(CL)을 기준으로 좌우 대칭이고, 복수의 제1 반도체 메모리 칩(230)의 제1 연결 단자(231)와 복수의 제2 반도체 메모리 칩(240)의 제1 연결 단자(241) 또한 재구동 버퍼(220)의 중심선(CL)을 기준으로 좌우 대칭으로 배치된다. 그에
따라서, 제1 평면(D1-D2)에서 바라보았을 때, 복수의 제1 반도체 메모리 칩(230)의 제1 연결 단자(231)와 재구동 버퍼(220)의 중심선(CL) 사이의 거리(d1)와 복수의 제2 반도체 메모리 칩(240)의 제1 연결 단자(241)와 재구동 버퍼(220)의 중심선(CL) 사이의 거리(d1)는 같다.
제3 배선 구조체(213)는 복수의 제1 반도체 메모리 칩(230)의 제3 연결 단자(233)와 재구동 버퍼(220)의 제3 핀(223)사이를 전기적으로 연결하고, 재구동 버퍼(220)의 제3 핀(223)에서 제공되고 전력 신호에 해당하는 접지 전압(VSS, 도 7 참조)을 제3 연결 단자(233)로 제공할 수 있다.
제4 배선 구조체(214)는 복수의 제2 반도체 메모리 칩(240)의 제3 연결 단자(243)와 재구동 버퍼(220)의 제4 핀(224)사이를 전기적으로 연결하고, 재구동 버퍼(220)의 제4 핀(224)에서 제공되고 전력 신호에 해당하는 접지 전압(VSS, 도 7 참조)를 제3 연결 단자(243)로 제공할 수 있다.
복수의 제1 반도체 메모리 칩(230)의 제3 연결 단자(233)와 복수의 제2 반도체 메모리 칩(240)의 제3 연결 단자(243)는 재구동 버퍼(220)로부터 동일한 접지 전압(VSS, 도 7 참조)을 제공받고, 제3 배선 구조체(213)와 제4 배선 구조체(214)는 제1 평면(D1-D2)에서 바라보았을 때 재구동 버퍼(220)의 중심선(CL)을 기준으로 좌우 대칭이고, 복수의 제1 반도체 메모리 칩(230)의 제3 연결 단자(233)와 복수의 제2 반도체 메모리 칩(240)의 제3 연결 단자(243) 또한 재구동 버퍼(220)의 중심선(CL)을 기준으로 좌우 대칭으로 배치된다.
따라서, 제1 평면(D1-D2)에서 바라보았을 때, 복수의 제1 반도체 메모리 칩(230)의 제3 연결 단자(233)와 재구동 버퍼(220)의 중심선(CL) 사이의 거리(d2)와 복수의 제2 반도체 메모리 칩(240)의 제3 연결 단자(243)와 재구동 버퍼(220)의 중심선(CL) 사이의 거리(d2)는 같다. 덧붙여, 복수의 제1 반도체 메모리 칩(230)의 제1 연결 단자(231)와 재구동 버퍼(220)의 중심선(CL) 사이의 거리(d1)는 복수의 제1 반도체 메모리 칩(230)의 제3 연결 단자(233)와 재구동 버퍼(220)의 중심선(CL) 사이의 거리(d2)보다 짧다.
따라서, 본원의 몇몇 실시예들에 따른 재구동 버퍼(220)에서 제1 핀(221)과 제2 핀(222)은 상기 중심선(CL)을 기준으로 좌우 대칭이 되도록 배치되고, 제3 핀(223)과 제4 핀(224) 또한 상기 중심선(CL)을 기준으로 좌우 대칭이 되도록 배치될 수 있다. 따라서, 재구동 버퍼(220)의 하부면에 배치되는 핀 배열을 재구동 버퍼(220)의 중심선(CL)을 기준으로 좌우 대칭이 되도록 배치될 수 있다.
다만, 도 9 및 도 10에 도시된 배선 구조체는 실시예에 따른 예시이고, 일부분 생략된 부분 존재할 수 있다. 따라서, 배선 구조체의 예시로 본원의 기술적 사상을 제한하지 않는다.
본원 발명의 몇몇 실시예들에 따른 반도체 칩 모듈들은 미러 펑션이 비수행되는 반도체 칩 모듈에서 라우팅(routing)을 대칭적으로 하여 반도체 칩 모듈의 효율성을 높일 수 있다.
도 11은 본 발명의 몇몇 다른 실시예들에 메모리 모듈(200_2을 설명하기 위한 도면이다. 이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 메모리 모듈(200_2)을 설명한다. 도 4의 메모리 모듈(200)과의 차이점을 중심으로 설명한다.
메모리 모듈(200_2)은 도 4의 메모리 모듈(200)과의 비교하였을 때, 복수의 제3 반도체 메모리 칩(250)과 복수의 제4 반도체 메모리 칩(260)을 더 포함한다. 복수의 제3 반도체 메모리 칩(250)과 복수의 제4 반도체 메모리 칩(260)은 제1 방향(D1)으로 연장되고 제1 라인(L1)과 제2 방향(D2)으로 이격된 제2 라인(L2)을 따라 배치될 수 있다.
복수의 제3 반도체 메모리 칩(250)은 복수의 제1 반도체 메모리 칩(230)에 대응되고, 복수의 제4 반도체 메모리 칩(260)은 복수의 제2 반도체 메모리 칩(240)에 대응되고, 다만 복수의 제3 반도체 메모리 칩(250)과 복수의 제4 반도체 메모리 칩(260)은 제2 칩 선택 신호(/CS2)에 의해 하나의 랭크로 동시에 메모리 동작을 수행한다.
실시예에 따라 상기 제2 칩 선택 신호(/CS2)는 메모리 컨트롤러(100)에서 공급되고, 이후 재구동 버퍼(220)를 통해 복수의 제3 반도체 메모리 칩(250)과 복수의 제4 반도체 메모리 칩(260)로 제공될 수 있다.
상기 도 11의 실시예의 경우, 미러 펑션이 비수행되는 하나의 메모리 모듈에서 2개 이상의 랭크로 동작하면서 라우팅(routing)을 대칭적으로 할 수 있다.
도 12는 본 발명의 몇몇 다른 실시예들에 메모리 모듈(200_3)을 설명하기 위한 도면이다. 도 13은 도 12의 B-B'를 따라 절단한 단면도이다.
이하에서, 도 12 및 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 메모리 모듈(200_3)을 설명한다. 도 11의 메모리 모듈(200_2)과의 차이점을 중심으로 설명한다.
제1 내지 제4 반도체 메모리 칩(250a 내지 280a)이 제1 라인(L1)을 따라 배치될 수 있다. 제1 내지 제4 반도체 메모리 칩(250a 내지 280a)은 제1 평면(D1-D2)의 관점에서 서로 중첩되지 않는다. 따라서, 복수의 제1 반도체 메모리 칩(250a)의 연결 단자는 PCB(210)를 평면적으로 바라보는 관점에서 복수의 제4 반도체 메모리 칩(280a)과 중첩되지 않고, 복수의 제2 반도체 메모리 칩(260a)의 연결 단자는 PCB(210)를 평면적으로 바라보는 관점에서 복수의 제3 반도체 메모리 칩(270a)과 중첩되지 않는다.
몇몇 실시예에 따른 PCB(210)는 PCB(210)의 제1 면(210a)과 제2 면(210b)을 관통하는 제1 관통 비아(210V1_3) 및 제2 관통 비아(210V2_3)와 블라인드 비아(210V2_3)를 포함할 수 있다. 제1 관통 비아(210V1_3)와 블라인드 비아(210V2_3)는 복수의 제4 반도체 메모리 칩(280a)과 전기적으로 연결될 수 있고, 제2 관통 비아(210V2_3)는 복수의 제1 반도체 메모리 칩(250a)과 전기적으로 연결될 수 있다.
제1 내지 제4 반도체 메모리 칩(250a 내지 280a)에 대해 미러 펑션 동작이 수행되지 않는 상황에서, 제1 내지 제4 반도체 메모리 칩(250a 내지 280a)이 제1 평면(D1-D2)의 관점에서 서로 중첩되지 않기 때문에 PCB(210)는 관통 비아를 포함할 수 있다.
도 14는 본 발명의 몇몇 다른 실시예들에 메모리 모듈(200_4)을 설명하기 위한 도면이다. 도 15는 도 14의 C-C'를 따라 절단한 단면도이다. 이하에서, 도 14 및 도 15을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 메모리 모듈(200_4)을 설명한다. 도 12 및 도 13의 메모리 모듈(200_3)과의 차이점을 중심으로 설명한다.
제1 내지 제4 반도체 메모리 칩(250b 내지 280b)은 제1 평면(D1-D2)의 관점에서 서로 중첩될 수 있다. 따라서, 복수의 제1 반도체 메모리 칩(250b)의 연결 단자는 PCB(210)를 평면적으로 바라보는 관점에서 복수의 제4 반도체 메모리 칩(280b)과 중첩되고, 복수의 제2 반도체 메모리 칩(260b)의 연결 단자는 PCB(210)를 평면적으로 바라보는 관점에서 복수의 제3 반도체 메모리 칩(270b)과 중첩되지 않는다.
몇몇 실시예에 따른 PCB(210)는 제1 블라인드 비아(210V1_4) 및 제2 블라인드 비아(210V2_4)를 포함할 수 있다. 제1 블라인드 비아(210V1_4)는 복수의 제1 반도체 메모리 칩(250a)과 전기적으로 연결될 수 있고, 제2 블라인드 비아(210V2_4)는 복수의 제4 반도체 메모리 칩(280a)과 전기적으로 연결될 수 있다.
제1 내지 제4 반도체 메모리 칩(250a 내지 280a)에 대해 미러 펑션 동작이 수행되지 않는 상황에서, 제1 내지 제4 반도체 메모리 칩(250a 내지 280a)이 제1 평면(D1-D2)의 관점에서 서로 중첩되기 때문에 PCB(210)는 관통 비아를 포함할 수 없고, 블라인드 비아만을 포함할 수 있다.
블라인드 비아를 통해 서로 중첩되는 복수의 제1 반도체 메모리 칩(250a)과 복수의 제4 반도체 메모리 칩(280a)에 대하여 서로 전기적으로 분리시킬 수 있다.
도 16은 본 발명의 몇몇 다른 실시예들에 따른 전자 시스템의 일부를 설명하기 위한 도면이다. 이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 전자 시스템(2)을 설명한다. 도 1 내지 도 3의 전자 시스템(1)과의 차이점을 중심으로 설명한다.
도 1 내지 도 3의 전자 시스템(1)과 비교하였을 때, 메인 버퍼(40), 제1 재구동 버퍼 칩(50), 제2 재구동 버퍼 칩(60) 및 제1 내지 제4 메인보드 배선 구조체(411 내지 414)를 더 포함할 수 있다.
메인 보드(41)는 도 4의 PCB(210)에 대응되고, 메인 버퍼(40)는 도 4의 재구동 버퍼(220)에 대응되고, 제1 재구동 버퍼 칩(50)은 도 4의 복수의 제1 반도체 메모리 칩(230)에 대응되고, 제2 재구동 버퍼 칩(60)은 도 4의 복수의 제2 반도체 메모리 칩(240)에 대응되고, 제1 내지 제4 메인보드 배선 구조체(411 내지 414)는 도 4의 제1 내지 제4 배선 구조체(211 내지 214)에 대응될 수 있다.
제1 재구동 버퍼 칩(50)은 메인 보드(41)의 제1면(41a)에 배치될 수 있고, 제2 재구동 버퍼 칩(60)은 메인 보드(41)의 제2면(41b)에 배치될 수 있고, 제1 및 제2 재구동 버퍼 칩(50 및 60)은 서로에 대하여 미러 펑션 동작을 수행하지 않습니다.
그에 따라 제1 평면(D1-D2)의 관점에서 메인 버퍼(40)의 중심선(CL)을 기준으로 제1 및 제2 재구동 버퍼 칩(50 및 60)은 좌우 대칭이 되도록 배치될 수 있다. 그에 따라 제1 메인보드 배선 구조체(411)와 제2 메인보드 배선 구조체(412)는 메인 버퍼(40)의 중심선(CL)을 서로 좌우 대칭이 되도록 배치되고, 제3 메인보드 배선 구조체(413)와 제4 메인보드 배선 구조체(414)는 메인 버퍼(40)의 중심선(CL)을 서로 좌우 대칭이 되도록 배치될 수 있다.
제1 및 제2 재구동 버퍼 칩(50 및 60)은 반도체 메모리 장치라기보다 버퍼 칩, 즉 반도체 칩에 해당하는 내용으로 본원 발명의 실시예는 메모리 장치에 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 메모리 시스템 41: 메인 보드
43: 커넥터 200: 메모리 모듈
210: PCB 210a: 제1 면
210b: 제2 면 220: 재구동 버퍼
230: 제1 반도체 메모리 칩 240: 복수의 제2 반도체 메모리 칩
CL: 재구동 버퍼의 중심선 TAP: 탭

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board);
    상기 PCB의 상기 제1 면에 배치되는 버퍼;
    상기 PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자와, 상기 제1 신호와 다른 제2 신호가 제공되는 제2 연결 단자를 포함하는 제1 칩; 및
    상기 PCB의 제2 면에 배치되되, 상기 제1 신호가 제공되는 제3 연결 단자와, 상기 제2 신호가 제공되는 제4 연결 단자를 포함하는 제2 칩을 포함하되,
    상기 제1 칩의 상기 제1 연결 단자와, 상기 제2 칩의 제3 연결 단자는 상기 버퍼로부터 상기 제1 신호를 동시에 제공받고,
    상기 제1 연결 단자는 상기 제2 연결 단자에 비해 상기 버퍼에 더 인접하게 배치되고,
    상기 제3 연결 단자는 상기 제4 연결 단자에 비해 상기 버퍼에 더 인접하게 배치되는 반도체 칩 모듈.
  2. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩은 DRAM인 반도체 칩 모듈.
  3. 제2항에 있어서,
    상기 제1 칩과 상기 제2 칩은 동일한 칩 선택 신호를 제공받는 반도체 칩 모듈.
  4. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩은 서로에 대하여 미러 펑션(Mirror function) 동작이 비수행되는 반도체 칩 모듈.
  5. 제1항에 있어서,
    상기 버퍼는, 상기 제1 및 제3 연결 단자에 상기 제1 신호를 각각 제공하는 제1 및 제3 핀과, 상기 제2 및 제4 연결 단자에 상기 제2 신호가 각각 제공되는 제2 및 제4 핀을 포함하는 반도체 칩 모듈.
  6. 제5항에 대하여
    상기 제1 핀과 상기 제3 핀은 상기 제1 칩과 상기 제2 칩 사이로 연장되는, 상기 버퍼의 중심선을 기준으로 좌우 대칭으로 배치되고,
    상기 제2 핀과 상기 제4 핀은 상기 버퍼의 상기 중심선을 기준으로 좌우 대칭으로 배치되는 반도체 칩 모듈.
  7. 제5항에 있어서,
    상기 PCB는 상기 제1 연결 단자와 상기 제1 핀 사이를 연결하는 제1 배선 구조체와 상기 제3 연결 단자와 상기 제3 핀 사이를 연결하는 제2 배선 구조체를 포함하고,
    상기 제1 배선 구조체와 상기 제2 배선 구조체는 상기 PCB를 평면적으로 바라보는 관점에서 상기 버퍼의 중심선을 기준으로 좌우 대칭으로 배치되는 반도체 칩 모듈.
  8. 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board)를 포함하는 반도체 칩 모듈에 있어서,
    상기 PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자를 포함하는 제1 칩;
    상기 PCB의 제2 면에 배치되되, 상기 제1 신호가 제공되는 제2 연결 단자를 포함하는 제2 칩; 및
    상기 제1 연결 단자와 전기적으로 연결되는 제1 핀과 상기 제2 연결 단자와 전기적으로 연결되는 제2 핀을 포함하는 버퍼를 포함하되,
    상기 PCB는 상기 제1 연결 단자에서 상기 제1 핀으로 상기 제1 신호를 제공하는 제1 배선 구조체와 상기 제2 연결 단자와 상기 제2 핀 사이를 연결하는 제2 배선 구조체를 포함하고,
    상기 제1 배선 구조체와 상기 제2 배선 구조체는 상기 PCB를 평면적으로 바라보는 관점에서 상기 버퍼의 중심선을 기준으로 좌우 대칭으로 배치되고,
    상기 제1 칩과 상기 제2 칩은 서로에 대하여 미러 펑션(Mirror function) 동작이 비수행되는 반도체 칩 모듈.
  9. 서로 대향하는 제1 면 및 제2 면을 포함하는 PCB(printed circuit board);
    상기 PCB의 상기 제1 면에 배치된 버퍼; 및
    상기 PCB의 제1 면에 배치되되, 제1 신호가 제공되는 제1 연결 단자를 각각 포함하는 복수의 제1 메모리 칩으로, 상기 제1 신호 및 제1 칩 선택 신호에 응답하여 제1 동작을 수행하는 복수의 제1 메모리 칩;
    상기 PCB의 제2 면에 배치되되, 상기 제1 신호가 제공되는 제2 연결 단자를 각각 포함하는 복수의 제2 메모리 칩으로, 상기 제1 신호 및 상기 제1 칩 선택 신호에 응답하여 상기 제1 동작을 수행하는 복수의 제2 메모리 칩;
    상기 PCB의 제1 면에 배치되되, 제2 신호가 제공되는 제3 연결 단자를 각각 포함하는 복수의 제3 메모리 칩으로, 상기 제2 신호 및 제2 칩 선택 신호에 응답하여 제2 동작을 수행하는 복수의 제3 메모리 칩; 및
    상기 PCB의 제2 면에 배치되되, 상기 제2 신호가 제공되는 제4 연결 단자를 각각 포함하는 복수의 제2 메모리 칩으로, 상기 제2 신호 및 상기 제2 칩 선택 신호에 응답하여 상기 제2 동작을 수행하는 복수의 제4 메모리 칩을 포함하고,
    상기 복수의 제1 메모리 칩의 각각의 상기 제1 연결 단자와 상기 복수의 제2 메모리 칩의 각각의 상기 제2 연결 단자는, 상기 버퍼로부터 상기 제1 신호를 동시에 제공받고,
    상기 복수의 제3 메모리 칩의 각각의 상기 제3 연결 단자와 상기 복수의 제4 메모리 칩의 각각의 상기 제4 연결 단자는, 상기 버퍼로부터 상기 제2 신호를 동시에 제공받는 반도체 칩 모듈.
  10. 제9에 있어서,
    상기 복수의 제1 내지 제4 메모리 칩은 제1 방향으로 연장되는 제1 라인을 따라 배치되고,
    상기 복수의 제1 메모리 칩의 상기 제1 연결 단자 중 적어도 하나는 상기 PCB를 평면적으로 바라보는 관점에서 상기 복수의 제4 메모리 칩의 적어도 일부에 중첩되고,
    상기 복수의 제2 메모리 칩의 상기 제2 연결 단자 중 적어도 하나는 상기 PCB를 평면적으로 바라보는 관점에서 상기 복수의 제3 메모리 칩의 적어도 일부에 중첩되고,
    중첩되는 상기 제1 연결 단자는 블라인드 비아(blind via)와 연결되고,
    중첩되는 상기 제2 연결 단자는 블라인드 비아(blind via)와 연결되는 반도체 칩 모듈.
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