JP3799120B2 - 高容量メモリモジュール - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高容量メモリモジュールに係り、より詳しくはパーソナルコンピュータ等に用いられるメモリモジュールの構造に関する。
【０００２】
【従来の技術】
従来のメモリモジュールは、デュアルインラインパッケージ、またはフラットパッケージのようなプラスティックによりモールドされた主流のメモリＩＣチップ（１６Ｍ ＤＲＡＭ）を複数ガラエポ基板等の片面もしくは両面に半田付けした構造を有するメモリモジュールがよく知られている。
しかし、パーソナルコンピュータなどに用いられるメモリモジュールは、時代のニーズにより高容量化、高集積化が要求され、メモリを実装するため高度な高密度実装技術が必要とされる。この高容量化、高集積化を実現する方法として、次世代タイプのメモリＩＣチップ（６４Ｍ ＤＲＡＭ）を用いる方法がある。このような次世代タイプのメモリＩＣチップ（６４Ｍ ＤＲＡＭ）を用いることにより、従来の主流メモリＩＣチップ（１６Ｍ ＤＲＡＭ）を使用するのに対し同じスペースで高いメモリ容量を得ることができる。
また従来、高容量化、高集積化を実現するための方法として、テープキャリアパッケージ（ＴＣＰ）ＩＣを用いて２段に実装することにより、従来のプラスティックモールドされたメモリＩＣチップに比べＩＣチップの厚みが薄くなり、小スペースを実現することができる。
【０００３】
さらに従来、高容量化、高集積化を実現するための方法として、ベアチップを基板に接着しボンディングワイヤによりワイヤリングしたＣＯＢメモリモジュールがよく知られている。このような技術としては、例えば特願平６−２９３０５９号公報に記載がある。このようなＣＯＢメモリモジュールを使用することにより、基板上にメモリベアチップを搭載し、チップのパッドと基板とをワイヤボンディングした構造を有しているため小型化、薄型が容易に実現できコストを低減することができる。
このように従来のメモリモジュールは、時代のニーズによる高容量化、高集積化に応じて高密度実装技術により高容量化、高集積化を実現していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のメモリモジュールは、プラスティックモールドされた主流のメモリＩＣチップ（１６Ｍ ＤＲＡＭ）を用いて、ＪＥＤＥＣ規格（１４４ｐｉｎ ８−ｂｙｔｅ ＳＯ ＤＩＭＭ）のモジュール（高さ２５．４ｍｍ）にて、３２ＭＢのメモリモジュールを実現することは実装面積（体積）の制約により困難であるという不具合があった。
また、次世代メモリＩＣチップ（６４Ｍ ＤＲＡＭ）を用いてメモリモジュールにより小型化が実現できるが、世代交代するまでメモリＩＣのビット単価は高く最適なコストパフォーマンスが望めないという不具合があった。
【０００５】
また、次世代メモリＩＣチップを用いてメモリモジュールを実現すると、世代交代し主流になるまでメモリＩＣの供給メーカが限られ、メモリＩＣの製品ラインナップも乏しいため、所望の性能（アクセスタイム、リフレッシュレート、電圧仕様等）を付加するモジュール設計において自由度が少くなくなる。
また、テープキャリアパッケージ（ＴＣＰ）実装にてメモリモジュールを実現すると、構造上リード部からの熱伝導のみで放熱効果を期待しなければならないため高い放熱特性を得ることができないという不具合があった。
また、テープキャリアパッケージは、搭載ＤＲＡＭメモリＩＣの電気特性によりサブストレートには各ＩＣに内蔵された負電源回路によりマイナス電位にバイアス（バックバイアス）されているので、電気的故障を防止するため保護カバーにより絶縁する必要がありコストが高くなる不具合があった。
【０００６】
また、プラスティックモールドされたメモリＩＣを用いてメモリモジュールを実現した場合、モジュール仕様に対応した搭載メモリＩＣおよびモジュール基板を用意する必要があった。
さらに従来のベアチップを利用しＣＯＢメモリモジュールを実現した場合、ボンディングワイヤは、ベアチップの周囲に形成されたＩ／Ｏパッドによりワイヤリングされるため実装において基板上にスペースを確保しなければならず、基板上に搭載できるベアチップの個数も限定されてしまう不具合があった。
【０００７】
本発明は、このような従来技術の問題点を解決し、高容量のメモリベアチップを複数実装でき基板上の高集積化が可能なメモリモジュールに改善するとともに、生産効率を向上でき低コストの高容量メモリモジュールを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は上述の課題を解決するために、メモリベアチップの長手方向で対向する両辺の中心にパッドを備え左右自在に配線可能なセンターパッドを有するメモリベアチップを設け、ヴァイアホールを備えメモリベアチップのボンディングワイヤを少なくとも２本以上の信号接続が可能な接続パッドを備えこれに連通したＩ／Ｏ端子を有するガラエポ基板を設け、この基板に複数の凹部を設けこの凹部にメモリベアチップを複数搭載するとともに、メモリベアチップのセンターパッドとガラエポ基板上の接続パッドとを接続するボンディングワイヤと、ガラエポ基板に搭載したメモリベアチップを封止する封止樹脂と、ガラエポ基板の表裏両面に装着し凹部周囲を包囲し封止樹脂の積層を容易にするダム枠とを設け、メモリベアチップ、ダム枠、封止樹脂は、ガラエポ基板上でモジュール厚み方向を中心に表裏が対称であるとともに、表面または裏面は左右対称の構造を有する。
【０００９】
ここでガラエポ基板は、ヴァイアホールの信号を基板内に接続する中層配線パターンおよび表層パターンを設け、この中層配線パターンおよび表層パターンをＩ／Ｏ端子に信号接続するとともに、ガラエポ基板に高速アクセスモード、リフレッシュサイクルなどの信号線がパターン化され電源へのプルアップ、グランドへのプルダウンをジャンパ線の有無によりモジュールの仕様を自由に変更できるよう設け、電源インピーダンスを下げるためコンデンサと、モジュール識別用のＥＥＰＲＯＭとを実装するように設ける。
【００１０】
【発明の実施の形態】
次に添付図面を参照して本発明による高容量メモリモジュールの実施形態を詳細に説明する。
図１は、本発明による高容量メモリモジュールの実施形態を一部切り欠いた状態を示す斜視図であり、図２は図１に示すメモリモジュールのＡ−Ａ’断面図であり、また図３は図１に示すメモリモジュールのボンディングワイヤのワイヤリング例を示す上面図である。また、図４は図１に示すメモリモジュールによる３２ＭＢメモリを実現したモジュールのブロック図を示している。
【００１１】
図１〜図３に示すように、本発明による高容量メモリモジュールは、中心部にセンターパッド３ａを有するメモリベアチップ３をガラエポ基板１に接着しＣＯＢ技術により実装するとともに、封止樹脂５でメモリベアチップ３を気密封止したメモリモジュールである。
メモリベアチップ３は、矩形の板状の本体に複数のメモリ素子が形成されており、この本体の長手方向に対向する左右両辺の中心にセンターパット３ａを設けたＬＯＣ用チップである。このメモリベアチップ３は、中心から左右自由にボンディングワイヤ４を振り分けてワイヤリングできるように中心部にＩ／Ｏパッドが形成されている。この際、メモリベアチップ３の長手方向に対向する両辺エッジ部とボンディングワイヤ４とが電気的に接触しないように（図２参照）ワイヤリングしている。
【００１２】
図２に示すようにガラエポ基板１には、メモリベアチップ３を接着し実装するため、基板表面に凹部１ａ、１ｂを、また裏面には凹部１ｃ、１ｄが各々設けてある。この基板の表面および裏面に設けられた凹部１ａ、１ｂ、１ｃ、１ｄは、深さをメモリベアチップ３の厚みと同寸法に設けてある。この際、メモリベアチップのボンディング面とガラエポ基板のボンディング面は、ほぼ±５０μｍ以内に収まるようになる。また基板表面の凹部１ａと凹部１ｂとは、お互いに左右対称の形状に設けてあり、同様に基板裏面の凹部１ｃ、１ｄも左右対称の形状に設けられている。
【００１３】
図１に示すように凹部１ａ、１ｂ、１ｃ、１ｄには、各々メモリベアチップ３が４個づつ接着されている。この４個のメモリベアチップ３は、ガラエポ基板１とメモリベアチップ３との長手方向の辺がお互いに平行になるように設置し縦２個、横２個に配列させ搭載してある。
このように本発明による高容量メモリモジュールは、ガラエポ基板１の表裏両面にメモリベアチップ３を１６個実装できるように設けてあり、ガラエポ基板１とチップとが密着しているため放熱効果が向上する。また本発明による高容量メモリモジュールは、チップを実装した後も基板上の左右が対称であり、また基板の表面と裏面とはお互いに同一形状を有し対称に設けられている。これにより熱応力が基板上で均一とな反りなどに高い効果を得ることができる。
【００１４】
また、凹部を設けたキャビティ構造のガラエポ基板１と、メモリベアチップ３とを組合わせることにより、モジュールの厚み寸法がＴＣＰ品３．８ｍｍに対して本発明のモジュールは３．０ｍｍと２０％薄くできる。さらに、ガラエポ基板に凹部１を設けキャビティ構造にすることにより、ボンディングワイヤとメモリベアチップとの距離を、ほぼ１００μｍ確保できるようになる。
図３に示すように、ガラエポ基板上の凹部１ａ、１ｂに搭載されたメモリベアチップ３のワイヤリング方法は、ＬＯＣ用のメモリベアチップ３−１、３−２の中心に設けたセンターパッド３ａからガラエポ基板１上の接続パッド１０ａ、１０ｂ、１０ｃにボンディングワイヤ４により左右に振り分けられワイヤリングされる。このように、センターパッド３ａから交互に左右に振り分けることによりボンディングワイヤ４の長さが長くても、隣接したワイヤ同志が接触しないよう配線すること可能である。
【００１５】
またメモリベアチップ３−１と、メモリベアチップ３−２との間に設けた接続パッド１０ｂには、メモリベアチップ３−１からのボンディングワイヤ４と、メモリベアチップ３−２からのボンディングワイヤ４とが２本ワイヤリングできるように設けてある。
ボンディングワイヤ４がワイヤリングされた接続パッド１０ａ、１０ｂ、１０ｃには、ガラエポ基板１を貫通するヴィアホールが設けられてあり、表裏面の配線を容易にできるよう形成されている（図２参照）。
このように、ワイヤリングの工夫により配線パターンを半減し高容量メモリモジュールを実現するため、２本以上のボンディングワイヤ４をワイヤリングできる接続パッド１０を設けるとともに、中心にセンターパド３ａを有し左右自由にワイヤリングできるメモリベアチップ３を使用し、これにより特別な方法を用いなくても高集積化を実現するこができる。
【００１６】
またメモリベアチップ３は、ガラエポ基板１の表面と裏面とに各々設けた左右の凹部に左右対称に実装され、表面と裏面とが同じ形状になるよう実装される。さらにガラエポ基板を貫通するヴィアホールを有する接続パッド１０を設け実装するため、メモリベアチップ３のワイヤリングが容易に行え配線効率を向上することが可能となる。
図１に示すように、凹部１ａ、１ｂ、１ｃ、１ｄに実装されたメモリベアチップ３は、長手方向に対向する両辺エッジ部と、ボンディングワイヤ４との接触を防止し、メモリベアチップ３が外気に触れ汚染物質により汚染されないように封止樹脂５により封止されている。この封止樹脂５を流入する際、基板周辺に樹脂が流れないようにダム枠２をガラエポ基板上に装着している。
【００１７】
ダム枠２は、メモリベアチップ３が挿入される凹部１ａ、１ｂを包囲する略正方形の２つの枠２ａ、２ｂを設け、この枠２ａ、２ｂを接合する補助部材２ｃにより形成されている。枠２ａと枠２ｂとは、同寸法で補助部材２ｃを中心に対称であり、裏表の両面は対称に設けられている。このダム枠２は、ガラエポ基板１の裏表の両面に装着され、図２に示すように裏面にダム枠２−２、表面にダム枠２−１が各々装着されている。
このようにダム枠２をガラエポ基板１の裏表両面に装着しているため基板の反りを防止することができる。またダム枠２またはメモリベアチップ３のように部品を共用して使用することにより製造を容易に行えるとともにコストを低減することが可能になる。
【００１８】
またガラエポ基板１上には、電源インピーダンスを下げるためのコンデンサ６とモジュール識別用のＥＥＰＲＯＭ７が半田付けされている。さらにメモリモジュールの仕様選択が行えるＩ／Ｏ端子９を設けている。このコンデンサ６、ＥＥＰＲＯＭ７およびＩ／Ｏ端子９は、ガラエポ基板１の表裏両面に設けられ同様な構造に構成されている。
本発明による高容量メモリモジュールの３２ＭＢメモリモジュールは、図４に示すように、メモリチップＤ０、Ｄ１．．．Ｄ１５がガラエポ基板の裏面および表面に各々１６個装着されている。これは、図２に示すメモリベアチップ３−１、３−２、３−３、３−４に相当し、メモリモジュール１個当たり１ｂａｎｋ×４ｂｉｔ仕様となっている。
【００１９】
メモリベアチップは、１６個全てが同一のアクセスタイミングを有するメモリチップを使用しており、センターパド３ａからワイヤリングされる共通信号は、図４に示すように例えば１／００部が１６個（ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４、ＤＱ２８、ＤＱ３２、ＤＱ３６、ＤＱ４０、ＤＱ４４、ＤＱ４８、ＤＱ５２、ＤＱ５６、ＤＱ６０）あり、さらに１６個のメモリチップは、ガラエポ基板１の表裏両面に２分されている。この場合、例えば表面のＤＱ０と、裏面のＤＱ３２とが１つの接続パッド１０ａ、１０ｃにワイヤリングされガラエポ基板を貫通するヴァイアホールにより接続されている。このように１つの接続パッドで２つのボンディングワイヤをワイヤリングしている。同様に１／０１、１／０２、１／０３部も接続パッドのヴァイアホールにより各々ワイヤリングされている。
【００２０】
またＣＡＳ，ＲＡＳ、ＷＥ、ＯＥ、および電源ラインＶｃｃ（図示せず）、アドレスラインＧＮＤ（図示せず）などの共通信号は、接続パッド１０ｂを用いて１個の接続パッドにメモリベアチップ４個分（裏面２個、表面２個）のボンディングワイヤをワイヤリングしている。
このように、接続パッド１０ａ、１０ｂ、１０ｃを用いてガラエポ基板上の配線パターンを最小限に抑えて信号接続されている。なお各接続パッドからは該当するモジュールのＩ／Ｏ端子９へ中層配線パターン１１ａおよび表層パターン１１ｂ、１１ｃ（図２参照）にて信号接続されている。これによりヴァイアホールの使用効率が高まるため小型化が可能となり規格寸法では従来比２倍の高容量メモリモジュールが実現できる。
【００２１】
また図４に示すように、従来のプラスティックモールドされたメモリＩＣでは高速アクセスモード（ＦＰ／ＥＤＯ）の選択と、リフレッシュサイクル（２ｋ／４ｋ）の選択とが製品の仕様毎に設定してあるのに対し、本発明のメモリモジュールは、モールドパッケージの内部ワイヤリングオプションで設けたジャンパ設定（半田オプションＪ１、Ｊ２）により切替えることができる。このように、一つのメモリモジュールで自由に複数の設定が行えるように設けてある。
またジャンパ設定は、図１に示すジャンパ８により行われ、ジャンパ８（Ｊ１、Ｊ２）のＯＰＥＮ／ＳＨＯＲＴにより、モジュールの高速アクセスモードおよびリフレッシュレートの選択できる。
【００２２】
以上、本発明によってなされた高容量メモリモジュールの実施の形態を詳細に説明したが、本発明は前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
略正方形の形状を有するダム枠は、形状が略正方形に限定されるものではなく例えば、楕円形状のダム枠でもよい。
また、上記実施の形態では、本発明のメモリモジュールを高速アクセスモードとリフレッシュサイクルとのいずれかを選択できる半田オプションを備えたメモリモジュールを例に説明した。しかし、本発明は特にこれに限定されるものではなく、勿論半田オプションの無い、いずれかの機能を備えたメモリモジュールにも適用可能である。この場合、上記実施の形態に示したような汎用性が無くなるが、その代わり回路構成が簡単になるので、個別に大量生産を行った場合にはコストパフォーマンスの高いメモリモジュールを期待することができる。
【００２３】
【発明の効果】
このように本発明による高容量メモリモジュールによれば、プラスティックモールド品による同容量のメモリＩＣを用いた場合、２倍の実装数のメモリチップが実装でき、ＪＥＤＥＣ規格（１４４ｐｉｎ ８−ｂｙｔｅ ＳＯ ＤＩＭＭ）では、２倍の容量のメモリモジュールが実現できる。
また、ＴＣＰを２段重し２倍の容量を実現する方法に比べ、モジュール厚み寸法が２０％薄くできるとともに、メモリベアチップのサブストレートがガラエポ基板に接着しており放熱特性が良好になる。
【００２４】
また生産効率を向上するためアクセスモードやリフレッシュサイクルをモールドパッケージの内部ワイヤリングオプションでジャンパの有無により仕様選択ができるように共用設計することにより、メモリＩＣの内部信号をメモリモジュールに自由に取り出せるとともに、ジャンパ設定によりモジュール仕様を容易に変更することができる。これによりモジュールは、１品種のみ生産し出荷の際にユーザニーズに対応したモジュール仕様にジャンパ設定するとともに検査して出荷すれば良く生産効率が向上できる。
またガラエポ基板、ダム枠および封止樹脂を、モジュール厚み方向の裏表両面の形状が同じに形成され対称の構造を有しているため、ガラエポ基板のマウント工程が容易になり、熱応力が表裏両面において同一であるためメモリモジュールの反りの発生を防止できる。
【００２５】
また、ボンディングワイヤとメモリベアチップとの距離をほぼ１００μｍ確保できるため、従来のような電気的ショートを防止するため絶縁を施す前処理が不必要になる。またメモリベアチップのボンディング面とガラエポ基板のボンディング面とは、お互い装着する際、高さの誤差が少ないためボンディングの安定性と高速ボンディングとが可能となり高い生産性が得ることができる。
さらに、メモリベアチップの中心にセンターパッドを設けボンディングワイヤを隣接しないよう左右交互に振り分けてワイヤリングすることにより、ガラエポ基板の接続パッドのピッチが広く取れ設計が容易になるとともに、ワイヤボンディングの加工コストも削減し安定生産するこができる。
【図面の簡単な説明】
【図１】本発明による高容量メモリモジュールの実施形態を一部切り欠いた状態を示す斜視図。
【図２】図１に示すメモリモジュールのＡ−Ａ’断面図。
【図３】図１に示すメモリモジュールのボンディングワイヤのワイヤリング例を示す上面図。
【図４】図１に示すメモリモジュールによる３２ＭＢメモリを実現したモジュールのブロック図。
【符号の説明】
１ ガラエポ基板
１ａ １ｂ、１ｃ 凹部
２ ダム枠
２ａ ２ｂ 枠
２ｃ 補助部材
３ メモリベアチップ
３ａ センターパッド
４ ボンディングワイヤ
５ 封止樹脂
６ コンデンサ
７ ＥＥＰＲＯＭ
８ ジャンパ
９ Ｉ／Ｏ端子
１０ａ、１０ｂ、１０ｃ 接続パッド
１１ａ、１１ｂ、１１ｃ 配線パターン

Claims (4)

1. 複数のＩ／Ｏ端子と配線パターンを有する基板を設け、この基板上にメモリベアチップを複数搭載しワイヤボンディングするとともに樹脂により封止したＣＯＢメモリモジュールにおいて、
   前記メモリベアチップの長手方向で対向する両辺の中心にパッドを備え左右自在に配線可能なセンターパッドを有するメモリベアチップと、
   前記基板に複数の凹部を設けキャビティ構造を有しこの凹部に前記メモリベアチップを複数搭載するとともに、前記基板を貫通するヴァイアホールを備えメモリベアチップのボンディングワイヤを少なくとも２本以上の信号接続が可能な接続パッドを備えこれに連通したＩ／Ｏ端子とを有するガラエポ基板と、
   前記メモリベアチップのセンターパッドと前記ガラエポ基板の接続パッドとを接続するボンディングワイヤと、
   前記ガラエポ基板に搭載したメモリベアチップを封止する封止樹脂と、
   前記ガラエポ基板に装着され凹部周囲を包囲し前記封止樹脂の積層を容易にするダム枠とを設け、
   前記メモリベアチップ、ダム枠、封止樹脂は、ガラエポ基板上でモジュール厚み方向を中心に表裏が対称であるとともに、表面または裏面は左右対称の構造を有していることを特徴とする高容量メモリモジュール。
2. 請求項１に記載の高容量メモリモジュールにおいて、
   前記ガラエポ基板は、前記ヴァイアホールの信号を基板内の中層配線パターンおよび表層パターンにより接続するとともに、これらの配線パターンは前記Ｉ／Ｏ端子に信号接続されていることを特徴とする高容量メモリモジュール。
3. 請求項１に記載の高容量メモリモジュールにおいて、
   前記ガラエポ基板には、高速アクセスモード、リフレッシュサイクルなどの信号線がパターン化され電源へのプルアップ、グランドへのプルダウンをジャンパ線の有無によりモジュールの部品仕様を自由に変更できるようにしたことを特徴とする高容量メモリモジュール。
4. 請求項１に記載の高容量メモリモジュールにおいて、
   前記ガラエポ基板には、電源インピーダンスを下げるためコンデンサと、モジュール識別用のＥＥＰＲＯＭとが実装されていることを特徴とする高容量メモリモジュール。

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