JP2011090441A - メモリモジュール - Google Patents

Abstract

【課題】Load Reduced型のメモリモジュールの信号品質を高める。
【解決手段】ユーザデータを記憶するレギュラーチップパッケージ２０ａ，２０ｂと、エラー訂正コードを記憶するエラー訂正チップパッケージ３０ａ，３０ｂがモジュール基板１１に搭載されている。モジュール基板１１は、Ｘ方向における座標の異なる搭載領域Ａ１，Ａ２を有し、搭載領域Ａ２はＹ座標の異なる搭載領域Ａ３，Ａ４を有している。レギュラーチップパッケージ２０ａ，２０ｂは、搭載領域Ａ１においてモジュール基板１１の表裏に対向配置されており、エラー訂正チップパッケージ３０ａ，３０ｂは、搭載領域Ａ３においてモジュール基板１１の表裏に対向配置されている。ユーザデータ及びエラー訂正コードをバッファリングするメモリバッファ４０は、搭載領域Ａ４に配置されている。
【選択図】図１

Description

本発明はメモリモジュールに関し、特に、エラー訂正チップが搭載されたLoad Reduced型のメモリモジュールに関する。

ＤＩＭＭ（Dual Inline Memory Module）などのメモリモジュールは、モジュール基板上にＤＲＡＭ（Dynamic Random Access Memory）などのメモリチップが多数搭載された構成を有している。このようなメモリモジュールは、マザーボード上に設けられたメモリスロットに装着され、これによってメモリコントローラとの間でデータの転送が行われる。近年においては、システムが要求するメモリ容量が非常に大きいため、１枚のメモリモジュールによって必要なメモリ容量を確保することは困難である。このため、通常は、マザーボード上に複数のメモリスロットが設けられており、これにより複数のメモリモジュールを装着可能であることがほとんどである。

しかしながら、複数のメモリモジュールを装着すると、マザーボード上におけるデータ配線の負荷容量が大きくなり、信号品質が劣化する。このような問題は、メモリコントローラとメモリモジュール間のデータ転送レートがある程度低い場合には大きな問題とはならないが、メモリコントローラとメモリモジュール間のデータ転送レートが高くなると、信号品質の劣化によって正しくデータ転送を行うことができないという問題が生じる。近年においては、１．６〜３．２Ｇｂｐｓ程度のデータ転送レートが要求されており、このような高速転送を実現するためには、マザーボード上におけるデータ配線の負荷容量を十分に低減する必要がある。

データ配線の負荷容量を低減することが可能なメモリモジュールとしては、いわゆるFully Buffered型のメモリモジュールが知られている（特許文献１）。Fully Buffered型のメモリモジュールにおいては、メモリコントローラから供給されるライトデータを一旦全てAdvanced Memory Buffer（ＡＭＢ）と呼ばれる専用チップで受け、これを所定のメモリチップに供給する。リード動作はこの逆であり、メモリチップから出力されたリードデータが一旦全てＡＭＢに供給され、ＡＭＢからメモリコントローラへ供給される。したがって、メモリコントローラからは各メモリチップの負荷容量が見えないことから、データ配線の負荷容量が大幅に低減する。

特開２００８−１３５５９７号公報

しかしながら、Fully Buffered型のメモリモジュールに用いられるＡＭＢは高機能なチップであり、比較的高価であることから、メモリモジュールの価格が大幅に高くなるという問題がある。また、Fully Buffered型のメモリモジュールでは、メモリコントローラとＡＭＢとの間におけるインターフェースが、メモリコントローラとメモリチップ間における通常のインターフェースとは異なることから、従来のメモリコントローラをそのまま使用することができないという問題もある。

このような背景から、近年、Load Reduced型と呼ばれるメモリモジュールが提案されている。Load Reduced型のメモリモジュールは、ＡＭＢの代わりにレジスタ機能を有する比較的単純なメモリバッファを用いるタイプのメモリモジュールである。メモリバッファは、データやコマンド／アドレスなどの信号をバッファリングするだけのチップであることから、安価に提供することができる。しかも、メモリコントローラとメモリバッファとの間におけるインターフェースは、メモリコントローラとメモリチップとの間における通常のインターフェースとは変わらないことから、従来のメモリコントローラをそのまま使用することができる。

他方、メモリモジュールには、ユーザデータを記憶するためのレギュラーなメモリチップ（レギュラーチップ）だけでなく、エラー訂正コードを記憶するエラー訂正チップが搭載されることがある。エラー訂正チップはレギュラーチップと同時にアクセスされ、これによってユーザデータの読み出しと同時にエラー訂正コードが読み出され、或いは、ユーザデータの書き込みと同時にエラー訂正コードが書き込まれる。

通常、エラー訂正チップは、メモリバッファの裏面側にまとめて配置される。しかしながら、エラー訂正チップをメモリバッファの裏面側にまとめて配置すると、メモリバッファとエラー訂正チップとを接続する配線のトポロジーが、メモリバッファとレギュラーチップとを接続する配線のトポロジーと相違してしまう。このため、ユーザデータの信号品質とエラー訂正コードの信号品質を両立させることが困難となり、高いデータ転送レートを実現することができなくなってしまう。

本発明によるメモリモジュールは、第１の方向に配列された複数の外部端子を有するモジュール基板と、前記モジュール基板に搭載された複数のメモリチップと、前記モジュール基板に搭載され、少なくとも前記複数のメモリチップと前記複数の外部端子との間で送受信されるデータ信号をバッファリングするメモリバッファと、を備え、前記複数のメモリチップは、前記データ信号に含まれるユーザデータを記憶する少なくとも第１及び第２のレギュラーチップを含む複数のレギュラーチップと、前記ユーザデータの誤り訂正するための前記データ信号に含まれるエラー訂正コードを記憶する第１及び第２のエラー訂正チップを含む複数のエラー訂正チップと、を有し、前記モジュール基板は、前記第１の方向における座標の異なる第１及び第２の搭載領域を有し、前記第２の搭載領域は、前記第１の方向とは異なる第２の方向における座標の異なる第３及び第４の搭載領域を有し、前記第１及び第２のレギュラーチップは、前記第１の搭載領域において前記モジュール基板の表裏に対向配置されており、前記第１及び第２のエラー訂正チップは、前記第３の搭載領域において前記モジュール基板の表裏に対向配置されており、前記メモリバッファは、前記第４の搭載領域に配置されている、ことを特徴とする。

本発明によれば、メモリバッファとエラー訂正チップとを接続する配線のトポロジーと、メモリバッファとレギュラーチップとを接続する配線のトポロジーとを一致させることができるため、ユーザデータの信号品質とエラー訂正コードの信号品質を両立させることが可能となる。これにより、高いデータ転送レートを実現することが可能となる。

本発明の好ましい実施形態によるメモリモジュール１０の構造を示す図であり、（ａ）は一方の主面側１１ａから見た平面図、（ｂ）は他方の主面側１１ｂから見た平面図である。 メモリチップパッケージとコントローラとの接続関係を説明するための模式図である。 メモリチップパッケージとメモリバッファとの接続関係を説明するための模式図である。 （ａ）はメモリバッファ４０とレギュラーチップパッケージ２ｉａ〜２ｉｄとを接続するデータ配線５０の模式図であり、（ｂ）はメモリバッファ４０とエラー訂正チップパッケージ３０ａ〜３０ｄとを接続するデータ配線６０の模式図である。 レギュラーチップパッケージ２ｉａ〜２ｉｄの接続関係を示す模式図である。 データ配線５０，６０の別の模式図である。 ８個のメモリチップＲ０〜Ｒ８に対するＯＤＴ制御の方法を説明するための模式図である。 ８個のメモリチップＲ０〜Ｒ８に対するＯＤＴ制御の一例を示す表である。 メモリモジュール１０のリード動作時における信号品質を示すシミュレーション波形図であり、（ａ）はメモリバッファ４０に最も近いメモリチップに伝送されるデータ信号の信号波形を示し、（ｂ）はメモリバッファ４０から最も遠いメモリチップに伝送されるデータ信号の信号波形を示している。 メモリモジュール１０のライト動作時における信号品質を示すシミュレーション波形図であり、（ａ）はメモリバッファ４０に最も近いメモリチップから読み出されるデータ信号の信号波形を示し、（ｂ）はメモリバッファ４０から最も遠いメモリチップから読み出されるデータ信号の信号波形を示している。 シミュレーション条件を示す表である。 比較例によるメモリモジュール１０ａの構造を示す図であり、（ａ）は一方の主面側１１ａから見た平面図、（ｂ）は他方の主面側１１ｂから見た平面図である。 比較例によるメモリモジュール１０ａにおいて、メモリバッファ４０とエラー訂正チップパッケージ３０ａ〜３０ｄとを接続するデータ配線の模式図であり、（ａ）は第１の例、（ｂ）は第２の例を示している。 データ配線７０の別の模式図である。 データ配線７０に接続された８個のエラー訂正チップＲ０〜Ｒ８に対するＯＤＴ制御の方法を説明するための模式図である。 ８個のメモリチップＲ０〜Ｒ８に対するＯＤＴ制御の一例を示す表である。 データ配線７０に接続された８個のエラー訂正チップＲ０〜Ｒ８に対するＯＤＴ制御の方法を説明するための別の模式図である。 データ配線７０を伝送するエラー訂正コードのリード動作時における信号品質を示すシミュレーション波形図であり、（ａ）は４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用した場合の信号波形を示し、（ｂ）は２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合の信号波形を示している。 データ配線７０を伝送するエラー訂正コードのライト動作時における信号品質を示すシミュレーション波形図であり、（ａ）は４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用した場合の信号波形を示し、（ｂ）は２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合の信号波形を示している。 データ配線１００の別の模式図である。 ２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合のデータ配線１００を伝送するエラー訂正コードの信号品質を示すシミュレーション波形図であり、（ａ）はリード動作時における波形を示し、（ｂ）はライト動作時における波形を示している。 本発明の変形例によるメモリモジュール１０ｂの構造を示す図であり、（ａ）は一方の主面側１１ａから見た平面図、（ｂ）は他方の主面側１１ｂから見た平面図である。 本発明を４ランク品（Ｒ０〜Ｒ３）に適用した例を示す図であり、（ａ）はデータ配線１１０の構造を示す図、（ｂ）は各パッケージ１２０〜１２３の搭載位置を示す図である。 本発明を４ランク品（Ｒ０〜Ｒ３）に適用した別の例を示す図であり、（ａ）はデータ配線１３０の構造を示す図、（ｂ）は各パッケージ１４０〜１４３の搭載位置を示す図である。 本発明を２ランク品（Ｒ０，Ｒ１）に適用した例を示す図であり、（ａ）はデータ配線１５０の構造を示す図、（ｂ）は各パッケージ１６０〜１６３の搭載位置を示す図である。 本発明を８ランク品（Ｒ０〜Ｒ７）に適用した別の例を示す図であり、（ａ）はデータ配線１７０の構造を示す図、（ｂ）は各パッケージ１８０〜１８３の搭載位置を示す図である。 ４つのＯＤＴ端子４１〜４４から出力される終端制御信号の供給先を説明するための模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるメモリモジュール１０の構造を示す図であり、（ａ）は一方の主面側１１ａから見た平面図、（ｂ）は他方の主面側１１ｂから見た平面図である。

図１に示すように、本実施形態によるメモリモジュール１０は、モジュール基板１１と、モジュール基板１１に搭載された複数のメモリチップパッケージ２ｉａ〜２ｉｄ（ｉ＝０〜７）及び３０ａ〜３０ｄと、メモリバッファ４０によって構成されている。

モジュール基板１１は多層配線が施されたプリント基板であり、その平面形状は、図１に示すＸ方向を長辺とし、Ｙ方向を短辺とする略長方形である。モジュール基板１１の一辺には、長辺であるＸ方向に沿って複数の外部端子１２が設けられている。外部端子１２は、メモリスロットを介してメモリコントローラとの電気的な接続を取るための端子である。外部端子１２には、データ端子、アドレス端子、コマンド端子、クロック端子、電源端子、基準電位端子などが含まれている。モジュール基板１１は、一方の主面１１ａ及び他方の主面１１ｂを有しており、これら主面１１ａ，１１ｂにメモリチップパッケージ及びメモリバッファが搭載されている。モジュール基板１１の主面１１ａ，１１ｂは、互いにＹ座標の異なる搭載領域Ｙ０，Ｙ１を有しており、メモリチップパッケージ及びメモリバッファは、搭載領域Ｙ０，Ｙ１のいずれかに搭載されている。つまり、本実施形態では、メモリチップパッケージ及びメモリバッファが２列に配置された構成を有している。

メモリチップパッケージは、ユーザデータを記憶する複数のレギュラーチップパッケージ２ｉａ〜２ｉｄと、エラー訂正コードを記憶する複数のエラー訂正チップパッケージ３０ａ〜３０ｄを含んでいる。したがって、本実施形態では、３２個のレギュラーチップパッケージと、４個のエラー訂正チップパッケージが搭載されている。エラー訂正コードとは、ユーザデータの誤り訂正するためのコード（Error Correction Code）であり、本実施形態においては、８ビットのユーザデータに対して１ビットのエラー訂正コードが割り当てられる。

図２は、メモリチップパッケージとコントローラとの接続関係を説明するための模式図である。

図２に示すように、コントローラ２とメモリバッファ４０との間においては、外部端子１２を介して６４ビットのユーザデータＤＱ、８ビットのエラー訂正コード（チェックビット）ＣＢ、３６ビットのストローブ信号ＤＱＳが送受信されるとともに、外部端子１２を介してコントローラ２からメモリバッファ４０に対してアドレス信号、コマンド信号、クロック信号などを含むコマンドアドレス信号ＣＡが供給される。また、メモリバッファ４０とレギュラーチップパッケージ２ｉａ〜２ｉｄとの間においては、６４ビットのユーザデータＤＱと、３２ビットのストローブ信号ＤＱＳが送受信されるとともに、コマンドアドレス信号ＣＡが供給される。さらに、メモリバッファ４０とエラー訂正チップパッケージ３０ａ〜３０ｄとの間においては、８ビットのエラー訂正コード（チェックビット）ＣＢと、４ビットのストローブ信号ＤＱＳが送受信されるとともに、コマンドアドレス信号ＣＡが供給される。

本実施形態においては、１個のメモリチップパッケージに２個のメモリチップがパッケージングされている。したがって、本実施形態では、６４個のレギュラーチップと、８個のエラー訂正チップが搭載されていることになる。レギュラーチップとエラー訂正チップは同じ回路構成を有するメモリチップであり、特に限定されるものではないが、ＤＤＲ３（Double Data Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いることができる。これら６４個のレギュラーチップ及び８個のエラー訂正チップからなる合計７２個のメモリチップには、同じアドレスが割り当てられている。

図１に示すように、レギュラーチップパッケージ２ｉａ〜２ｉｄは互いにＸ座標の異なる搭載領域Ｘｉに搭載されている。例えば、レギュラーチップパッケージ２０ａ〜２０ｄは搭載領域Ｘ０に搭載されており、レギュラーチップパッケージ２１ａ〜２１ｄは搭載領域Ｘ１に搭載されている。本明細書においては、搭載領域Ｘ０〜Ｘ７を搭載領域Ａ１と総称することがある。同じ搭載領域Ｘｉに搭載された８個のレギュラーチップは、コマンド端子より供給されるチップ選択信号（ＣＳ）によって排他的に選択される。すなわち、８本のチップ選択信号が用いられる８ランク品を構成する。これにより、同時に選択されるレギュラーチップは、各搭載領域Ｘ０〜Ｘ７から１個ずつ選ばれ、合計８個のレギュラーチップが同時に選択される。特に限定されるものではないが、本実施形態では１個のレギュラーチップのＩ／Ｏ数（同時に入出力するデータのビット数）は８ビットであり、したがって、６４ビットのユーザデータＤＱが外部端子１２を介して同時に入出力されることになる。

ここで、符号の末尾に「ａ」が付されたレギュラーチップパッケージ２ｉａと、符号の末尾に「ｂ」が付されたレギュラーチップパッケージ２ｉｂとは、モジュール基板１１の表裏に対向配置されている。同様に、符号の末尾に「ｃ」が付されたレギュラーチップパッケージ２ｉｃと、符号の末尾に「ｄ」が付されたレギュラーチップパッケージ２ｉｄとは、モジュール基板１１の表裏に対向配置されている。また、符号の末尾に「ａ」が付されたレギュラーチップパッケージ２ｉａと、符号の末尾に「ｃ」が付されたレギュラーチップパッケージ２ｉｃとは、モジュール基板１１の一方の主面１１ａにおいてＹ方向に隣接して配置されている。同様に、符号の末尾に「ｂ」が付されたレギュラーチップパッケージ２ｉｂと、符号の末尾に「ｄ」が付されたレギュラーチップパッケージ２ｉｄとは、モジュール基板１１の他方の主面１１ｂにおいてＹ方向に隣接して配置されている。

図１に示すように、搭載領域Ｘ０〜Ｘ３と搭載領域Ｘ４〜Ｘ７に挟まれた領域は、搭載領域Ａ２であり、この領域にエラー訂正チップパッケージ３０ａ〜３０ｄ及びメモリバッファ４０が搭載されている。より詳細には、搭載領域Ａ２には、搭載領域Ｙ０側に位置する搭載領域Ａ３と、搭載領域Ｙ１側に位置する搭載領域Ａ４とが含まれており、搭載領域Ａ３にエラー訂正チップパッケージ３０ａ〜３０ｄが搭載され、搭載領域Ａ４にメモリバッファ４０が搭載されている。エラー訂正チップパッケージ３０ａ〜３０ｄは、それぞれレギュラーチップパッケージ２ｉａ〜２ｉｄに対応しており、これら対応するパッケージ内のメモリチップは同時に選択される。より詳細には、合計８個のエラー訂正チップはチップ選択信号によって排他的に選択され、選択されたエラー訂正チップに該当する８ビットのエラー訂正コードが外部端子１２を介して同時に入出力されることになる。

ここで、エラー訂正チップパッケージ３０ａとエラー訂正チップパッケージ３０ｂは、モジュール基板１１の表裏に対向配置されている。同様に、エラー訂正チップパッケージ３０ｃとエラー訂正チップパッケージ３０ｄは、モジュール基板１１の表裏に対向配置されている。また、エラー訂正チップパッケージ３０ａとエラー訂正チップパッケージ３０ｃは、モジュール基板１１の一方の主面１１ａにおいてＸ方向に隣接して配置されている。また、エラー訂正チップパッケージ３０ｂとエラー訂正チップパッケージ３０ｄは、モジュール基板１１の他方の主面１１ｂにおいてＸ方向に隣接して配置されている。

図３は、メモリチップパッケージとメモリバッファとの接続関係を説明するための模式図である。

図３に示すように、レギュラーチップパッケージ２ｉａ〜２ｉｄに含まれる８個のレギュラーチップは、チップ選択信号ＣＳによっていずれか一つが選択され、選択された１個のレギュラーチップに８ビットのユーザデータＤＱが割り当てられる。具体的には、選択されたメモリチップには、ＤＱ［８ｉ〜８ｉ＋７］が割り当てられる。同様に、エラー訂正チップパッケージ３０ａ〜３０ｄに含まれる８個のエラー訂正チップは、チップ選択信号ＣＳによっていずれか一つが選択され、選択された１個のエラー訂正チップに８ビットのエラー訂正コードＣＢ［０，７］が割り当てられる。

また、メモリバッファ４０は、搭載領域Ａ４の一方の主面１１ａ側に搭載されており、その裏面である他方の主面１１ｂ側にはレギュラーチップパッケージ及びエラー訂正チップパッケージは搭載されていない。上述の通り、メモリバッファ４０は、メモリチップパッケージ２ｉａ〜２ｉｄ及びエラー訂正チップパッケージ３０ａ〜３０ｄと外部端子１２との間で送受信される各種信号をバッファリングする回路である。本実施形態では、ユーザデータ及びエラー訂正コードを含むデータ信号のみならず、アドレス信号、コマンド信号及びクロック信号についても、メモリバッファ４０にてバッファリングされる。但し、本発明においては、アドレス信号、コマンド信号及びクロック信号を別のメモリバッファにてバッファリングしても構わない。

また、モジュール基板１１のＸ方向における端部には、アドレス信号、コマンド信号及びクロック信号を終端するための終端抵抗１３が設けられている。つまり、外部端子１２より入力されたアドレス信号、コマンド信号及びクロック信号は、メモリバッファ４０によってバッファリングされた後、オンザフライ（一筆書き）接続によってレギュラーチップ及びエラー訂正チップに供給され、最後に終端抵抗１３によって終端される。一方、データ信号（ユーザデータ及びエラー訂正コード）については、レギュラーチップ及びエラー訂正チップが有するＯＤＴ（On Die Termination）機能によって終端される。

以上が本実施形態によるメモリモジュール１０のレイアウトである。次に、メモリバッファ４０とメモリチップパッケージ２ｉａ〜２ｉｄ及び３０ａ〜３０ｄとの接続について説明する。

図４（ａ）は、メモリバッファ４０とレギュラーチップパッケージ２ｉａ〜２ｉｄとを接続するデータ配線５０の模式図である。また、図４（ｂ）は、メモリバッファ４０とエラー訂正チップパッケージ３０ａ〜３０ｄとを接続するデータ配線６０の模式図である。

図４（ａ）に示すように、データ配線５０は配線部分５１〜５７によって構成されている。配線部分５１は、レギュラーチップパッケージ２ｉａ〜２ｉｄに対して共通に割り当てられた配線部分であり、分岐点Ｂ１において配線部分５２，５３に分岐する。配線部分５２は、レギュラーチップパッケージ２ｉａ，２ｉｂに対して共通に割り当てられた配線部分であり、分岐点Ｂ２において配線部分５４，５５に分岐する。同様に、配線部分５３は、レギュラーチップパッケージ２ｉｃ，２ｉｄに対して共通に割り当てられた配線部分であり、分岐点Ｂ３において配線部分５６，５７に分岐する。

配線部分５１は主にＸ方向に延在する配線であり、多層配線構造を有するモジュール基板１１の内部に設けられる。また、配線部分５２，５３は主にＹ方向に延在する配線であり、多層配線構造を有するモジュール基板１１の内部に設けられる。したがって、配線部分５２，５３の一端となる分岐点Ｂ１は、モジュール基板１１の内部に形成される。一方、配線部分５２，５３の他端となる分岐点Ｂ２，Ｂ３は、モジュール基板１１を貫通するスルーホール導体に位置する。そして、分岐点Ｂ２を構成するスルーホール導体の一端は、一方の主面１１ａに設けられた配線部分５４を介してレギュラーチップパッケージ２ｉａに接続され、分岐点Ｂ２を構成するスルーホール導体の他端は、他方の主面１１ｂに設けられた配線部分５５を介してレギュラーチップパッケージ２ｉｂに接続される。さらに、分岐点Ｂ３を構成するスルーホール導体の一端は、一方の主面１１ａに設けられた配線部分５６を介してレギュラーチップパッケージ２ｉｃに接続され、分岐点Ｂ３を構成するスルーホール導体の他端は、他方の主面１１ｂに設けられた配線部分５７を介してレギュラーチップパッケージ２ｉｄに接続される。

上述の通り、１個のレギュラーチップパッケージには２個のレギュラーチップがパッケージングされていることから、図５に示すように、１つのデータ配線５０は合計８個のレギュラーチップＲ０〜Ｒ８に共通接続されることになる。これら８個のレギュラーチップＲ０〜Ｒ８は、チップ選択信号に基づいていずれか一つが選択される。非選択となるレギュラーチップのデータ入出力端子は、ハイインピーダンス状態となるか、或いは、ＯＤＴ機能により終端抵抗として機能する。

また、図４（ｂ）に示すように、データ配線６０は配線部分６１〜６７によって構成されている。配線部分６１は、エラー訂正チップパッケージ３０ａ〜３０ｄに対して共通に割り当てられた配線部分であり、分岐点Ｃ１において配線部分６２，６３に分岐する。配線部分６２は、エラー訂正チップパッケージ３０ａ，３０ｂに対して共通に割り当てられた配線部分であり、分岐点Ｃ２において配線部分６４，６５に分岐する。同様に、配線部分６３は、エラー訂正チップパッケージ３０ｃ，３０ｄに対して共通に割り当てられた配線部分であり、分岐点Ｃ３において配線部分６６，６７に分岐する。

配線部分６１は主にＹ方向に延在する配線であり、多層配線構造を有するモジュール基板１１の内部に設けられる。また、配線部分６２，６３は主にＸ方向に延在する配線であり、多層配線構造を有するモジュール基板１１の内部に設けられる。したがって、配線部分６２，６３の一端となる分岐点Ｃ１は、モジュール基板１１の内部に形成される。一方、配線部分６２，６３の他端となる分岐点Ｃ２，Ｃ３は、モジュール基板１１を貫通するスルーホール導体に位置する。そして、分岐点Ｃ２を構成するスルーホール導体の一端は、一方の主面１１ａに設けられた配線部分６４を介してエラー訂正チップパッケージ３０ａに接続され、分岐点Ｃ２を構成するスルーホール導体の他端は、他方の主面１１ｂに設けられた配線部分６５を介してエラー訂正チップパッケージ３０ｂに接続される。さらに、分岐点Ｃ３を構成するスルーホール導体の一端は、一方の主面１１ａに設けられた配線部分６６を介してエラー訂正チップパッケージ３０ｃに接続され、分岐点Ｃ３を構成するスルーホール導体の他端は、他方の主面１１ｂに設けられた配線部分６７を介してエラー訂正チップパッケージ３０ｄに接続される。

レギュラーチップパッケージと同様、１個のエラー訂正チップパッケージには２個のエラー訂正チップがパッケージングされていることから、図５に示すように、１つのデータ配線６０は合計８個のエラー訂正チップＲ０〜Ｒ８に共通接続されることになる。これら８個のエラー訂正チップＲ０〜Ｒ８は、チップ選択信号に基づいていずれか一つが選択される。非選択となるエラー訂正チップのデータ入出力端子は、ハイインピーダンス状態となるか、或いは、ＯＤＴ機能により終端抵抗として機能する。

図６は、データ配線５０，６０の別の模式図である。図６には、メモリバッファ４０と配線部分５１，６１をそれぞれ接続する配線部分５９，６９も図示されている。配線部分５９，６９は一方の主面１１ａに設けられており、その一端はメモリバッファ４０に接続され、他端はスルーホール導体ＴＨを介して配線部分５１，６１に接続されている。

このように、データ配線５０とデータ配線６０は、一部の配線部分の延在方向や長さが異なる他は、分岐点の数や分岐方法などが同じである。つまり、これらデータ配線５０，６０のトポロジーが一致している。これにより、データ配線５０を伝送するユーザデータの信号品質と、データ配線６０を伝送するエラー訂正コードの信号品質を両立させることが可能となり、高いデータ転送レートを実現することが可能となる。

図７は、８個のメモリチップＲ０〜Ｒ８に対するＯＤＴ制御の方法を説明するための模式図である。

図７に示す例では、メモリチップＲ０とＲ４にそれぞれ終端制御信号ＯＤＴ０，ＯＤＴ１が供給されている。他のメモリチップＲ１〜Ｒ３，Ｒ５〜Ｒ７には終端制御信号は供給されず、対応する端子はＶＤＤレベルに固定されている。つまり、本例では２本の終端制御信号ＯＤＴ０，ＯＤＴ１が用いられる。より具体的には、図２７に示すようにメモリバッファ４０には４つのＯＤＴ端子４１〜４４が設けられており、このうち、２つのＯＤＴ端子４１，４２からはレギュラーチップパッケージ２０〜２３（正確には、２０ａ〜２３ａ，２０ｃ〜２３ｃ）に供給される終端制御信号ＯＤＴ０Ａ，ＯＤＴ１Ａが出力され、残りの２つのＯＤＴ端子４３，４４からはレギュラーチップパッケージ２４〜２７（正確には、２４ａ〜２７ａ，２４ｃ〜２７ｃ）に供給される終端制御信号ＯＤＴ０Ｂ，ＯＤＴ１Ｂが出力される。終端制御信号ＯＤＴ０Ａと終端制御信号ＯＤＴ１Ａは独立制御される信号であり、同様に、終端制御信号ＯＤＴ０Ｂと終端制御信号ＯＤＴ１Ｂは独立制御される信号である。一方、終端制御信号ＯＤＴ０Ａと終端制御信号ＯＤＴ０Ｂは同一の信号であり、終端制御信号ＯＤＴ１Ａと終端制御信号ＯＤＴ１Ｂは同一の信号である。

終端制御信号ＯＤＴ０，ＯＤＴ１は、図８に示すように、リード動作時においてはいずれか一方がアクティブとなり、これによってリード動作時におけるメモリチップＲ０〜Ｒ８の終端抵抗値が所定値（図８に示す例では２０Ω）に設定される。また、ライト動作時においては、終端制御信号ＯＤＴ０，ＯＤＴ１のいずれか一方がアクティブとなるとともに、ライト対象となるメモリチップの終端抵抗値が所定値（図８に示す例では１２０Ω）に設定される。また、図８に示す例では、リード動作時におけるメモリバッファ４０の終端抵抗値が６０Ωに設定される。

図９は、本実施形態によるメモリモジュール１０のリード動作時における信号品質を示すシミュレーション波形図であり、（ａ）はメモリバッファ４０に最も近いメモリチップに伝送されるデータ信号の信号波形を示し、（ｂ）はメモリバッファ４０から最も遠いメモリチップに伝送されるデータ信号の信号波形を示している。また、図１０は、本実施形態によるメモリモジュール１０のライト動作時における信号品質を示すシミュレーション波形図であり、（ａ）はメモリバッファ４０に最も近いメモリチップから読み出されるデータ信号の信号波形を示し、（ｂ）はメモリバッファ４０から最も遠いメモリチップから読み出されるデータ信号の信号波形を示している。シミュレーション条件は、図１１に示すとおりである。ここで、メモリバッファ４０に最も近いメモリチップとはエラー訂正チップ３０ａ〜３０ｄであり、メモリバッファ４０から最も遠いメモリチップとはモジュール基板１１のＸ方向における端部に配置されたレギュラーチップ２０ａ〜２０ｄ又は２７ａ〜２７ｄである。また、図１１においては、配線部分５９，６９をＴＬ０と表記し、配線部分５１，６１をＴＬ１と表記し、配線部分５２，５３，６２，６３をＴＬ２と表記し、配線部分５４〜５７．６４〜６７をＴＬ３と表記している（図６参照）。

図９及び図１０に示すとおり、本実施形態ではリード時及びライト時とも、高いデータ転送レート（２１３３Ｍｂｐｓまで）に亘って、良好な信号品質が得られることが確認された。つまり、データ配線５０を伝送するユーザデータの信号品質と、データ配線６０を伝送するエラー訂正コードの信号品質を両立可能であることが確認された。

図１２は、比較例によるメモリモジュール１０ａの構造を示す図であり、（ａ）は一方の主面側１１ａから見た平面図、（ｂ）は他方の主面側１１ｂから見た平面図である。

図１２に示すように、比較例によるメモリモジュール１０ａは、メモリバッファ４０及びエラー訂正チップパッケージ３０ａ〜３０ｄの搭載位置が図１に示したメモリモジュール１０と相違している。具体的には、メモリバッファ４０は、搭載領域Ａ２のうち一方の主面１１ａ側であって、搭載領域Ｙ０とＹ１の中間部分に配置されている。また、エラー訂正チップパッケージ３０ａ〜３０ｄは、搭載領域Ａ２のうち他方の主面１１ｂ側にマトリクス状に配置されている。

図１３は、比較例によるメモリモジュール１０ａにおいて、メモリバッファ４０とエラー訂正チップパッケージ３０ａ〜３０ｄとを接続するデータ配線の模式図であり、（ａ）は第１の例、（ｂ）は第２の例を示している。図１３（ａ）に示すデータ配線７０の別の模式図は図１４に示されている。また、図１３（ｂ）に示すデータ配線１００の別の模式図は図２０に示されている。

図１３（ａ）及び図１４に示す例では、データ配線７０が配線部分７１〜７９によって構成されている。配線部分７１は、エラー訂正チップパッケージ３０ａ〜３０ｄに対して共通に割り当てられた配線部分であり、一方の主面１１ａに形成された配線である。配線部分７１は、スルーホール導体によって構成される分岐点Ｄ１にて配線部分７２〜７５に分岐する。配線部分７２〜７５は、それぞれエラー訂正チップパッケージ３０ａ〜３０ｄに対して個別に割り当てられた配線部分であり、モジュール基板１１の内部に形成される。配線部分７２〜７５は、それぞれ対応するスルーホール導体ＴＨを介して他方の主面１１ｂに引き出され、他方の主面１１ｂに形成された配線部分７６〜７９を介してそれぞれエラー訂正チップパッケージ３０ａ〜３０ｄに接続される。

このように、図１３（ａ）及び図１４に示すデータ配線７０のトポロジーは、図４（ａ）及び図６に示すデータ配線５０のトポロジーと相違している。

図１５は、データ配線７０に接続された８個のエラー訂正チップＲ０〜Ｒ８に対するＯＤＴ制御の方法を説明するための模式図である。

図１５に示す例では、メモリチップＲ０，Ｒ１，Ｒ４，Ｒ５にそれぞれ終端制御信号ＯＤＴ０〜ＯＤＴ３が供給されている。他のメモリチップＲ２，Ｒ３，Ｒ６，Ｒ７には終端制御信号は供給されず、対応する端子はＶＤＤレベルに固定されている。つまり、本例では４本の終端制御信号ＯＤＴ０〜ＯＤＴ３が用いられる。

終端制御信号ＯＤＴ０〜ＯＤＴ３は、図１６に示すように、リード動作時においてはいずれか３つがアクティブとなり、これによってリード動作時における当該メモリチップの終端抵抗値が所定値（図１６に示す例ではそれぞれ４０Ω）に設定される。また、ライト動作時においては、終端制御信号ＯＤＴ０〜ＯＤＴ３のいずれか３つがアクティブとなるとともに、ライト対象となるメモリチップの終端抵抗値が所定値（図１６に示す例では１２０Ω）に設定される。また、図１６に示す例では、リード動作時におけるメモリバッファ４０の終端抵抗値が８０Ωに設定される。

図１７は、データ配線７０に接続された８個のエラー訂正チップＲ０〜Ｒ８に対するＯＤＴ制御の方法を説明するための別の模式図である。

図１７に示す例では、メモリチップＲ０とＲ４にそれぞれ終端制御信号ＯＤＴ０，ＯＤＴ１が供給されている。他のメモリチップＲ１〜Ｒ３，Ｒ５〜Ｒ７には終端制御信号は供給されず、対応する端子はＶＤＤレベルに固定されている。つまり、本例では２本の終端制御信号ＯＤＴ０，ＯＤＴ１が用いられる。終端制御信号ＯＤＴ０，ＯＤＴ１の制御方法は、図８を用いて説明したに示した制御方法と同じである。

図１８は、データ配線７０を伝送するエラー訂正コードのリード動作時における信号品質を示すシミュレーション波形図であり、（ａ）は４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用した場合（図１５）の信号波形を示し、（ｂ）は２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合（図１７）の信号波形を示している。また、図１９は、データ配線７０を伝送するエラー訂正コードのライト動作時における信号品質を示すシミュレーション波形図であり、（ａ）は４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用した場合（図１５）の信号波形を示し、（ｂ）は２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合（図１７）の信号波形を示している。

シミュレーション条件は、ＴＬ０＝０．５８ｍｍ、ＴＬ２＝２０．００ｍｍ、ＴＬ３＝２．３２ｍｍである他は、図１１に示すとおりである。本例において、ＴＬ０は配線部分７１に相当し、ＴＬ２は配線部分７２〜７５に相当し、ＴＬ３は配線部分７６〜７９に相当する（図１４参照）。本例では、ＴＬ１に相当する配線部分は存在しない。

図１８（ａ）及び図１９（ａ）に示すように、４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用した場合（図１５）には、リード動作時及びライト動作時とも、高いデータ転送レート（２１３３Ｍｂｐｓまで）に亘って、エラー訂正コードの信号品質が良好に保たれることが確認された。一方、図１８（ｂ）及び図１９（ｂ）に示すように、２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合（図１７）には、リード動作時及びライト動作時とも、良好な信号品質が得られないことが確認された。

上述の通り、レギュラーチップパッケージ２ｉａ〜２ｉｄに接続されるデータ配線５０については、２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合（図７）に高い信号品質を得ることができる。このことは、レギュラーチップパッケージ２ｉａ〜２ｉｄに対してデータ配線５０を用い、エラー訂正チップパッケージ３０ａ〜３０ｄに対してデータ配線７０を用いた場合、データ配線５０を伝送するユーザデータの信号品質と、データ配線７０を伝送するエラー訂正コードの信号品質を両立できないことを意味する。つまり、２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合には、データ配線５０における信号品質は確保されるもののデータ配線７０における信号品質が不良となり、逆に、４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用した場合には、データ配線７０における信号品質は確保されるもののデータ配線５０における信号品質が不良となってしまう。これを回避するためには、レギュラーチップパッケージ２ｉａ〜２ｉｄに対して２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用し、エラー訂正チップパッケージ３０ａ〜３０ｄに対して４本の終端制御信号ＯＤＴ０〜ＯＤＴ３を使用するといった制御が必要となるが、このような制御は極めて複雑であるとともに、現在の規格ではサポートされていないため適用困難である。

一方、図１３（ｂ）及び図２０に示す例では、データ配線１００が配線部分１０１〜１１１によって構成されている。配線部分１０１は、エラー訂正チップパッケージ３０ａ〜３０ｄに対して共通に割り当てられた配線部分であり、一方の主面１１ａに形成された配線である。配線部分１０１は、分岐点Ｅ１にて主にＸ方向に延在する配線部分１０２，１０３に分岐する。配線部分１０２は、エラー訂正チップパッケージ３０ａ，３０ｂに対して共通に割り当てられた配線部分であり、分岐点Ｅ２にて主にＹ方向に延在する配線部分１０４，１０５に分岐する。同様に、配線部分１０３は、エラー訂正チップパッケージ３０ｃ，３０ｄに対して共通に割り当てられた配線部分であり、分岐点Ｅ３にて主にＹ方向に延在する配線部分１０６，１０７に分岐する。配線部分１０４〜１０７は、それぞれエラー訂正チップパッケージ３０ａ〜３０ｄに対して個別に割り当てられた配線部分であり、それぞれスルーホール導体ＴＨを介して他方の主面１１ｂに引き出され、他方の主面１１ｂに形成された配線部分１０８〜１１１を介してそれぞれエラー訂正チップパッケージ３０ａ〜３０ｄに接続される。

このように、図１３（ｂ）及び図２０に示すデータ配線７０のトポロジーも、図４（ａ）及び図６に示すデータ配線５０のトポロジーと相違している。

図２１は、２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合のデータ配線１００を伝送するエラー訂正コードの信号品質を示すシミュレーション波形図であり、（ａ）はリード動作時における波形を示し、（ｂ）はライト動作時における波形を示している。データ転送レートはいずれも１８６６Ｍｂｐｓである。

シミュレーション条件は、ＴＬ０＝０．５８ｍｍ、ＴＬ１＝１０．００ｍｍ、ＴＬ２＝１２．００ｍｍ、ＴＬ３＝２．３２ｍｍである他は、図１１に示すとおりである。本例において、ＴＬ０は配線部分１０１に相当し、ＴＬ１は配線部分１０２，１０３に相当し、ＴＬ２は配線部分１０４〜１０７に相当し、ＴＬ３は配線部分１０８〜１１１に相当する（図２０参照）。

図２１（ａ），（ｂ）に示すように、２本の終端制御信号ＯＤＴ０，ＯＤＴ１を使用した場合、リード動作時及びライト動作時とも、良好な信号品質が得られないことが確認された。このことは、レギュラーチップパッケージ２ｉａ〜２ｉｄに対してデータ配線５０を用い、エラー訂正チップパッケージ３０ａ〜３０ｄに対してデータ配線１００を用いた場合、データ配線５０を伝送するユーザデータの信号品質と、データ配線１００を伝送するエラー訂正コードの信号品質を両立できないことを意味する。

このように、比較例によるメモリモジュール１０ａにおいては、図１３（ａ）に示すデータ配線７０を用いた場合、並びに、図１３（ｂ）に示すデータ配線１００を用いた場合のいずれにおいても、ユーザデータの信号品質とエラー訂正コードの信号品質を両立させることができない。これに対し、本実施形態によるメモリモジュール１０においては、既に説明したとおり、ユーザデータを伝送するデータ配線５０のトポロジーと、エラー訂正コードを伝送するデータ配線６０のトポロジーが一致していることから、ユーザデータの信号品質とエラー訂正コードの信号品質を両立させることができ、高いデータ転送レートを実現することが可能となる。

図２２は、本発明の変形例によるメモリモジュール１０ｂの構造を示す図であり、（ａ）は一方の主面側１１ａから見た平面図、（ｂ）は他方の主面側１１ｂから見た平面図である。

図２２に示すメモリモジュール１０ｂは、メモリチップパッケージ２ｉａ〜２ｉｄ及び３０ａ〜３０ｄの平面形状が長方形である点において、図１に示したメモリモジュール１０と相違している。その他の点については図１に示したメモリモジュール１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図２２に示すように、メモリチップパッケージ２ｉａ〜２ｉｄ及び３０ａ〜３０ｄの平面形状が長方形である場合、Ｘ方向及びＹ方向に隣接するメモリチップパッケージの向きを９０°回転させることにより最密配置が可能となる。但し、エラー訂正チップパッケージ３０ａ〜３０ｄについては、いずれも長辺がＸ方向となるよう配置することにより、メモリバッファ４０の搭載領域を確保している。このように、本発明ではメモリチップパッケージの平面形状は特に限定されない。

図２３は、本発明を４ランク品（Ｒ０〜Ｒ３）に適用した例を示す図であり、（ａ）はデータ配線１１０の構造を示す図、（ｂ）は各パッケージ１２０〜１２３の搭載位置を示す図である。図２３に示す例では、１つのメモリチップパッケージに１個のメモリチップがパッケージングされている他は上述したメモリモジュール１０と同一である。図２３（ａ）に示す配線部分１１１〜１１７は、図４（ａ）に示した配線部分５１〜５７及び図４（ｂ）に示した配線部分６１〜６７に相当する。また、図２３（ｂ）に示すように、パッケージ１２０とパッケージ１２１はモジュール基板１１の表裏に対向配置されており、同様に、パッケージ１２２とパッケージ１２３はモジュール基板１１の表裏に対向配置されている。このように、本発明において、２個のメモリチップがパッケージングされたメモリチップパッケージを用いることは必須でなく、１個のメモリチップがパッケージングされたメモリチップパッケージを用いても構わない。

図２４は、本発明を４ランク品（Ｒ０〜Ｒ３）に適用した別の例を示す図であり、（ａ）はデータ配線１３０の構造を示す図、（ｂ）は各パッケージ１４０〜１４３の搭載位置を示す図である。図２４に示す例では、配線部分１３１を介してパッケージ１４０，１４１のデータ配線が共通接続され、配線部分１３２を介してパッケージ１４２，１４３のデータ配線が共通接続されている。配線部分１３１は２つの配線部分１３３，１３４に分岐し、それぞれパッケージ１４０，１４１に接続される。同様に、配線部分１３２は２つの配線部分１３５，１３６に分岐し、それぞれパッケージ１４２，１４３に接続される。また、図２４（ｂ）に示すように、パッケージ１４０とパッケージ１４１はモジュール基板１１の表裏に対向配置されており、同様に、パッケージ１４２とパッケージ１４３はモジュール基板１１の表裏に対向配置されている。そして、パッケージ１４０，１４２に含まれる２個のメモリチップがそれぞれランクＲ０，Ｒ２に割り当てられ、パッケージ１４１，１４３に含まれる２個のメモリチップがそれぞれランクＲ１，Ｒ３に割り当てられる。このように、２個のメモリチップがパッケージングされたメモリチップパッケージを用いた場合であっても、４ランク品として用いることも可能である。

図２５は、本発明を２ランク品（Ｒ０，Ｒ１）に適用した例を示す図であり、（ａ）はデータ配線１５０の構造を示す図、（ｂ）は各パッケージ１６０〜１６３の搭載位置を示す図である。図２５に示す例では、１つのメモリチップパッケージに１個のメモリチップがパッケージングされている。また、データ配線１５０を構成する配線部分１５１〜１５６は、図２４に示した配線部分１３１〜１３６と同様である。また、図２５（ｂ）に示すように、パッケージ１６０とパッケージ１６１はモジュール基板１１の表裏に対向配置されており、同様に、パッケージ１６２とパッケージ１６３はモジュール基板１１の表裏に対向配置されている。このように、本発明は、２ランク品に適用することも可能である。

図２６は、本発明を８ランク品（Ｒ０〜Ｒ７）に適用した別の例を示す図であり、（ａ）はデータ配線１７０の構造を示す図、（ｂ）は各パッケージ１８０〜１８３の搭載位置を示す図である。図２６に示す例では、１つのメモリチップパッケージに４個のメモリチップがパッケージングされている。また、データ配線１７０を構成する配線部分１７１〜１７６は、図２４に示した配線部分１３１〜１３６と同様である。また、図２６（ｂ）に示すように、パッケージ１８０とパッケージ１８１はモジュール基板１１の表裏に対向配置されており、同様に、パッケージ１８２とパッケージ１８３はモジュール基板１１の表裏に対向配置されている。このように、本発明においては、４個のメモリチップがパッケージングされたメモリチップパッケージを用いても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ メモリモジュール
１１ モジュール基板
１１ａ 一方の主面
１１ｂ 他方の主面
１２ 外部端子
１３ 終端抵抗
２ｉａ〜２ｉｄ レギュラーチップパッケージ
３０ａ〜３０ｄ エラー訂正チップパッケージ
４０ メモリバッファ
５０，６０ データ配線
５１〜５７，６１〜６７ 配線部分
Ａ１ 第１の搭載領域
Ａ２ 第２の搭載領域
Ａ３ 第３の搭載領域
Ａ４ 第４の搭載領域
Ｂ１〜Ｂ３，Ｃ１〜Ｃ３ 分岐点
ＣＢ エラー訂正コード
ＣＳ チップ選択信号
ＤＱ データ信号（ユーザデータ）
ＤＱＳ ストローブ信号
Ｒ０〜Ｒ８ メモリチップ

Claims (9)

1. 第１の方向に配列された複数の外部端子を有するモジュール基板と、
   前記モジュール基板に搭載された複数のメモリチップと、
   前記モジュール基板に搭載され、少なくとも前記複数のメモリチップと前記複数の外部端子との間で送受信されるデータ信号をバッファリングするメモリバッファと、を備え、
   前記複数のメモリチップは、
   前記データ信号に含まれるユーザデータを記憶する少なくとも第１乃至第４のレギュラーチップを含む複数のレギュラーチップと、
   前記ユーザデータの誤り訂正するための前記データ信号に含まれるエラー訂正コードを記憶する第１乃至第４のエラー訂正チップを含む複数のエラー訂正チップと、を有し、
   前記モジュール基板は、前記第１の方向における座標の異なる第１及び第２の搭載領域を有し、
   前記第２の搭載領域は、前記第１の方向とは異なる第２の方向における座標の異なる第３及び第４の搭載領域を有し、
   前記第１及び第２のレギュラーチップは、前記第１の搭載領域において前記モジュール基板の表裏に対向配置されており、
   前記第３及び第４のレギュラーチップは、前記第１の搭載領域において前記モジュール基板の表裏に対向配置されており、
   前記第１及び第２のエラー訂正チップは、前記第３の搭載領域において前記モジュール基板の表裏に対向配置されており、
   前記第３及び第４のエラー訂正チップは、前記第３の搭載領域において前記モジュール基板の表裏に対向配置されており、
   前記第１のエラー訂正チップと前記第３のエラー訂正チップは前記第１の方向に隣接配置されており、
   前記第２のエラー訂正チップと前記第４のエラー訂正チップは前記第１の方向に隣接配置されており、
   前記メモリバッファは、前記第４の搭載領域に配置されている、ことを特徴とするメモリモジュール。
2. 前記第１乃至第４のレギュラーチップは排他的に選択され、前記第１乃至第４のエラー訂正チップは排他的に選択されることを特徴とする請求項１に記載のメモリモジュール。
3. 前記第１のレギュラーチップと前記第１のエラー訂正チップは同時に選択され、前記第２のレギュラーチップと前記第２のエラー訂正チップは同時に選択され、前記第３のレギュラーチップと前記第３のエラー訂正チップは同時に選択され、前記第４のレギュラーチップと前記第４のエラー訂正チップは同時に選択されることを特徴とする請求項２に記載のメモリモジュール。
4. 前記第４の搭載領域における前記メモリバッファの裏面側には、前記レギュラーチップ及び前記エラー訂正チップのいずれも搭載されていないことを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
5. 前記第１のレギュラーチップと前記第３のレギュラーチップは前記第２の方向に隣接配置されており、
   前記第２のレギュラーチップと前記第４のレギュラーチップは前記第２の方向に隣接配置されている、ことを特徴とする請求項１乃至４のいずれか一項に記載のメモリモジュール。
6. 前記メモリバッファと前記第１乃至第４のエラー訂正チップとの間で前記エラー訂正コードを伝送するデータ配線をさらに備え、
   前記データ配線は、
   前記第１乃至第４のエラー訂正チップに対して共通に割り当てられた第１の配線部分と、
   前記第１の配線部分から分岐した第２及び第３の配線部分であって、前記第１及び第２のエラー訂正チップに対して共通に割り当てられた第２の配線部分と、前記第３及び第４のエラー訂正チップに対して共通に割り当てられた第３の配線部分と、
   前記第２の配線部分から分岐した第４及び第５の配線部分であって、前記第１のエラー訂正チップに対して割り当てられた第４の配線部分と、前記第２のエラー訂正チップに対して割り当てられた第５の配線部分と、
   前記第３の配線部分から分岐した第６及び第７の配線部分であって、前記第３のエラー訂正チップに対して割り当てられた第６の配線部分と、前記第４のエラー訂正チップに対して割り当てられた第７の配線部分と、を含み、
   前記第４及び第５の配線部分の分岐点並びに前記第６及び第７の配線部分の分岐点は、いずれも前記モジュール基板に設けられたスルーホール導体に位置することを特徴とする請求項１乃至５のいずれか一項に記載のメモリモジュール。
7. 前記メモリバッファは、
   前記第１乃至第４のレギュラーチップのいずれか一つ及び前記第１乃至第４のエラー訂正チップのいずれか一つに第１の終端制御信号を供給し、
   前記第１乃至第４のレギュラーチップの他のいずれか一つ及び前記第１乃至第４のエラー訂正チップの他のいずれか一つに第２の終端制御信号を供給する、ことを特徴とする請求項１乃至６のいずれか一項に記載のメモリモジュール。
8. 前記複数のレギュラーチップ及び前記複数のエラー訂正チップの平面形状が略正方形であることを特徴とする請求項１乃至７のいずれか一項に記載のメモリモジュール。
9. 前記複数のレギュラーチップ及び前記複数のエラー訂正チップの平面形状が長方形であり、前記第１の方向に隣接するレギュラーチップの向きは９０°異なり、前記第２の方向に隣接するレギュラーチップの向きは９０°異なることを特徴とする請求項１乃至７のいずれか一項に記載のメモリモジュール。

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