CN1692343A - 半导体集成电路器件、数据处理***及存储*** - Google Patents

半导体集成电路器件、数据处理***及存储*** Download PDF

Info

Publication number
CN1692343A
CN1692343A CNA038175819A CN03817581A CN1692343A CN 1692343 A CN1692343 A CN 1692343A CN A038175819 A CNA038175819 A CN A038175819A CN 03817581 A CN03817581 A CN 03817581A CN 1692343 A CN1692343 A CN 1692343A
Authority
CN
China
Prior art keywords
data
signal
input
semiconductor device
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA038175819A
Other languages
English (en)
Inventor
奥田裕一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1692343A publication Critical patent/CN1692343A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

利用使用大量半导体集成电路器件的菊链构造传送将要处理的数据，半导体集成电路器件均具有一个输入端子和一个输出端子，该输入端子用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号，该输出端子用于提供响应于该输入信号在内部电路中形成的或通过该输入端子输入的信号，其中在多个半导体集成电路器件之间，把在前一级中的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子连接在一起。

Description

半导体集成电路器件、数据处理***及存储***
技术领域
本发明涉及一种半导体集成电路器件、数据处理***及存储***，并主要涉及有效用于在微处理器和存储器件之间以一个增加的速度交换数据的技术。
背景技术
在存储控制器和存储器之间的通信***主要使用多条传输线(总线)，并且通常使用共享总线***，该共享总线***通过使用在物理上相同的传输线，使得三个或多个单元能够进行通信。由于多个数据在一个周期(cycle)内通信，所以共享总线的特征在于每单位时间传送和接收大量数据。此外，无论单元的数量如何，可以只使用一条总线，这使得易于改变存储器的数量并易于根据所述***增加(扩展)所述存储器。作为共享总线，可以是示例性的JEDEC标准79、双数据速率(DDR)SDRAM规格(文件1)。
金属氧化物膜半导体晶体管(MOS：金属氧化物半导体)的规模(scaling)有助于显著增加集成电路(IC)、特别是中心处理单元(CPU)的处理能力。然而，近年来，依然存在一个问题，即尽管CPU的处理能力增加，但作为一个整体，计算机***的处理能力并没有提高。原因之一可能是相对于CPU的处理能力，主存储器的速度慢了下来。
特别是，存储控制器和存储器之间的接口使用上述共享总线，随着通信速度增加，该共享总线伴随有数据线之间的定时(timing)偏差(偏移)的问题。此外，在同一线上存在的许多单元伴随有如下问题：各个单元之间的定时差异、依赖于单元数目的传输条件的变化，以及在连接所述单元的位置处的信号反射。因此，在高速存储控制器中的存储器之间的接口中，如果使用所有的存储器插槽(slot)，那么使用昂贵的寄存DIMM(双列直插式存储器模块)来对所连接存储器的数量加以限制就变得必要，由此导致如出现错误这样的问题。
因此，本发明的一个目的是提供一种能够高速传送数据的半导体集成电路器件、数据处理***和存储***。
本发明的另一个目的是提供一种尽管其结构简单但能够高速传送数据的半导体集成电路器件、数据处理***和存储***。
通过本申请的说明书和附图的说明，本发明的上述及其它目的以及本发明的新颖特征将变得显而易见。
发明内容
下面简要介绍在本申请中所描述的本发明的典型例子的概要。
即，一种半导体集成电路器件，具有：
一个输入端子，用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号；以及
一个输出端子，用于提供响应于所述输入信号而在内部电路中形成的或通过所述输入端子输入的信号。
一个数据处理***，通过使用多个半导体集成电路器件来构成，其中，每个半导体集成电路器件都具有一个输入端子和一个输出端子，该输入端子用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号，该输出端子用于提供响应于该输入信号而在内部电路中形成的或通过该输入端子输入的信号，其中在所述多个半导体集成电路器件之间，前一级中的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子级联，包括指令、数据、数据存在的位置或由信号形成电路形成的定时信号中任何一个的输入信号被输入给初始级的半导体集成电路器件的输入端子，并且来自最终级的半导体集成电路器件的输出端子的信号被输入给该信号形成电路。
一个存储***，通过使用多个半导体集成电路器件来构成，其中，每个半导体集成电路器件都具有一个输入端子和一个输出端子，该输入端子用于接收包括命令、数据、地址和定时信号的输入信号，而该输出端子用于提供与通过输入端子输入的输入信号对应的信号，其中在所述多个半导体集成电路器件之间，前一级中的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子级联。
附图说明
图1是示例采用本发明的存储***的一个实施例的框图；
图2是根据本发明按菊链(daisy chain)连接方式连接存储控制器和存储器的方法的示例图；
图3是根据本发明的存储芯片及其信号线的示例图；
图4示例了根据本发明在存储芯片之间传送命令/数据的方法的波形图；
图5示例了根据本发明在存储芯片之间传送命令/数据的另一种方法的波形图；
图6示例了根据本发明的存储芯片的一个实施例的框图；
图7示例了接收在图6的存储芯片中的输入信号的方法的波形图；
图8示例了在图6的存储芯片中的存储体的内部的一个实施例的框图；
图9示例了在图6的存储芯片中读取操作的波形图；
图10示例了在图6的存储芯片中写入操作的波形图；
图11是采用本发明的IC的封装的等效电路图；
图12示例了在图11中的IC的操作的输出波形图；
图13是根据本发明在存储芯片中的码元变换的示例图；
图14是根据本发明的使用菊链存储总线***的计算机主板的一个实施例的框图；
图15示例了根据本发明在菊链存储总线***中的DIMM的一个实施例的平面图；
图16是根据本发明的DIMM插口(socket)的截面图；
图17示例了根据本发明在菊链存储总线***中的DIMM的另一个实施例的平面图；
图18示例了根据本发明在菊链存储总线***中的DIMM的又一个实施例的平面图；
图19示例了根据本发明的菊链存储总线***的另一个实施例的框图；
图20示例了图19中的存储芯片的一个实施例的框图；
图21示例了图19的存储芯片的操作的波形图；
图22示例了根据本发明的菊链存储总线***的又一个实施例的框图；
图23示例了在图22中的存储芯片的一个实施例的框图；
图24示例了根据本发明的菊链存储总线***的又一个实施例的框图；
图25示例了根据本发明的菊链存储总线***的又一个实施例的框图；
图26示例了根据本发明的菊链存储总线***的再一个实施例的框图；和
图27是在得到本发明之前所研究的按共享总线连接方式连接存储控制器和存储器的方法的示例图。
发明详述
现在参考附图更详细地描述本发明。
图1示例了采用本发明的存储***的一个实施例的框图。尽管没有特别的限制，但本实施例用于计算机***中的存储子***。在图1中，参考数字110表示存储控制器，120-0至120-2表示存储模块(DIMM)，130表示存储芯片，140表示DIMM数据ROM，101表示时钟传输线，102表示命令传输线，103表示数据传输线，104表示终端负载，105-0至105-2表示PLL控制信号线，以及参考数字106表示DIMM数据总线。
在图1中，例如时钟传输线101、命令传输线102和数据传输线103的传输线被输入到存储芯片130，并随后从存储芯片130输出。在上述连接中，除时钟传输线101和命令传输线102直接向后把存储控制器110连接到存储芯片130以外，传输线都按一对一的方式连接。因此，在没有引起基于元件数量改变的传输线条件的改变、并阻止传输线中信号反射的情况下，简化了传输线的定时条件。
此时，如果***时钟不是菊链式连接，那么必须在芯片内调整时钟数据之间的定时，或即使在最坏的情况下，也必须使定时标准化，从而能传送数据。在本实施例中，实现包含***时钟的菊链连接，并且所有定时都被定义为两个元件之间的定时。此外，由于与例如常规共享总线连接的双向通讯相比，没有必要改变读取/写入，所以通过仅仅释放定时条件来在一个方向上传送信号。
现在通过将常规共享总线连接与本发明的菊链连接相比较，来说明本发明的特征。图27示例了由本发明人早期研究的按共享总线连接方式连接存储控制器和存储器的方法，以及图2示例了根据本发明按菊链连接方式连接存储控制器和存储器的方法。
在图2和27中，通过使用数据信号线连接四个存储器。在图27和2中，参考数字110-a和110-b表示存储控制器，130-a和130-b表示存储芯片，以及104表示终端负载。参考数字201表示传输线中的寄生电容，202表示数据总线的分支点(节点)，203表示信号在传输线上的反射，204和206表示输出驱动器，以及参考数字205和207表示输入缓冲器。
图27的共享总线连接具有必须驱动增加的负载的问题。在所述共享总线连接中，用于执行双向通讯的存储控制器110-a和存储芯片130-a具有由输出驱动器204和输入缓冲器205构成的三态缓冲器。在图27的例子中，如果用Cp表示寄生电容201，用Cda表示输出驱动器204的电容，用Cia表示输入缓冲器的电容，那么必须由输出驱动器204驱动的总电容负载Ca表达为Ca＝4×Cp+5×Cda+5×Cia。
电容Ca具有非常大的电容量并且需要大电流驱动力。为了增加通信速度，必须减少信号波形的上升时间/下降时间，因此必须有较大的电流驱动力。如果增加电流驱动力，那么必须以一个增加的尺寸形成输出驱动器205，并且值Cda进一步趋于增加。因此，即使试图得到以高速上升/下降的波形，也会依据输出驱动器205的电容量的增加来偏移电流驱动力的增量，并如所计划的那样不缩短上升时间/下降时间。
接着，下面说明信号波形完整性(信号完整性)的问题。在共享总线连接中，在总线上存在多个芯片，并且节点202必须存在于该总线上。通过把存储器直接安装在总线布线上能明显消除节点202。然而，虽然缺少节点，但存储器的本身封装作为节点202使用。因此，可以说共享总线必须包括节点202。
存在的节点202触发信号的反射203。由于受到反射203的影响，信号波形被打乱，并且信号的传输也受到损害。不需指出，反射的影响随通信速度的增加而增加。在具有连接到总线上的预定数目的单元的***中，通过精心设计线路阻抗可以抑制信号的反射。然而，在存储子***中，用户强烈需求增加存储器。因此，必须连接具有其特殊误差(error)的各种单元，而且很难抑制信号的反射。
还可以通过总线的终端负载104和通过芯片的输入/输出端子反射信号。然而，与节点202相比，在芯片的输入/输出端子处能容易地匹配阻抗，并且信号反射的影响相对小。由于这些原因，通过使用共享总线连接来执行高速通信变得很难。
在根据图2所示例的本发明的菊链连接中，如果用Cp表示寄生电容，用Cdb表示输出驱动器206的电容，并且用Cib表示输入缓冲器的电容，那么输出驱动器206必须驱动的总负载电容Cb表达为Cb＝Cp+Cdb+Cib。
在图2的例子中，很明显，Cb的值约为值Ca的四分之一。此外，输出驱动器必须驱动的总负载电容减少，并由此Cdb＜Cda。因此，能进一步减少总负载电容。也就是说，菊链连接容易缩短波形的上升/下降时间。
此外，在菊链连接中，很少产生信号反射的问题。如上所述，在芯片的输出端子处能很容易地匹配阻抗，并且信号很少反射。不用说，即使在芯片的输入端子处也能够匹配阻抗。此外，即使阻抗不匹配，如果在输出端子的一侧上阻抗已经匹配，信号也不会再次反射到输入端子的一侧，并且不会恶化信号完整性。因此，可以说菊链连接具有良好的信号完整性。
如上所述，可以说，与共享总线连接相比，菊链连接是一种适合于高速通信的连接方法。此外，当增加存储器时，在共享总线的情况下，总负载电容随着与共享总线连接的存储器的数量增加也增加。而且，节点数量的增加导致恶化信号完整性的信号反射增加。另一方面，在菊链连接中，尽管存储器数量增加，但信号线的条件不改变，从而容易增加存储器。
通常，***采取一种方法，在该方法中所有其它的芯片共享从一个芯片中提供的时钟信号。在本发明的菊链存储总线***中，使菊链连接有效，直到时钟101。这是为了简化定时条件。也就是说，每个信号必须包含定时偏移，其中必须考虑该定时能使存储子***作为一个整体标准化。
此时，如果在与用于输入命令和数据的***分开的***中输入时钟，那么必须要考虑到时钟、数据和命令之间的定时偏移。有可能在操作期间极大改变定时中的偏移。为了允许定时中的变化，必须把容差给予从其输入到输出的命令和数据的延迟，或必须把加权(weight)***在标头或标尾(header or footer)内或从标头或标尾中将其删除以调整定时。
把容差给予从输入到输出的延迟的方法是有效的。然而，容差延迟依据串联连接的存储芯片130的数量而增大。因此，仍然存在一个问题，即在存储控制器发出读取命令之后接收数据前，延迟时间增加了。此外，为了***/删除加权(weight)，必须预先***能删除的加权，这恶化了总线效率。必须防止从紧随一个其中删除加权的插槽(slot)之后的后续芯片中删除加权，并且芯片构造变得复杂。如上所述，分离地输入时钟含有许多问题，并且不可能实用。因此，本发明利用包含了时钟101的菊链连接。
图3示例了根据本发明的存储芯片130及其信号线。图3用于示例菊链存储总线***的信号的内容(content)。为阐明进入和来自存储芯片130的信号线的输入和输出，例示了输入时钟101-i、输出时钟101-o、输入命令102-i、输出命令102-o、输入数据103-i和输出数据103-o。尽管在本说明书中没有特别的限制，但每个时钟101由1比特组成，每个命令102由8比特组成，而每个数据103由6比特组成。
图4示例了根据本发明的存储芯片130的操作的波形图。在一个时隙(slot)单位内对存储芯片130中的信号分段。时钟101所起的作用是将***时钟输入给每个芯片以及对该时隙分段。对于每个时隙，命令102和数据103包括8个比特，例如C0至C7和D0至D7，并且包括***在它们之前和之后的标头(H)和标尾(F)。
参考图4，输入到存储芯片的时钟101-i、命令102-i和数据103-i具有彼此偏离的输入定时是可能的。在芯片内调整定时并将其输出到外部单元。因此，菊链存储总线***的定时条件限定为两个芯片(输出芯片-输入芯片)之间的那些定时。
图4和图5是用于示意性示例根据本发明在存储芯片之间传送命令/数据的方法的波形图。尽管不必指明，但必须从或向存储芯片130中读取/写入数据。命令传输线102包括读取指令、写入指令以及例如行地址、列地址和存储体标识的内容。命令数据被单方向地从存储控制器110传送到存储芯片130，而存储芯片130仅接收数据。然而，根据一些情形，也可以从存储芯片130中传送数据。
在一个时隙单位内传送和接收数据。当从存储控制器110中发出读取指令时，存储芯片130用图5中501指示的读取数据取代该时隙中的数据单元。也就是，在该时隙中的输入数据103-i是由DAT1表示的数据组时，以从存储器103中读取的数据R0表示的数据组取代该时隙中的输出数据103-o。在写入操作期间，根据由写入指令(参看图5中的502)指示的时隙写入数据。这能够使从或向存储芯片130中读取/写入数据。
将输入命令102-I不作改变地作为输出命令102-o输出。同样，将没有用读取数据取代的输入数据103-i作为输出数据103-o输出。
下文详细介绍指令***。
图6是根据本发明的存储芯片的一个实施例的框图。在图6中，参考数字601表示含有存储器的PLL电路，602表示命令采样电路，603表示命令定时检测电路，604表示命令锁存器，605表示数据采样电路，606表示数据定时检测电路，607表示数据锁存器，608表示数据解码器，609表示数据编码器，610表示命令解码器，611表示复用器，612表示时钟形成电路，613表示命令并-串变换电路，614表示数据并-串变换电路，615(615-0至615-7)表示存储体(bank)FIFO，616(616-0至616-7)表示存储器阵列，617(617-0至617-7)表示存储体，618表示模式寄存器，以及620表示时钟选择电路。
输入时钟101-i输入到PLL电路601以形成30-相位(30-phase)时钟651(651-[0]至651[29])，如图7A所示。由于已形成的30-相位时钟651，通过命令采样电路602采样输入命令102-i。此时，输入命令102-i和时钟的相位建立关系，如图7B所示。在图7B中，数字0至29与时钟651[0]至651[29]的相位对应。
也就是，通过具有彼此偏移的相位的三个时钟采样每个命令，以获得总共240个命令样品651(651[29:0][7:0])。其中，[29:0]代表采样时钟，[7:0]代表比特102-i的选择。命令样品被分成三组651[3n][7:0]、651[3n+1][7:0]和651[3n+2][7:0]。
然后，每个样品包括前半部样品、中间样品和后半部样品。在图7B的例子中，651[3n][7:0]是前半部样品，651[3n+1][7:0]是中间样品以及651[3n+2][7:0]是后半部样品。然而，其中，由于受时钟101和命令102的抖动影响，前半部样品和后半部样品不能够提供稳定采样结果，因此，希望选择使用中间样品。
因此，命令定时检测电路603判断三组中的哪一个为中间样品。此外，命令寄存器604判断标头和标尾，并锁存标头和标尾以外的已编码命令653(653[7:0][7:0])。在653[7:0][7:0]中，前面的[7:0]表示图4中的C0至C7，后面的[7:0]表示102-i的一个比特的选择。也就是，C0＝653[0][7:0]。
利用几乎相同的方法输入数据。通过30-相位时钟651经由数据采样电路605采样输入数据103-i以获得180个数据样品654(654[29:0][5:0])。数据定时检测电路606判断中间样品。然后，数据锁存器607判断标头和标尾，以锁存已编码数据656(656[7:0][5:0])。在656[7:0][5:0]中，[7:0]表示图4中的D0至D7，以及[5:0]表示输入数据103-i的一个比特的选择。也就是，D0＝656[0][5:0]。下文将介绍判断中间样品、标头和标尾的方法。
尽管没有特别的限制，但本发明的菊链存储总线***以高速执行数据通信。因此，命令传输线102和数据传输线103上的命令/数据被编码成以便促进通信。即，它们为图6中的已编码命令653和已编码数据656。因此，在把输入数据写入存储器阵列616之前，必须解码已编码命令和已编码数据。
通过命令解码器610解码已编码命令653，并通过数据解码器608解码已编码数据656。通过数据编码器609编码从存储器阵列616中读取的数据。根据所输入的命令把数据写入存储体617或从其中读取。命令还包括一个用于规定存储芯片130的内部操作的模式寄存器设置，并且重写模式寄存器618的内容。
时钟选择电路620从30-相位时钟651中选择10-相位时钟662用于产生时钟/命令/数据。通过使用10-相位时钟662经由命令并-串变换电路613来调整用于其定时的已编码命令653，并作为输出命令102-o输出。通过复用器611选择已编码数据656或已编码读取数据660，通过使用10-相位时钟662经由数据并联转换电路61来调整用于其定时的已编码数据656或已编码读取数据660，并作为输出数据103-o输出。
在读取操作期间从存储芯片130中提供数据时，复用器611选择取代已编码数据656的已编码读取数据660。通过使用10-相位时钟662经由时钟生成器612形成输出时钟101-o。其中，如果时钟生成器612、命令并-串变换电路613和数据并-串变换电路614被设计成具有相同的延迟时间，那么输出时钟101-o、输出命令102-o和输出数据103-o具有一致的相位。
接着，下面介绍在存储芯片130中的实际读取/写入操作。图8是图6的存储体617的内部的框图。存储体617可以被大略地划分成FIFO(先入先出存储器)615和存储器阵列616。在它们之间，存储器阵列616具有与基本DRAM相同的构造。在图8中，参考数字901表示列地址FIFO，902表示写入标记FIFO，903表示写入数据FIFO，904表示读取数据FIFO，905表示行地址解码器，906表示列地址解码器，907表示存储单元，908表示读出放大器，909表示主放大器，以及910表示写入缓冲器。
下面介绍存储芯片130的读取操作。图9是在读取操作时信号的波形图。其中，将读取指令发给存储芯片130的存储体617-4。在图9的时隙0处的命令COM0指明存储体617-4的行地址(ROW0)、存储体617-4的列地址(COL0)和读指令R(WF0＝0)。接着，在图9的时隙1处的命令COM1指明存储体617-4的列地址(COL1)和读取指令R(WF1＝0)。
通过命令解码器610来解码输入命令102-i，并将其作为命令659输入到存储体617-4。在存储体617-4中，命令659被分成行地址920(ROW0)、列地址(COL0)和写入标记(WF0)。在图9的命令COM0中，行地址指定存储体617-4。因此，行地址解码器905容易地操作来建立(raise)所选择的字线923。
所述列地址指定存储体617-4并被存储在列地址FIFO 901中，以及写入标记WF0被存储在写入标记FIFO 902中。在该级内，列地址COL0仅存储在列地址FIFO 901中，并且列地址解码器906解码列地址COL0。然后，由下一指令COM1指定的列地址COL1被输入到列地址FIFO 901，并且写入标记WF1被输入到写入标记FIFO 902。
连接到所选择的字线923的存储单元907产生与数据线924共用的电压，并且通过读出放大器908放大出现在数据线924中的电平中的非常小的变化，并且读出存储单元中的内容。根据列地址COL0的解码结果，将存储单元907的内容输入到主I/O线925。
此时，从写入标记FIFO 902中输出的标记指定一个读取。因此，主放大器909放大主I/O线925的内容并将其存储在读取数据FIFO904中。在该步骤中，列地址FIFO 901删去列地址COL0的内容，并将下一列地址COL1输出到列地址解码器906。同样，写入标记FIFO 902删去WF0并输出下一WF1。在解码列地址COL1并把数据输出到主I/O线后，WF1再次指定读取。因此，主放大器909放大主I/O线925的内容并将其存储在读取数据FIFO 904中。
在图9中，由指定行地址之后的tRAC和指定列地址之后的tRAC的规格来确定从指定命令COM0直到把数据存储在读取数据FIFO904中的时间。在图9的例子中，同时指定行地址和列地址。因此，在已指定列地址后的tRAC之后，把数据存储在读取数据FIFO中。
然后，利用图9的时隙2中的命令COM2来实现用于存储体617-4的FIFO输出指令(DOUT)。然后，在图9的发出FIFO输出指令之后的时隙3上，存储芯片130输出存储体617-4的读取数据FIFO 904的内容。如从图9中所应理解的，当提供时隙3时，数据R0出现在读取数据FIFO 904的输出上。因此，图9中的时隙3内的输出数据103-o的内容变为R0。
此外，在图9中的时隙3的命令COM3中，发出FIFO输出指令(DOUT)给存储体617-4。当提供图9中的时隙3时，存储体617-4的读取数据FIFO 904提供R0，而当提供图9中的时隙4时，提供R1。因此，用R1来取代图9中的下一个时隙4的输出数据103-o的内容。
接着，下面介绍写入操作。图10是在写入操作期间信号的波形图。其中假设按与读取操作相同的方式对存储体617-4实现写入操作。首先，在图10的时隙0的命令COM0指定存储体617-4的行地址(ROW0)和存储体617-4的列地址(COL0)，并发出写入指令(WF0＝1)。
将与命令COM0的写入指令对应的数据作为图10中的时隙1的数据DAT1输入。图10中的时隙1的命令COM1指定存储体617-4的列地址(COL1)，并发出写入指令(WF1＝1)。同样，将与图10中的命令COM1的写入指令对应的数据作为图10中的时隙2的数据DAT2输入。
与读取操作中相同，通过命令解码器610解码输入命令102-i，并将其作为命令659输入到存储体617-4。在存储体617-4中，命令659被分成行地址920(ROW0)、列地址(COL0)和写入标记(WF0)。
在图10中的命令COM0中，行地址指定存储体617-4。因此，行地址解码器905容易地操作并建立所选择的字线923。列地址也指定存储体617-4，并因此将其存储在列地址标记FIFO 901中，以及将写入标记WF0存储在写入标记FIFO 902中。
在该步骤中，列地址FIFO901仅存储列地址COL0。因此，列地址解码器906解码COL0。将由下一命令COM1指定的行地址COL1输入到列地址FIFO 901，且将写入标记WF1输入到写入标记FIFO902。将延迟输入的图10中的DAT1存储在存储体617-4中的写入数据FIFO 903内，以及将下一DAT2也存储在存储体617-4中的写入数据FIFO 903内。
在存储体617-4中，行地址ROW0和列地址COL0的解码结束。此时，写入FIFO 902的输出用于指定写入。因此，写入缓冲器910工作，并且将从写入数据FIFO 903中输出的DAT1写入存储单元907。紧接写入存储单元907之后，写入数据FIFO 903就删去DAT1，写入标记FIFO 902删去WF0，以及列地址FIFO 901删去COL0。
接着，利用列地址解码器906解码从列地址FIFO 901输出的列地址COL1。然后，为了指定写入(WF1＝1)，在其已准备好把数据写入存储单元907时，从写入标记FIFO中输出的WF1把数据DAT2从写入数据FIFO 903中写入存储单元907。为便于说明，图10示出了在相同存储单元907上的写入。不用说，当列地址COL0和COL1指定其它地址时，将数据写入其它存储单元。
根据上述方法进行从和到存储芯片130的读取/写入操作。其中，仅指定行地址一次。当要指定另一行地址时，向存储体发出预充电指令，并随后指定地址。还允许在没有发出预充电指令的情况下指定行地址。然而，在这种情况下，需要额外周期时间，直到通过在存储芯片130中施加自动预充电的总量把数据输出并写入读取数据FIFO904。
在上文中介绍了用于访问信号存储体的方法。在本实施例中，存储芯片130具有8个存储体结构，每个存储体独立地操作。因此，即使给定的存储体有效，如果预先充电其它存储体，那么也能指定行地址(存储体隔行扫描是可能的)。
由于访问DRAM很慢，所以FIFO用于指定列地址并且用于输入和输出数据。通常，在已指定行地址给DRAM之后通过指定列地址输出数据之前，几十纳秒的时间是必要的。伴随半导体工艺规则的进步，该值得到提高。然而，已知的是，与逻辑元件的工作速度提高相比，该提高的速度很慢。因此，如果DRAM和例如微处理器的逻辑元件的组合的***在半导体工艺规则进步的同时取得进展，那么DRAM的进展不能跟上微处理器的进展，并且DRAM给作为一个整体的***的性能加以限制。
因此，SDRAM(同步DRAM)通过在存储体隔行扫描以外指定CAS等待时间CL来使用总线控制。即，采用一种方法，其中在已指定与时钟信号同步的列地址之后，在由CL值指定的周期之后输出数据。也就是，在用于只改变列地址而不改变行地址的页面方式访问期间，在前一列地址数据输出结束之前，可以指定下一列地址以提高总线利用效率。
然而，根据本***，除非在所有的存储元件中CL值相同，否则总线就易于冲突。因此，通常在所有存储元件中使CL值匹配。这意味着，当安装具有不同性能的多个存储器时，具有最差性能的存储元件阻碍了整体性能。此外，SDRAM通常使用大约66至大约133MHz的时钟频率。因此，CL值相对小到2至3。然而，随着将来数据速率增加，CL值也将增长。随着CL值增加，在存储控制器侧的控制变得复杂。
在使用本发明的FIFO的方法中，另一方面，其特征在于可以很自由地指定列地址。将列地址存储在列地址FIFO 901中，直到行地址处理结束。因此，在存储控制器110的一侧，不必考虑行地址处理。此外，FIFO使得可以自由地***(throw in)下一列地址。
而且，由于FIFO用于输出数据，所以不必实现CL控制，而仅仅需要考虑持续到将数据存储在FIFO内为止的时间。此外，即使在安装具有不同性能的存储器时，由于没有实现CL控制，也能以高速读出高速存储器。可能以相同定时将数据存储在FIFO内。然而，存在只有一个用于每个命令的数据输出指令，并且存储控制器110不必考虑冲突的可能性。
此外，在读取操作中，在OUT指令之后的一个时隙及在写入操作中输出数据，并且在写入指令之后的一个时隙输入数据。通过这样，存储控制器110很容易地避免读取和写入之间的冲突。即，除非同时发出写入指令和OUT指令之外，读取/写入数据不会产生冲突。
但是，在图1中，即使将写入指令发给在从数据流通的方向所观察到的上游侧上的存储芯片130，以及将OUT指令发给在下游侧上的存储芯片130，数据也不冲突。相反，如果将OUT指令发给在上游侧上的存储芯片130，而将写入指令发给下游侧上的存储芯片130，那么，将从上游侧上的存储芯片130输出的数据传送给在下游侧上的存储芯片130，而不需要穿过存储控制器110。通过适当地利用这些特征，可以进一步提高总线效率。
因而，通过使用用于指定列地址和用于输入及输出数据的FIFO，在有必要读取数据的那一刻，存储器控制器110可自由地***列地址，并且随着在FIFO中已准备数据，可以发出FIFO输出指令。即，读取变为分级的，其中读取指令指定从存储单元直到FIFO的数据的读取，并且FIFO输出指令指定数据输出指令。也就是说，第一读取操作是从存储单元直到FIFO，而第二读取操作是从FIFO到在输出端子获取输出为止。在其有必要写入数据的那一刻，可以自由***列地址并且可以在紧接此后立即输出数据。如上所述，本发明的菊链存储总线***使得能够构成容易控制并其特征表现为高总线效率的***。
接着，下面介绍命令***。尽管没有特别限制，如从图3中将是显而易见的，命令传输通路102具有8比特的总线宽度。然而，命令已经被编码来便于传输。因此，在实际中，允许传送6比特数据。此外，如从图4中所理解的，每个时隙传送八个字。因此，每时隙的命令的数据总量为6×8＝48比特。尽管没有特别的限制，但48比特如下：
行地址片选(CSR)                  ：3比特
列地址片选(CSC)                  ：3比特
输出指令片选(CSO)                ：3比特
行地址存储体选择(BSR)            ：3比特
列地址存储体选择(BSC)            ：3比特
输出指令存储体选择(BSO)          ：3比特
指令(RAS，CAS，OUT，WRI，PRE)    ：5比特
行地址(ROW)                      ：12比特
列地址(COL)                      ：12比特
保留字                           ：1比特
总计                             ：48比特
行地址ROW、列地址COL和输出指令OUT能够彼此相当独立地发出指令。因此，片选和存储体选择具有它们的专用比特。指令为行地址指定(RAS)、列地址指定(CAS)、输出指令(OUT)、写入指定(WRI)和预充电(PRE)中的每一个分配一个比特。
当RAS＝1时，通过存储芯片130中的行地址存储单元选择BSR来指定存储体的行地址(ROW)，其中通过行地址芯片选择CSR来选择该存储芯片130。对于列地址(COL)，这同样有效。当OUT＝1时，从由存储芯片130中的输出指令存储体选择BSO指定的存储体的读取数据FIFO 904中输出数据，其中通过输出指令片选CSO来选择该存储芯片130。
写入指定(WRI)与列地址指定(CAS)结合一起代表写入操作。预充电具有两种指令，即，指定的存储体预充电和全部存储体预充电。此外，通过结合RAS和BSR，可以指定自动刷新、自刷新和模式寄存器设置。
RAS＝1，PRE＝1，BSR＝任意值：指定的存储体预充电
RAS＝0，PRE＝1，BSR＝3′b000：全部存储体预充电
RAS＝0，PRE＝1，BSR＝3′b001：自动刷新
RAS＝0，PRE＝1，BSR＝3′b010：自刷新
RAS＝0，PRE＝1，BSR＝3′b100：模式寄存器设置
在上述任一情况下，由CSR指定片选。在指定的存储体预充电的情况下，预充电由BSR指定的存储体。读取数据FIFO 904的内容不被特别操作。当没有完成读取/写入指令的处理时，读取/写入处理优先。因此，在预充电时，列地址FIFO 901、写入标记FIFO 902和写入数据FIFO 903的内容不存在。
在全部存储体预充电的情况下，预充电由CSR指定的存储芯片130中的全部存储体。此刻，同时清除读取数据FIFO 904的内容。当没有完成读取/写入指令的处理时，读取/写入处理优先。然而，在发出全部存储体预充电时的那一刻，删除读取数据FIFO 904的内容。因此，即使忽略了读取处理也没有问题。全部存储体预充电指令主要用于在启动时初始化存储芯片130的操作。
自动刷新是一个用于刷新由存储芯片130中的刷新计数器(未示出)自动形成的列地址的指令。在这种情况下，同步刷新所有的存储体。当没有完成读取/写入指令的处理时，读取/写入处理优先。保持读取数据FIFO 904的内容。
自刷新是一个用于利用存储芯片130中的刷新计时器和刷新计数器来自动保持存储器的内容的指令，而同时停止PLL电路601、输入/输出电路和解码器/编码器。由于菊链连接，除非主要从菊链连接的下游侧给出自刷新指令，否则总线操作失去稳定性。从自刷新的返回与启动程序的返回相同。
模式寄存器设置用于重写模式寄存器618的内容，该模式寄存器618用于将片选数目分配给存储芯片130并且用于在启动的时候主要指定驱动电路的电流驱动力。寄存器的内容由行地址ROW指定。
尽管没有具体限制，但可以如下描述用于启动本实施例的菊链存储总线***的程序(启动)。现在参考图1说明启动。在菊链存储总线***中，每个存储器包括PLL电路601，而因此启动程序比一般的SDRAM的启动程序变得更加复杂。
(1)驱动存储控制器110，并且使从存储控制器110输出的时钟信号101稳定。此刻，PLL控制信号105-0至105-2提供1。从DIMM数据ROM中经由DIMM数据总线106获取DIMM的数据。
(2)PLL控制信号105-0下降为1→0。然后，使DIMM 120-0中的存储芯片130的模式寄存器618复位，PLL电路601开始锁存。紧接复位之后，模式寄存器618的内容为芯片数字＝3′b111(最下游)，地址输出缓冲器电流驱动力＝最大值，数据输出缓冲电流驱动力＝最大值。
(3)在已等待直到DIMM 120-0的存储芯片130中的PLL电路601被锁存之后，PLL控制信号105-0返回到1。然后，执行全部存储体刷新指令(CSR＝3′b111)，并随后设置模式寄存器618。模式寄存器618的内容为芯片数字＝3′b000(最上游)，地址输出缓冲器电流驱动力＝适当值，数据输出缓冲电流驱动力＝适当值。由于输出缓冲器的电流驱动力依据主板的设计而变化，所以其变得适合。
(4)PLL控制信号105-1下降为1→0。然后，使DIMM 120-1中的存储芯片130的模式寄存器618复位，PLL电路601开始锁存。DIMM 120-1的存储芯片130的操作与上述相同。
(5)在已等待直到DIMM 120-0的存储芯片130中的PLL电路601被锁存之后，PLL控制信号105-1返回到1。此后，执行全部存储体刷新指令(CSR＝3′b111)，并随后设置模式寄存器。模式寄存器618的内容为芯片数字＝3′b001，地址输出缓冲器电流驱动力＝适当值，数据输出缓冲电流驱动力＝适当值。
(6)PLL控制信号105-2下降为1→0。然后，使DIMM 120-1中的存储芯片130的模式寄存器618复位，PLL电路601开始锁存。DIMM 120-2的存储芯片130的操作与上述相同。
(7)在已等待直到DIMM 120-2的存储芯片130中的PLL电路601被锁存之后，PLL控制信号105-2返回到1。然后，执行全部存储体刷新指令(CSR＝3′b111)，并随后设置模式寄存器。模式寄存器618的内容为芯片数字＝3′b010，地址输出缓冲器电流驱动力＝零(暂停的)，数据输出缓冲电流驱动力＝适当值。由终端负载104终止最下游地址输出，不必操作输出缓冲器。
(8)在如上所述驱动全部存储芯片130之后，测量全部存储总线的等待时间，从而可以由存储控制器110正确接收读取数据。本发明的菊链存储总线***允许存储芯片130中的等待时间分散。因此，在发出OUT指令后必须测量等待时间，直到由存储控制器110实际接收到数据。这可以通过使用简单的测试图案来进行。在图1的例子中，提供有四条数据传输线103。因此，分别控制四个***一个它们的等待时间。
在下游DIMM 120上的存储芯片130的输入时钟101-i是从上游DIMM 120上的存储芯片130输出的输出时钟101-0。因此，在使安装在上游存储芯片130上的PLL电路601稳定之后，驱动安装在下游存储芯片130上的PLL电路601。
紧接在模式寄存器复位之后，把所有存储芯片130设置为芯片数字＝3′b111。因此，在下游DIMM 120上的存储芯片将不会从复位状态解除，直到在上游DIMM 120上的存储芯片130中设置模式寄存器。如果从复位状态解除，上游存储器和下游存储器具有触发片选冲突的相同芯片数字(＝3′b111)。
上述例子处理用于相继从上游设置片选的***。然而，为避免片选冲突，可以发明出一种减少输出到存储芯片130的下游的片选信号的内容的方法。也就是，当所有片选信号都为3′b000时，存储芯片130在不依赖模式选择信号的情况下判断出它们被选择。
例如，假设存储控制器110提供CSR＝3′b001。最上游存储芯片130判断CSR＝3′b001并且确定它不是指令。然后，在将输出提供给下游存储芯片之前，最上游存储芯片130计算CSR＝CSR-1，并且将CSR＝3′b000提供给下游存储芯片。
第二存储芯片130判断CSR＝3′b000，确定出它是指令并执行处理。然后，在将输出提供给下游存储芯片之前，其计算CSR＝CSR-1，并将CSR＝3′b111提供给下游存储芯片。通过这样做，即使在没有将片选信号设置给模式寄存器的情况下，也不会出现冲突。
由此，通过相继从上游对DIMM 120实现PLL锁存和模式寄存器设置，可以合适地设置所有的存储芯片130。DIMM 120可以分组为单侧DIMM和双侧DIMM，在单侧DIMM中存储芯片130仅存在于正面上，而在双侧DIMM中存储芯片存在于两个表面上。为易于说明，参考单侧DIMM介绍图1的实施例。可是，即使在双侧DIMM的情况下，也从上游进行设置。片选信号(CSR、CSC、CSO)和芯片数字都由3比特构成，因而，单侧DIMM能够处理可多达8片，双侧DIMM能够处理可多达4片。
在图1中，把以下此种数据写入DIMM数据ROM140内作为DIMM的内容，即单/双侧DIMM的区别、推荐的电流驱动电源设置、tRAC、tCAC等。
接着，下面介绍根据本发明在菊链存储总线***中命令/数据的编码。本发明不特别局限于上述编码***，而是将上述编码***作为一个例子处理。在不使用共享总线的情况下，菊链存储总线***实现了高速通信，并根据命令/数据编码实现一个进一步增长的速度。
由于不受共享总线限制，与仅使用一条传输线的串行传输相比，据说使用许多比特的传输线的并行传输***不能够增加信号传输的频率。最大的原因是传输线的信号传输定时中的偏差(偏移)。偏移可以由几种原因产生。在这些原因中，最大的原因是同步切换噪声的影响。
在并行传输***中，通常，在其数目与比特的数目相等的传输线上传送多比特数据，同时传送用于接收数据的时钟信号(或选通信号)，以传送并接收与时钟信号同步的数据。因此，当数据中没有发生变化时，仅转变(transit)时钟信号。相反，当使所有的数据反相时，转变包含时钟信号在内的所有信号。因此，在16比特并行传输中，可能出现从仅有时钟信号的1比特转变直到同时转变17比特的所有情形。
在图11中所示的IC封装中，每个管脚必须包括电感元件1201。当发生信号转变并且电流流入输出驱动器1202时，由于受到电感元件的影响，施加给IC体的电源电压降低。由于电源电压的降低，所以降低了输出驱动器1202的电流驱动力。在图12中所示例的这种情况下，当仅有1比特的转变与例如17比特的转变相比较时，17比特的同时转变导致电流驱动力大大降低。因此，当1比特的转变与17比特的转变相比较时，在17比特转变情况下，信号传输中的延迟时间大。这使传送出现歪斜失真。
在本发明的菊链存储总线***中，在8比特地址传输线102和6比特数据传输线103中，对于每个必需的数据，每4比特转变地址传输线102，以及每3比特转变数据传输线103。与前一个电平相比，不对传输线的电平，而对传输线是否转变来编码数据。当如上所述执行编码时，在同一时间可以传送的命令和数据的数目可以表达为8C4＝70和6C3＝20。
在6比特时数目为64，而在4比特时数目为16，其能够传送命令6比特/字和地址4比特/字。
图13示例了实际数据和传输线103的转变之间的对应关系。为数据的列中所示的实际数据分给传输代码。当传输代码为1时，转变传输线103的电平。当传输代码为0时，传输线103的电平保持为前一个值。即使在地址传输线102的情况下，除数据部分从4比特扩展到8比特、传输代码部分从6比特扩展到8比特之外，这基本保持正确。
在图13中，传输代码被分配给非数据的地方。例如当菊链存储总线***应用于图形存储器时，这是有效的。在图形存储器的情况下，会出现一个例子，其中希望在给定的点上描绘图象。可是，在高速DRAM中，为了实现用于实现高速数据传送的突发传送，重写除在其处希望描绘图像的点上的存储器之外的存储器就变得必须。
迄今为止，通过读取-修改-写入或通过数据掩码(data masking)功能实现高速数据传送。然而，由于前者对于一次的操作需要两次存储器访问，所以前者具有差的总线效率。后者具有复杂的存储器控制操作的问题。在图13中所示例的本发明的菊链存储总线***中，非数据(No Data)被直接传送，使得能够容易地实现数据掩码。
根据该编码***，如果编码/解码一旦失败，那么就不能恢复传输线电平中的误码，并且不能根据该编码***经常传送命令和数据。因此，在本实施例的菊链存储总线***中，数据被划分成图4中所示的时隙单元，以将它们作为用于返回数据传输的点使用。
如上所述，时隙的开始为H(标头)。标头H使得传输线的电平都为电平Lo。应注意，与命令和数据的内容不同，根据电平而不是根据传输线的转变来定义标头H。时隙的标头H具有都为电平Lo的比特。因此，在C0中，8比特中的4比特具有电平Hi，而在D0中，6比特中的3比特具有电平Hi。通过利用这种关系，能很容易地检测H的位置。
标头H后紧跟有8个字的命令和数据体(C0至C7，D0至D7)。此时，利用已传送的命令和数据的内容来确定C7和D7中的传输线的电平，并可能所有的比特都是高电平。因此，如果将C7和D7直接转变到H(所有比特＝低电平)，可能出现大的同步切换噪声。这样就消除了编码的意义。
因此，如图4中所示，在标头H和C7、D7之间定义标尾F。其中，标尾F导致命令传输线102的前4比特(102[7:4])和数据传输线103的前3比特(103[5:3])被无条件地假定为低电平，而使命令传输线102的后4比特(102[3:0])和数据传输线103的后3比特(103[2:0])保持为C7和D7的电平。
然后，从C7至F的转变包括0至4比特，从D7至F的转变包括0至3比特。不考虑数据图案，编码稍微偏移将传输线的转变的数目设定为常数的目标。然而，当转变的数目是小而不是大时，由于改善了对同步切换噪声的抵抗力，所以这不会引起任何问题。
然而，如果还存在问题，那么不是利用上述简单的方法来形成标尾F，而是根据C7和D7的电平来形成标尾F来处理该问题。H的电平全部是低电平。那么，在命令传输线的情况下，在4比特传输中转变电平，而在数据传输线的情况下，在3比特传输转变电平。从上述来看，在传送偶数次数据之后，偶数比特的传输线假定在命令传输线和数据传输线中都为高电平。
从该事实来看，在转变C7→F→H中，可以计算F的值，使得必须对每4比特转变传输线。同样，在转变D7→F→H中，可以计算F的值，使得必须对每3比特转变传输线。通过根据C7和D7中的传输线的电平适当地计算F的值，允许在用于包含F和H在内的每个字的传输线电平的多个转变的所有时刻上保持为常数，同时进一步提高对同步切换噪声的抵抗力。
图14是根据本发明使用菊链存储总线***的计算机主板1501的框图。在主板1501上，安置有微处理器(插口)1502、存储控制器110、***设备控制器1503、I/O控制器1504、***设备子板(插槽)1505、外部扩展端口1506、存储器子***1507和图形子***(插槽)1508。
通过微处理器总线1511使主板1501从微处理器1502连接到存储控制器110。存储控制器110用于控制存储子***，并且通过***设备控制器连接端口1512连接到***设备控制器1503，以及除连接到存储子***1507以外，还通过图形端口1515连接到图形子***1508。
***设备控制器1503控制用于连接各种***设备的***设备总线1513。***设备总线1513连接用于控制例如计算机的各种I/O设备的I/O控制器1504以及各种***设备子板1505。尽管图14中没有示例，但外部设备连接外部扩展连接器1506，并且通过外部设备端口1514将信号连接到I/O控制器1504。
图1的菊链存储总线***最适合于存储子***。在图14中，其已经应用于存储子***1507。然而，其可以进一步应用于用于双向连接的总线/端口，例如微处理器总线1511、***设备控制器连接端口1512、***设备总线1513、或外部设备端口1514、图形端口1515，如图14中所示。此外，通常在图形子***1508上安装一个存储器，并且甚至也可以将菊链存储总线***应用于图形子***1508的存储总线。
在本发明中，通过使用DIMM增加了存储器。可是，尽管不需要指出，但在不使用DIMM的情况下，可以在板上直接安装存储器。本发明还可以进一步应用于芯片中的传输线。
图14示例了作为计算机主板的一个例子。当作为存储器子***使用时，DIMM和DIMM插口必须用于将存储芯片130连接到存储子***。在共享总线的情况下，通过节点连接存储器。因此，相对简单地构造DIMM和DIMM插口。
然而，由于菊链存储总线***具有使信号穿过存储芯片130内部的结构，所以按DIMM插口→DIMM 120→DIMM插口的方式流通信号。其中，在没有***DIMM 120的情况下，中断了信号并且菊链存储总线***不工作。通常，通过***虚拟DIMM在不安装存储芯片130来维持信号的连接。然而，从使用的观点来看，这种***价格昂贵并且含有问题，例如用户必须保存虚拟DIMM。
图15示意地示例了在菊链存储总线***中的DIMM 120的视图。图16是示意图并且没有示例信号线、电源、DIMM数据ROM 140和存储芯片130的数字。所有存储芯片130具有相同的结构。
在图15的例子中，信号线的输入端子101-i、102-i、103-i被安置在存储芯片130的右侧，而信号线的输出端子101-o、102-o、103-o被安置在左侧。此外，相同高度的右和左管脚保持与相同信号的输入和输出对应。如上所述，通过在存储芯片130上排列管脚，可以简化DIMM 120上的布线。
也就是，在正面侧上的存储芯片130的输出端子位于靠近在背面侧上的存储器的输出端子。因此，通过简单利用形成在板中的通孔1602，能以最短的距离连接这两个端子。尽管不需要指出，但输入管脚和输出管脚位于在相反侧上的芯片的位置处的这种位置关系是重要的。在这种关系中，即使管脚的排列不是完全右-左对称(上-下对称)，也不存在是否将右-和-左关系转换成左-和-右关系、上-和-下关系或下-和-上关系的问题。
在形成用于保持在其正面和背面上右-左对称的DIMM 120的信号布线图案1601之后，保持一个关系，即在其正面和背面上，DIMM120的输入端子1603的信号线101-i、102-i、103-i与输出端子1604的信号线101-o、102-o、103-o处于相同的位置。其中，重要的是，同一信号在DIMM的端子1603和1604处于前-和-后关系，并且没有在制造布线图案上加以限制。前-和-后关系应用于信号线101、102、103，而不应用于其它信号线或应用于电源端子。
图16示例了基于DIMM 120的上述结构的DIMM插口的结构。
图16是DIMM插口的截面图并且示例了两种情形，即***DIMM 120的情形和没有***DIMM 120的情形。首先，在***DIMM 120的情形中，如同普通DIMM一样，插口端子连接DIMM 120的端子。在没有***DIMM 120的情形中，右和左端子短路。
其中，根据DIMM 120的上述结构，在DIMM 120的正面和背面上的端子用于输入和输出相同的信号。因此，在短路之后，即使在没有***DIMM 120的情况下也不中断信号的连接，并且可以操作菊链存储总线***。尽管图16的例子简单使用DIMM插口的端子的弹力，但是通过利用用于固定DIMM 120的控制杆或利用在***DIMM120时的力也能够使端子机械短路，以实现可靠的操作。这些结构使得构成一个存储***称为可能，其中，该存储***在DIMM 120的使用和成本方面与常规SDRAM差别很小。
基于能够基本扩展到下一级的前提条件来介绍DIMM 120。然而，DIMM 120不一定必须要扩展到下一级。例如，在便携式计算机的情况下，仅安装了一个DIMM槽，在许多情形中，没有扩展存储器而采用取代DIMM的形式。在图17中所示例的这种情形中，终端负载安装在DIMM 120上，以从DIMM中去掉与时钟信号输出101-o和命令信号输出102-o对应的端子。这使得能够减少DIMM插口的面积。在便携式计算机中，迫切需要减少各部分的安装面积，并且存在一种使用不能被扩展的DIMM 120的选择。
如果考虑到存储芯片130的结构，通过使用既不提供时钟信号101-o也不提供命令信号102-o的存储芯片130-1，可以构造等效于图17中的DIMM 120的DIMM 120，如图18中所示。在这种情况下，在制造存储芯片130的步骤中，输出端子可以变成不工作。或者，通过模式寄存器618或通过设置外部管脚可以作出片上终止或可以中止输出缓冲器，尽管不需要指出，在可以扩展的菊链存储总线***中，图17和图18中所示例的DIMM 120的结构也能够用于最下游DIMM120。
图19示例了根据本发明的菊链存储总线***的另一个实施例的框图。在图19中，基本构造与图1的实施例的基本构造没有很大差异。然而，提供不与存储芯片150中的PLL电路合并的外部PLL芯片160。这使得能够减少存储芯片150的芯片面积或降低电源消耗。
从DIMM 120或在菊链的前级中的存储控制器110输出的时钟信号101一旦输入到PLL芯片160，那么将其作为DIMM时钟101-1分配给DIMM 120上的存储芯片150。此外，将时钟101输出到下一级的DIMM 120。
在该***中，延迟量被设计成使得PLL芯片160的两个时钟输出101-1和101之间的相位差变成与存储芯片150中的输入时钟101-1和输出命令102或数据103之间的相位差相同，以降低在时钟传输线101和命令传输线102或数据传输线103之间的相位差。当然，可允许用任何其他方式吸收相位差，或者尤其允许在不必吸收相位差时，延迟量可以不实现一致。或者即使时钟101和DIMM时钟101-1处于相同的信号线上，也不存在问题。
图20示例了图19中的存储芯片150的一个实施例的框图。图21示例了存储芯片150的操作的波形图。在图20中，参考数字2101表示命令输入转变检测器、2102表示命令锁存器、2103表示数据输入转变检测器电路、2104表示数据锁存器、2105表示命令并-串变换电路以及2106表示数据并-串变换电路。尽管图21示例了命令102的输入和输出，也可以利用相同的方法处理数据103的输入和输出。
在本实施例的菊链存储总线***中，与在图1的实施例中相同，命令102和数据103可以导致在每个字的传输线上转变电平。因此，通过测量依赖于信号线的转变的定时，可以锁存命令输入102-i和数据输入103-i。首先，命令输入转变检测器电路2101检测命令输入102-i的电平的转变以形成10-相命令锁存时钟2151。命令锁存器2102根据命令锁存时钟锁存命令输入102-i。命令输出电路2105提供与DIMM时钟101-1同步的命令输出102-o。
对于数据103，数据输入转变检测器电路2103也检测数据输入103-i中的电平转变，并且数据锁存器2104利用已形成的10-相数据锁存时钟2152锁存数据输入103-i。与DIMM时钟101-1同步，数据输出电路2106提供数据输出103-o。在输入命令102和数据103之后的存储器150的操作与图1的实施例中的存储芯片130的操作相同，此处不进行详细说明。
图20的实施例涉及在不使用PLL电路时接收命令102和数据103的方法。通过采用该方法，可以发明由图22的框图中所示例的又一实施例。在与上述实施例不同的本实施例中，时钟信号101共同输入到存储芯片170。图23是在图22的实施例中的存储芯片170的框图。存储芯片170的操作与图20的实施例中的存储芯片150的操作相同，此处不进行详细说明。
然而，在时钟101和命令102或数据103之间的定时不一致。因此，在用包含在存储器中的DLL 2401改变时钟的定时之后，操作命令输出电路2405和数据输出电路2406。由于内部时钟2451不是所述10-相时钟，所以此处采用的命令输出电路2405和数据输出电路2406与第二实施例中的那些不同。
上面采用DLL 2401作为用于调整时钟定时的电路。因此，时钟信号101具有与命令102和数据103的传送速率相等的频率、或具有其二分之一的频率。如果采用PLL取代DLL，那么时钟101可以采用一个为命令102和数据103的传送速率的1/X的值。
在上述实施例中，存储控制器110和存储芯片130、150和170的信号被分成命令102和数据103。其中，如果在命令传输线102上传送写入数据，那么本实施例假设如图24的框图中所示例的形式。这种结构使得能够减少存储控制器110的管脚数目。此外，通过同步传送读取数据和写入数据，使得能够提高总线效率。在最上游DIMM120-0上不使用存储芯片130的管脚130-i，在主板上实行终止处理。而且，管脚103-i可以简单接地。
上述实施例基于以多级连接存储器的先决条件。然而，存储器的应用常需要具有相对小容量的高数据传送速度，例如用于高速微处理器的外部高速缓冲存储器或用于图形子***的存储器。在这些应用中，没有以多级连接存储器的需要。在这些应用中，不需要用于存储芯片130的时钟输出101-o和命令输出102-o的管脚。
图25示例了本发明的菊链存储总线***的又一个实施例的框图。在与上述实施例不同的图25的实施例中，命令传输线102被输入到存储控制器110。在上述实施例中，通过数据传输线103将读取数据输入到存储控制器110。然而，在图25的实施例中，在使用数据传输线103以外，还使用命令传输线102，其中该命令传输线102不是必需的。
通过重写模式寄存器，来进行将命令还是将数据输出到命令传输线102。通过数据传输线103将写入数据主要地输入到存储芯片190，但还可以通过命令传输线102来发送。这种构造提高了在存储芯片190的读取操作期间的总线效率。
尽管上面借助于实施例具体介绍了由本发明人实现的发明，但应注意的是，本发明决不限于上述实施例，而在不脱离本发明的主旨和范围的情况下以各种方式来修改。在上述实施例中，依据一个设置从存储控制器110输出时钟传输线101和命令传输线102并且将其分配给最上游存储器，并且这些信号线不是按一对一方式连接。如果存在有问题，那么可以按所需要的数目从存储控制器中输出时钟传输线101和命令传输线102。
利用如在图26中所示例的实施例中的总线缓冲器2701进一步分配传输线。在这种情况下，如果使数据传输线穿过总线缓冲器2701，那么在时钟101、命令102和数据103之间的定时实现一致。依据每个存储器一个设置(set)来使用数据输入/输出103。然而，不用说，也可以依照每个存储器两个设置来使用数据输入/输出103。
本发明可以广泛用于半导体集成电路器件、数据处理***和存储***。
下面简单介绍通过本申请中公开了本发明的代表性例子所取得的效果。也就是，取得了具有输入端子和输出端子的半导体集成电路器件，输入端子用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号，输出端子用于提供响应于输入信号而由内部电路形成的或从输入端子输入的信号；也就是，取得了以实现高速数据传输的菊链构造的半导体集成电路器件。
能够通过使用通过利用多个半导体集成电路器件来构造的菊链构造来实现高速数据传输的数据处理***，其中每个半导体集成电路器件均具有一个输入端子和一个输出端子，该输入端子用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号，该输出端子用于提供响应于输入信号而在内部电路中形成的或从输入端子输入的信号，其中在多个半导体集成电路器件之间，把在前一级中的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子级联在一起。包括指令、数据、数据存在的位置或通过信号形成电路形成的定时信号的输入信号被输入给初始级的半导体集成电路器件的输入端子，以及来自最后级的半导体集成电路器件的输出端子的信号被输入给信号形成电路。
一种存储***，其能够通过使用一种菊链构造来实现高速数据传输，其中该菊链构造通过使用多个量半导体集成电路器件构造，每个半导体集成电路器件均具有一个输入端子和一个输出端子，输入端子用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号，该输出端子用于提供响应于该输入信号在内部电路中形成的或从该输入端子输入的信号，其中在多个半导体集成电路器件之间，把在前一级中的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子连接在一起。

Claims (22)

1、一种半导体集成电路器件，具有：
一个输入端子，用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号；以及
一个输出端子，用于提供响应于该输入信号而由内部电路形成的信号或从该输入端子输入的信号。
2、根据权利要求1所述的半导体集成电路器件，其中：
所述指令是用于指定操作状态的命令；
所述数据是被存储的一种；
所述数据存在的位置是地址信号；
所述定时信号是时钟；以及
所述半导体集成电路器件包括一个存储电路，该存储电路响应于命令和与所述时钟同步输入的地址信号而操作。
3、根据权利要求2所述的半导体集成电路器件，其中：在所述存储电路接收到与分配到其上的所述地址对应的读取操作指令后，存储器电路经由所述输入端子以所述输入数据取代根据所述地址读出的存储数据，并从所述输出端子提供所述输入数据。
4、根据权利要求1所述的半导体集成电路器件，其中：从所述输出端子输出的所述指令、所述数据、所述数据存在的位置和所述定时信号是被其中再生的一个定时信号重新调整过的。
5、根据权利要求4所述的半导体集成电路器件，其中：重新调整的所述定时信号是由接收参考定时信号的相位同步环电路形成的一种。
6、根据权利要求5所述的半导体集成电路器件，其中：所述参考定时信号是从外部单元输入的一种。
7、一种数据处理***，包括：
多个半导体集成电路器件，每个半导体集成电路器件都具有一个输入端子和一个输出端子，该输入端子用于接收包括指令、数据、数据存在的位置或定时信号中任何一个的输入信号，该输出端子用于提供响应于该输入信号而在内部电路中形成的或从该输入端子输入的信号；以及
一个信号形成电路，用于形成用于所述半导体集成电路器件的包括所述指令、所述数据、所述数据存在的位置或所述定时信号中任何一个的输入信号；其中
前一级的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子级联连接；
在级联连接中，包括所述指令、所述数据、所述数据存在的位置或由所述信号形成电路形成的所述定时信号中的任何一个的输入信号被输入给初始级的半导体集成电路器件的输入端子；以及
在来自级联连接中的最后级的半导体集成电路器件的输出端子的信号中，至少与所述数据对应的信号被传送给所述信号处理电路。
8、根据权利要求7所述的数据处理***，其中：
所述指令是用于指定操作状态的命令；
所述数据是将被存储的一种；
所述数据存在的位置是地址信号；
所述定时信号是时钟；以及
所述多个半导体集成电路器件中的每个包括一个存储电路，该存储电路响应于命令和与所述时钟同步输入的地址信号而操作。
9、根据权利要求8所述的数据处理***，其中：从所述输出端子输出的所述指令、所述数据、所述地址和所述定时信号是被其中再生的一个定时信号重新调整过的。
10、一种存储***，包括多个半导体集成电路器件，其中，每个半导体集成电路器件都具有一个输入端子和一个输出端子，该输入端子用于接收包括命令、数据、地址或定时信号中任何一个的输入信号，该输出端子用于提供与经由该输入端子输入的输入信号对应的信号，其中在该多个半导体集成电路器件之间，前一级的半导体集成电路器件的输出端子和下一级的半导体集成电路器件的相应输入端子级联连接。
11、根据权利要求10所述的存储***，其中，在级联中的初始级的半导体存储器件的所述输入端子接收由所述信号形成电路形成的所述命令、所述数据、所述地址或所述定时信号，并且在从级联的最终级的半导体存储器件的所述输出端子提供的所述输出信号中，至少与所述数据对应的信号被传送给所述信号形成电路。
12、根据权利要求11所述的存储***，其中所述信号形成电路是由半导体集成电路器件构成的存储控制器件。
13、根据权利要求12所述的存储***，其中从所述输出端子提供的所述命令、所述数据、所述地址和所述定时信号是被其中再生的定时信号重新调整过的。
14、根据权利要求13所述的存储***，其中重新调整的所述定时信号是由接收参考定时信号的相位同步环电路形成的一种。
15、根据权利要求12所述的存储***，其中由所述存储控制器件形成的所述数据被传递给构成初始级的所述多个半导体存储器件的输入端子，并且对应于初始级中的所述多个半导体存储器件，在从下一级直到最终级中设置多个半导体存储器件，并且按一对一的方式将所述多个半导体存储器件与其对应的级联连接。
16、根据权利要求15所述的存储***，其中由所述信号形成电路形成的所述命令和所述地址被共同传送到构成所述初始级的所述多个半导体存储器件的输入端子，并且在从所述初始级的所述多个半导体存储器件的输出端子到所述最终级的所述多个半导体存储器件的输入端子的连接中，按一对一方式连接对应于所述数据的所述命令和所述地址。
17、根据权利要求15所述的存储***，其中
所述信号形成电路形成与构成所述初始级的所述多个半导体存储器件的输入端子对应的多组命令和地址，并且按一对一方式将其传送到构成所述初始级的所述多个半导体存储器件的输入端子；以及
甚至在从所述初始级的所述多个半导体存储器件的输出端子直到所述最终级的所述多个半导体存储器件的输入端子的连接中，按一对一方式，连接对应于所述数据的所述命令和所述地址。
18、根据权利要求15所述的存储***，其中在所述多个半导体存储器件接收与分配到其上的所述地址对应的读取操作指令后，所述多个半导体存储器件经由所述输入端子以所述输入数据取代根据所述地址读出的存储数据，并从所述输出端子提供所述输入数据。
19、根据权利要求16所述的存储***，其中级联连接的前级中的所述半导体存储器件和后级中的所述半导体存储器件被安装在共用安装板的正面和背面上，并且经由所述通孔级联连接。
20、根据权利要求10所述的存储***，其中所述半导体存储器件具有用于读取的缓冲电路，并且包括：
第一读取命令，用于从所述存储单元读取存储数据并用于在用于读取的缓冲电路中保持所述数据；以及
第二读取命令，用于从所述输出端子提供在用于读取的该缓冲电路中保持的所述存储数据。
21、根据权利要求20所述的存储***，其中所述半导体存储器件具有一个用于写入的缓冲电路，所述写入命令将从所述外部端子输入的所述数据写入用于写入的缓冲器，并且通过所述内部控制电路将写入用于写入的缓冲器中的所述数据自动写进所述存储单元。
22、根据权利要求10所述的存储***，其中所述数据是这样的，使得在m条所述传输线中，至少n条所述传输线周期性传送所述电平。
CNA038175819A 2002-07-22 2003-07-15 半导体集成电路器件、数据处理***及存储*** Pending CN1692343A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002211973 2002-07-22
JP211973/2002 2002-07-22

Publications (1)

Publication Number Publication Date
CN1692343A true CN1692343A (zh) 2005-11-02

Family

ID=30767795

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA038175819A Pending CN1692343A (zh) 2002-07-22 2003-07-15 半导体集成电路器件、数据处理***及存储***

Country Status (5)

Country Link
US (3) US7242635B2 (zh)
JP (1) JP4082519B2 (zh)
KR (1) KR20050027118A (zh)
CN (1) CN1692343A (zh)
WO (1) WO2004010315A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102013269A (zh) * 2009-09-08 2011-04-13 瑞萨电子株式会社 半导体集成电路
CN102177549A (zh) * 2008-10-14 2011-09-07 莫塞德技术公司 具有用于将分立存储装置与***相连接的桥接装置的复合存储器
CN103222006A (zh) * 2010-11-02 2013-07-24 美光科技公司 回拷操作
CN103337253A (zh) * 2013-05-29 2013-10-02 北京大学 一种rram逻辑器件的级联***及方法
US8653851B2 (en) 2009-09-09 2014-02-18 Renesas Electronics Corporation Semiconductor integrated circuit
US8791646B2 (en) 2008-03-13 2014-07-29 Eldolab Holding B V Method and apparatus for repeating illumination information on a daisy chain bus structure
US8952719B2 (en) 2009-09-08 2015-02-10 Renesas Electronics Corporation Memory with termination circuit
CN105810235A (zh) * 2016-03-31 2016-07-27 中国人民解放军国防科学技术大学 一种dram刷新控制器及多通道dram同步刷新方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1692343A (zh) * 2002-07-22 2005-11-02 株式会社瑞萨科技 半导体集成电路器件、数据处理***及存储***
US6930904B2 (en) * 2002-11-22 2005-08-16 Sun Microsystems, Inc. Circuit topology for high-speed memory access
TWI241492B (en) * 2004-05-13 2005-10-11 Sunplus Technology Co Ltd Method and chips being able to expand I/O pins of chip
US8065475B2 (en) * 2005-05-11 2011-11-22 Stec, Inc. Registered dual in-line memory module having an extended register feature set
WO2007007465A1 (ja) * 2005-07-08 2007-01-18 Matsushita Electric Industrial Co., Ltd. 映像音声記録再生装置
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
EP1932158A4 (en) 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
JP5165233B2 (ja) * 2005-12-09 2013-03-21 三星電子株式会社 メモリシステム
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7345901B2 (en) * 2006-07-26 2008-03-18 International Business Machines Corporation Computer system having daisy chained self timed memory chips
US7345900B2 (en) * 2006-07-26 2008-03-18 International Business Machines Corporation Daisy chained memory system
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US7624310B2 (en) * 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
JP2009087485A (ja) * 2007-10-01 2009-04-23 Elpida Memory Inc 半導体装置
US7580273B2 (en) * 2007-10-23 2009-08-25 Rao G R Mohan Digital memory with controllable input/output terminals
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
KR20090117009A (ko) * 2008-05-08 2009-11-12 삼성전자주식회사 심리스 스위칭 구현을 위한 메모리 시스템
JP4405565B2 (ja) 2008-06-19 2010-01-27 株式会社東芝 メモリシステムおよびメモリデバイス
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US10236032B2 (en) * 2008-09-18 2019-03-19 Novachips Canada Inc. Mass data storage system with non-volatile memory modules
US8181056B2 (en) * 2008-09-30 2012-05-15 Mosaid Technologies Incorporated Serial-connected memory system with output delay adjustment
US8161313B2 (en) * 2008-09-30 2012-04-17 Mosaid Technologies Incorporated Serial-connected memory system with duty cycle correction
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
WO2011021313A1 (ja) 2009-08-18 2011-02-24 パナソニック株式会社 半導体集積回路
US20110234282A1 (en) * 2010-03-23 2011-09-29 Mosys, Inc. Method And Circuit For Testing And Characterizing High Speed Signals Using An ON-Chip Oscilloscope
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
US8843692B2 (en) 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
JP2012008881A (ja) * 2010-06-25 2012-01-12 Elpida Memory Inc メモリシステム及びその制御方法
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
US9336841B1 (en) * 2015-04-16 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pipeline register with data alignment therein
JP2019169779A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 クロック・データ再生装置、メモリシステム及びデータ再生方法
US11599649B2 (en) * 2020-06-29 2023-03-07 Rockwell Automation Technologies, Inc. Method and apparatus for managing transmission of secure data packets
KR20220018184A (ko) 2020-08-06 2022-02-15 삼성전자주식회사 반도체 칩 모듈

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08221315A (ja) * 1995-02-15 1996-08-30 Hitachi Ltd 情報処理装置
US5742840A (en) 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
DE19741301A1 (de) 1996-10-03 1998-04-16 Ascom Tech Ag Verfahren zum Übertragen eines binären Datenstroms
JP3455040B2 (ja) 1996-12-16 2003-10-06 株式会社日立製作所 ソースクロック同期式メモリシステムおよびメモリユニット
JPH1188442A (ja) 1997-09-16 1999-03-30 Yokogawa Electric Corp データ通信装置
JP2000148656A (ja) 1998-11-09 2000-05-30 Mitsubishi Electric Corp メモリシステム
JP3853537B2 (ja) * 1999-04-30 2006-12-06 株式会社日立製作所 半導体メモリファイルシステム
JP2001014840A (ja) 1999-06-24 2001-01-19 Nec Corp 複数ラインバッファ型メモリｌｓｉ
JP3892655B2 (ja) 1999-09-17 2007-03-14 株式会社東芝 半導体集積回路装置
JP4569912B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリシステム
JP2002007308A (ja) 2000-06-20 2002-01-11 Nec Corp メモリバスシステムおよび信号線の接続方法
CN1692343A (zh) * 2002-07-22 2005-11-02 株式会社瑞萨科技 半导体集成电路器件、数据处理***及存储***

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102027715B (zh) * 2008-03-13 2014-11-26 埃尔多实验室控股有限公司 用于在菊链总线结构上重复照明信息的方法和设备
US8791646B2 (en) 2008-03-13 2014-07-29 Eldolab Holding B V Method and apparatus for repeating illumination information on a daisy chain bus structure
CN102177549B (zh) * 2008-10-14 2014-03-19 莫塞德技术公司 具有用于将分立存储装置与***相连接的桥接装置的复合存储器
CN102177549A (zh) * 2008-10-14 2011-09-07 莫塞德技术公司 具有用于将分立存储装置与***相连接的桥接装置的复合存储器
US8952719B2 (en) 2009-09-08 2015-02-10 Renesas Electronics Corporation Memory with termination circuit
US9286958B2 (en) 2009-09-08 2016-03-15 Renesas Electronics Corporation Memory with termination circuit
US10490254B2 (en) 2009-09-08 2019-11-26 Renesas Electronics Corporation Semiconductor integrated circuit system with termination circuit
CN102013269B (zh) * 2009-09-08 2014-09-10 瑞萨电子株式会社 半导体集成电路
US10134462B2 (en) 2009-09-08 2018-11-20 Renesas Electronics Corporation Memory with termination circuit
US9767884B2 (en) 2009-09-08 2017-09-19 Renesas Electronics Corporation Memory with termination circuit
CN102013269A (zh) * 2009-09-08 2011-04-13 瑞萨电子株式会社 半导体集成电路
US9673818B2 (en) 2009-09-08 2017-06-06 Renesas Electronics Corporation Semiconductor integrated circuit with data transmitting and receiving circuits
US9208877B2 (en) 2009-09-08 2015-12-08 Renesas Electronics Corporation Semiconductor integrated circuit with data transmitting and receiving circuits
US8907699B2 (en) 2009-09-09 2014-12-09 Renesas Electronics Corporation Semiconductor integrated circuit
US9171592B2 (en) 2009-09-09 2015-10-27 Renesas Electronics Corporation Semiconductor integrate circuit
US8653851B2 (en) 2009-09-09 2014-02-18 Renesas Electronics Corporation Semiconductor integrated circuit
CN103222006A (zh) * 2010-11-02 2013-07-24 美光科技公司 回拷操作
CN103337253B (zh) * 2013-05-29 2016-02-03 北京大学 一种rram逻辑器件的级联***及方法
CN103337253A (zh) * 2013-05-29 2013-10-02 北京大学 一种rram逻辑器件的级联***及方法
CN105810235A (zh) * 2016-03-31 2016-07-27 中国人民解放军国防科学技术大学 一种dram刷新控制器及多通道dram同步刷新方法
CN105810235B (zh) * 2016-03-31 2019-02-05 中国人民解放军国防科学技术大学 一种dram刷新控制器及多通道dram同步刷新方法

Also Published As

Publication number Publication date
US20070253277A1 (en) 2007-11-01
WO2004010315A1 (ja) 2004-01-29
US20070247962A1 (en) 2007-10-25
KR20050027118A (ko) 2005-03-17
JP4082519B2 (ja) 2008-04-30
JPWO2004010315A1 (ja) 2005-11-17
US20050262289A1 (en) 2005-11-24
US7242635B2 (en) 2007-07-10

Similar Documents

Publication Publication Date Title
CN1692343A (zh) 半导体集成电路器件、数据处理***及存储***
CN1153221C (zh) 可以减少备用时耗电的同步式半导体存储器
US9905288B2 (en) Semiconductor memory devices and methods of operating the same
US6820169B2 (en) Memory control with lookahead power management
US8953396B2 (en) NAND interface
CN1941197A (zh) 用于控制内部中断电阻的装置
US20130080680A1 (en) Memory storage device, memory controller, and temperature management method
US20130346684A1 (en) Method, apparatus and system for a per-dram addressability mode
CN101060008A (zh) 具有串行输入/输出接口的多端口存储装置及其控制方法
CN1217545A (zh) 有能将测试方式可靠复位的电路的同步型半导体存储装置
CN1416574A (zh) 半导体存储器件
CN1941166A (zh) 半导体存储装置
US11042304B2 (en) Determining a transfer rate for channels of a memory system
CN107544924B (zh) 集成电路芯片、电子装置与存储器存取方法
TWI505086B (zh) 具有可擴展管線誤差修正之非揮發性記憶體控制器
CN1941192A (zh) 具有串行输入/输出接口的多端口存储装置
CN1892893A (zh) 集成电路记忆体及其操作方法
CN1264219C (zh) 同步型半导体存储装置
CN1220215C (zh) 可兼顾两种列地址选通等待时间的工作的半导体存储器
CN1825473A (zh) 存储器控制装置、改变存储器地址的方法以及存储***
US20060248253A1 (en) Motherboard and bridge module therefor
CN1992070A (zh) 缓冲器控制电路、包括该缓冲器控制电路的用于存储模块的半导体存储器件以及该缓冲器控制电路的控制方法
US7405973B2 (en) Repair circuit of semiconductor memory device
US9298378B2 (en) Logic device
TWI304932B (en) Apparatus, system and method for transferring data to and from a device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned