KR100791003B1 - 반도체 메모리 모듈 및 반도체 메모리 모듈에서의 터미널배치 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 모듈 및 반도체 메모리 모듈에서의 터미널 배치 방법에 관한 것으로서, 특히 반도체 메모리 모듈에서 각각의 스터브(stub) 길이를 최소화할 수 있는 기술에 관한 것이다. 제 1 반도체 메모리 소자와 제 2 반도체 메모리 소자를 구비하는 반도체 메모리 모듈에 있어서, 본 발명에 따른 반도체 메모리 모듈에서는, 상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 1 반도체 메모리 소자의 에지 영역들 중에서 상기 제 2 반도체 메모리 소자에 근접한 에지 영역에 배치되고, 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 2 반도체 메모리 소자의 에지 영역들 중에서 상기 제 1 반도체 메모리 소자에 근접한 에지 영역에 배치되며, 상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치된다.
반도체 메모리 모듈, 터미널 배치, 스터브(stub), 트레이스(trace)
Description
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1a은 다수의 반도체 메모리 소자들이 2 열로 실장된 반도체 메모리 모듈(100)을 나타내는 도면이다.
도 1b는 도 1a에서의 메모리 블럭 110을 자세하게 나타내는 도면이다.
도 2는 도 1b에서의 메모리 블럭 110을 더욱 더 자세하게 나타내는 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 모듈에서 터미널의 배치를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명에 따른 반도체 메모리 모듈의 다양한 실시예를 설명하기 위한 도면이다.
< 도면의 참조 번호에 대한 설명 >
100: 반도체 메모리 모듈
102: 모듈 탭
104: 모듈 보드
110: 메모리 블럭
120: 메모리 컨트롤러
본 발명은 반도체 메모리 모듈 및 반도체 메모리 모듈에서의 터미널 배치 방법에 관한 것으로서, 특히 반도체 메모리 모듈에서 각각의 스터브(stub) 길이를 최소화할 수 있는 기술에 관한 것이다.
중앙 처리 장치(CPU: Central Processing Unit )의 고속화 및 고성능화 추세에 보조를 맞추어, 반도체 메모리 소자(semiconductor memory device) 또한 고속화 및 고집적화를 요구받고 있다. 그리고, 반도체 메모리 소자 자체의 고속화 및 고집적화와 더불어, 다수의 반도체 메모리 소자들이 1 열 또는 2 열 이상으로 실장되는(mounted) 반도체 메모리 모듈(semiconductor memory module)에서도 고속(high speed) 및 고집적(high density)이라는 이슈가 중요한 기술적 과제로 부각되고 있다.
도 1a은 다수의 반도체 메모리 소자들이 2 열로 실장된 반도체 메모리 모듈(100)을 나타내는 도면이다.
도 1a에는 제 1 열의 반도체 메모리 소자들(A1~A8), 제 2 열의 반도체 메모리 소자들(B1~B8), 다수의 모듈 탭(module tab. 102)들 및 모듈 보드(module board. 104)를 구비하는 반도체 메모리 모듈(100)이 도시되어 있다. 고집적(high density)의 반도체 메모리 모듈을 구현하기 위해서, 반도체 메모리 소자들을 2 열 이상으로 실장하거나 모듈 보드(104)의 앞뒷면에 반도체 메모리 소자들을 실장할 수 있다. 반도체 메모리 모듈(100)에 구비되는 다수의 반도체 메모리 소자들(A1~A8, B1~B8) 각각은 대응되는 모듈 탭(예컨대, 102)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받는다. 이하에서는, 도 1b를 참조하여 도 1a에서의 메모리 블럭 110을 살펴 본다.
도 1b는 도 1a에서의 메모리 블럭 110을 자세하게 나타내는 도면이다.
도 1b에는 다수의 반도체 메모리 소자들(A1, B1, A2, B2), 다수의 트레이스들(trace10, trace21, trace22) 및 다수의 스터브들(stub31, stub32, stub33, stub34)을 구비하는 메모리 블럭(110) 외에 모듈 탭(TAB)과 메모리 컨트롤러(120)가 함께 도시되어 있다.
트레이스(trace)는 모듈 보드(도 1a에서의 104) 상의 신호 배선을 의미한다. 특히, 당업계에서는 반도체 메모리 소자에 직접 연결되는 말단 트레이스를 스터브(stub)라고 칭한다. trace21은 반도체 메모리 소자 A1 및 반도체 메모리 소자 B1에 관한 공통의 트레이스이고, trace22는 반도체 메모리 소자 A2 및 반도체 메모리 소자 B2에 관한 공통의 트레이스이며, trace10은 반도체 메모리 소자 A1, 반도체 메모리 소자 B1, 반도체 메모리 소자 A2 및 반도체 메모리 소자 B2에 관한 공통의 트레이스이다.
도 2는 도 1b에서의 메모리 블럭 110을 더욱 더 자세하게 나타내는 도면이 다.
도 2에는 다수의 터미널들(CA1~CA4, DQ1~DQ4)을 각각 구비하는 다수의 반도체 메모리 소자들(A1,B1, A2, B2), 다수의 트레이스들(trace10, trace21, trace22) 및 다수의 스터브들(stub31, stub32, stub33, stub34)이 도시되어 있다.
도 2에서, 데이터 신호(data signal)를 입력받거나 출력하는 터미널 DQ1~DQ4는 개별적으로 신호를 입력받거나 출력하고, 커맨드 신호(Command signal) 또는 어드레스 신호(Address signal)를 입력받는 터미널 CA1~CA4는 공통적으로 신호를 입력받는다.
좀 더 자세히 설명하자면 도 2에 도시된 바와 같이, 반도체 메모리 소자 A1의 터미널 CA1, 반도체 메모리 소자 B1의 터미널 CA1, 반도체 메모리 소자 A2의 터미널 CA1 및 반도체 메모리 소자 B2의 터미널 CA1은 대응되는 모듈 탭(TAB)으로부터 공통적으로 커맨드 신호 또는 어드레스 신호를 입력받는다. 도 2에 직접적으로 도시되지는 않았으나, 반도체 메모리 소자 A1의 터미널 CA2, 반도체 메모리 소자 B1의 터미널 CA2, 반도체 메모리 소자 A2의 터미널 CA2 및 반도체 메모리 소자 B2의 터미널 CA2도 대응되는 모듈 탭(TAB)으로부터 공통적으로 커맨드 신호 또는 어드레스 신호를 입력받으며, 이와 같은 멀티 드롭(multi-drop) 방식은 터미널 CA3 및 터미널 CA4에도 동일하게 적용된다.
한편, 반도체 메모리 모듈이 고속(high speed)으로 동작하기 위해서는, 반도체 메모리 모듈에 구비되는 반도체 메모리 소자들 각각의 자체 커패시턴스를 줄여야 하는 것과 함께, 각각의 반도체 메모리 소자들에 직접 연결되는 스터브(stub)의 길이도 가급적 줄여야 한다. 스터브의 길이(stub length)가 길다는 것은 그만큼 기생 커패시턴스나 부유 커패시턴스가 크다는 것을 의미하므로, 반도체 메모리 모듈의 고속 동작을 위해서는 스터브의 길이를 줄여서 고속 동작을 방해하는 커패시턴스 성분을 저감시키는 것이 바람직하다.
본 발명은 스터브(stub)의 길이가 최소화된 반도체 메모리 모듈 및 반도체 메모리 모듈에서 스터브의 길이(stub length)를 최소화시킬 수 있는 터미널 배치 방법을 제공하고자 한다.
제 1 반도체 메모리 소자와 제 2 반도체 메모리 소자를 구비하는 반도체 메모리 모듈에 있어서, 본 발명에 따른 반도체 메모리 모듈에서는, 상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 1 반도체 메모리 소자의 에지 영역들 중에서 상기 제 2 반도체 메모리 소자에 근접한 에지 영역에 배치되고, 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 2 반도체 메모리 소자의 에지 영역들 중에서 상기 제 1 반도체 메모리 소자에 근접한 에지 영역에 배치되며, 상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치된다.
상기 제 1 반도체 메모리 소자의 소정 터미널들 중에서 어느 하나의 터미널(이하, 제 1 터미널이라 함)과 상기 제 2 반도체 메모리 소자의 소정 터미널들 중에서 상기 제 1 터미널과 대칭되도록 배치되는 터미널(이하, 제 2 터미널이라 함) 은 멀티 드롭(Multi-drop) 방식에 의하여 서로 연결된다.
상기 제 1 터미널과 상기 제 2 터미널은 하나의 트레이스(trace)로부터 신호를 공통적으로 입력받는 공통(common) 관계의 터미널들이다. 본 발명의 어느 한 실시예에 있어서, 상기 공통 관계의 터미널들이 상기 하나의 트레이스로부터 공통적으로 입력받는 신호는 커맨드 신호(command signal) 또는 어드레스 신호(address signal)이다.
본 발명의 어느 한 실시예에 있어서, 상기 제 1 반도체 메모리 소자의 소정 터미널들 및 상기 제 2 반도체 메모리 소자의 소정 터미널들은, 본딩 패드(bonding pad)들, 솔더 볼 패드(solder ball pad)들, 재배선(RDL: ReDistribution Line) 패드들 또는 플립칩 범핑 패드(flip-chip bumping pad)들이다.
상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 거울 대칭의 형태가 되도록 배치된다. 제 1 형태와 제 2 형태가 쌍을 이루어 상기 거울 대칭의 형태를 구성하는 경우에, 상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 1 형태가 되도록 형성되고, 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 2 형태가 되도록 형성된다. 또는, 상기 제 1 반도체 메모리 소자의 소정 터미널들 및 상기 제 2 반도체 메모리 소자의 소정 터미널들은 기본 형태가 되도록 1 차적으로 형성된 후, 2 차적으로 스위칭 옵션(switching option) 또는 퓨즈 커팅(fuse cutting)에 의해서, 상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 1 형태로 되고 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 2 형태로 될 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 제 1 반도체 메모리 소자 및 상기 제 2 반도체 메모리 소자는, 칩(chip), 재배선(RDL:ReDistribution Line) 칩, 패키지(package) 또는 웨이퍼 레벨 패키지(wafer level package)일 수 있다. 또한, 상기 제 1 반도체 메모리 소자 및 상기 제 2 반도체 메모리 소자는, 단일 소자(mono device) 또는 단일 소자들이 적층된 적층 소자(stack device)일 수 있다.
본 발명의 바람직한 실시예에 따른 반도체 메모리 모듈은 2 열(제 1 열의 제 1 반도체 메모리 소자들 및 제 2 열의 제 2 반도체 메모리 소자들) 이상의 반도체 메모리 소자들을 구비한다.
제 1 반도체 메모리 소자 내지 제 4 반도체 메모리 소자를 구비하는 반도체 메모리 모듈에서의 터미널 배치 방법에 있어서, 본 발명에 따른 반도체 메모리 모듈에서의 터미널 배치 방법은 다음과 같은 기술적 특징을 구비한다. 상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 2 반도체 메모리 소자에 근접한 에지 영역에 배치하고, 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 1 반도체 메모리 소자에 근접한 에지 영역에 배치하되, 상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치한다. 상기 제 3 반도체 메모리 소자의 소정 터미널들은 상기 제 4 반도체 메모리 소자에 근접한 에지 영역에 배치하고, 상기 제 4 반도체 메모리 소자의 소정 터미널들은 상기 제 3 반도체 메모리 소자에 근접한 에지 영역에 배치하되, 상기 제 3 반도체 메모리 소자의 소정 터미널들과 상기 제 4 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치한다.
상기 제 1 반도체 메모리 소자 내지 상기 제 4 반도체 메모리 소자 각각이 터미널 1 내지 터미널 N을 구비하는 경우에, 상기 제 1 반도체 메모리 소자의 터미널 n(이하, n은 1~N 중에서 임의의 자연수), 상기 제 2 반도체 메모리 소자의 터미널 n, 상기 제 3 반도체 메모리 소자의 터미널 n 및 상기 제 4 반도체 메모리 소자의 터미널 n은, 공통의 트레이스로부터 신호를 공통적으로 입력받는 공통 관계의 터미널들이다.
본 발명의 어느 한 실시예에 있어서, 상기 제 1 반도체 메모리 소자의 터미널 n은 제 1 스터브, 상기 공통의 트레이스 및 공통의 모듈 탭을 통하여 외부의 메모리 컨트롤러로부터 상기 신호를 입력받고, 상기 제 2 반도체 메모리 소자의 터미널 n은 제 2 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 신호를 입력받고, 상기 제 3 반도체 메모리 소자의 터미널 n은 제 3 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 신호를 입력받으며, 상기 제 4 반도체 메모리 소자의 터미널 n은 제 4 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 신호를 입력받는다.
상기 제 1 반도체 메모리 소자의 터미널 n과 상기 제 2 반도체 메모리 소자의 터미널 n을 서로 근접한 에지 영역들에 대칭적으로 각각 배치하고, 상기 제 3 반도체 메모리 소자의 터미널 n과 상기 제 4 반도체 메모리 소자의 터미널 n을 서로 근접한 에지 영역들에 대칭적으로 각각 배치함으로써, 상기 제 1 스터브의 길이 내지 상기 제 4 스터브의 길이를 최소화시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 모듈에서 터미널의 배치를 나타내는 도면이다.
도 3에는 다수의 터미널들(CA1~CA4, DQ1~DQ4)을 각각 구비하는 다수의 반도체 메모리 소자들(A1,B1, A2, B2), 다수의 트레이스들(trace10, trace21, trace22) 및 다수의 스터브들(stub31, stub32, stub33, stub34)이 도시되어 있다.
도 3에 도시된 반도체 메모리 모듈은 2 열[제 1 열의 제 1 반도체 메모리 소자들 (A1, A2) 및 제 2 열의 제 2 반도체 메모리 소자들(B1, B2)]의 반도체 메모리 소자들을 구비하고 있다. 본 발명에 따른 반도체 메모리 모듈은 2 열 이상의 반도체 메모리 소자들을 구비하며, 이와 같이 2 열의 이상의 반도체 메모리 소자들을 반도체 메모리 모듈에 구비시킴으로써 고집적(high density)의 반도체 메모리 모듈을 구현할 수 있다.
도 3과 도 2를 비교하면 알 수 있듯이, 본 발명에 따른 반도체 메모리 모듈에서는 소정의 터미널들(CA1~CA4)이 에지 영역(edge region)에 배치된다. 즉, 제 1 반도체 메모리 소자 A1의 터미널들 중에서 소정의 터미널들(CA1~CA4)은 제 1 반도체 메모리 소자 A1의 에지 영역들(예컨대, 상하좌우의 에지 영역들) 중에서 제 2 반도체 메모리 소자 B1에 근접한 에지 영역에 배치되고, 제 2 반도체 메모리 소자 B1의 소정 터미널들(CA1~CA4)은 제 2 반도체 메모리 소자 B1의 에지 영역들(예컨대, 상하좌우의 에지 영역들) 중에서 제 1 반도체 메모리 소자 A1에 근접한 에지 영역에 배치된다. 그리고, 제 1 반도체 메모리 소자 A1의 소정 터미널들(CA1~CA4)과 제 2 반도체 메모리 소자 B1의 소정 터미널들(CA1~CA4)은 서로 대칭이 되도록 배치된다. 도 3에서 보듯이, 제 1 반도체 메모리 소자 A2 및 제 2 반도체 메모리 소자 B2의 경우에서도 마찬가지로, 소정 터미널들 CA1~CA4은 각각의 에지 영역에 대칭적으로 배치된다. 한편, 도 3에서는 소정 터미널들 CA1~CA4 뿐만 아니라 터미널들 DQ1~DQ4도 각각의 에지 영역에 대칭적으로 배치되어 있다.
제 1 반도체 메모리 소자 A1의 터미널 CA1, 제 2 반도체 메모리 소자 B1의 터미널 CA1, 제 3 반도체 메모리 소자 A2의 터미널 CA1 및 제 4 반도체 메모리 소자 B2의 터미널 CA1은 멀티 드롭(Multi-drop) 방식에 의하여 서로 연결된다. 제 1 반도체 메모리 소자 A1의 터미널 CA1과 제 2 반도체 메모리 소자 B1의 터미널 CA1은 trace21으로부터 신호를 공통적으로 입력받으며, 제 3 반도체 메모리 소자 A2의 터미널 CA1과 제 4 반도체 메모리 소자 B2의 터미널 CA1은 trace22로부터 신호를 공통적으로 입력받는다. 제 1 반도체 메모리 소자 A1의 터미널 CA1, 제 2 반도체 메모리 소자 B1의 터미널 CA1, 제 3 반도체 메모리 소자 A2의 터미널 CA1 및 제 4 반도체 메모리 소자 B2의 터미널 CA1은 trace10으로부터 신호를 공통적으로 입력받는 공통(common) 관계의 터미널들이다. 비록 도 3에 직접적으로 도시되어 있지는 않지만, 이와 같은 멀티 드롭(multi-drop) 방식은 터미널 CA2, 터미널 CA3 및 터미널 CA4에도 동일하게 적용된다. 한편, 개별적으로 데이터 신호(data signal)를 입 력받거나 출력하는 터미널들 DQ1~DQ4는 공통(common) 관계의 터미널들에 해당되지 않는다.
도 3에서는, 전원 신호(power/ground signal)에 관계되는 터미널들이나 클럭 신호(clock signal)에 관계되는 터미널들 등은 생략되고, 데이터 신호(data signal)에 관계되는 터미널들(DQ1~DQ4)과 커맨드 신호(command signal) 또는 어드레스 신호(address signal)에 관계되는 터미널들(CA1~CA4)이 대표적으로 도시되어 있다.
도 3의 경우도 도 2의 경우와 마찬가지로, 데이터 신호를 입력받거나 출력하는 터미널들 DQ1~DQ4는 개별적으로 신호를 입력받거나 출력하고, 커맨드 신호 또는 어드레스 신호를 입력받는 터미널들 CA1~CA4의 경우에 공통(common) 관계의 터미널들은 공통의 트레이스로부터 커맨드 신호 또는 어드레스 신호를 공통적으로 입력받는다. 다만, 커맨드 신호와 어드레스 신호는 대표적인 예시에 불과하며, 본 발명의 실시예가 커맨드 신호 또는 어드레스 신호를 입력받는 경우만으로 한정되는 것은 아니다. 즉, 상기 공통(common) 관계의 터미널들은 공통의 트레이스로부터 멀티 드롭(multi-drop) 방식으로 입력되는 신호를 공통적으로 입력받는다고 할 수 있다.
제 1 반도체 메모리 소자 A1의 터미널 CA1은 stub31, 공통의 트레이스(trace21, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러(예컨대, 도 1b에서의 120)로부터 신호를 입력받고, 제 2 반도체 메모리 소자 B1의 터미널 CA1은 stub32, 공통의 트레이스(trace21, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받는다. 제 1 반도체 메모리 소자 A1의 터미널 CA1과 제 2 반도체 메모리 소자 B1의 터미널 CA1을 서로 근접한 에지 영역들에 대칭적으로 각각 배치시킴으로써, stub31의 길이 및 stub32의 길이를 최소화할 수 있다.
그리고, 제 3 반도체 메모리 소자 A2의 터미널 CA1은 stub33, 공통의 트레이스(trace22, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받고, 제 4 반도체 메모리 소자 B2의 터미널 CA1은 stub34, 공통의 트레이스(trace22, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받는다. 제 3 반도체 메모리 소자 A2의 터미널 CA1과 제 4 반도체 메모리 소자 B2의 터미널 CA1을 서로 근접한 에지 영역들에 대칭적으로 각각 배치시킴으로써, stub33의 길이 및 stub34의 길이를 최소화할 수 있다.
이와 같이 본 발명에 따른 반도체 메모리 모듈에서는, 공통(common) 관계의 터미널들을 서로 근접한 에지 영역들에 대칭적으로 각각 배치시킴으로써, 각각의 스터브의 길이를 최소화(예컨대, stub31의 길이 및 stub32의 길이를 최소화하고 stub33의 길이 및 stub34의 길이를 최소화)한다. 각각의 스터브의 길이(stub length)를 최소화하면 반도체 메모리 모듈의 동작을 상대적으로 더 고속화시킬 수 있다.
도 3에서 제 1 반도체 메모리 소자 A1의 소정 터미널들(CA1~CA4), 제 2 반도체 메모리 소자 B1의 소정 터미널들(CA1~CA4), 제 3 반도체 메모리 소자 A2의 소정 터미널들(CA1~CA4) 및 제 4 반도체 메모리 소자 B2의 소정 터미널들(CA1~CA4)은 본딩 패드(bonding pad)들, 솔더 볼 패드(solder ball pad)들, 재배선(RDL: ReDistribution Line) 패드들 또는 플립칩 범핑 패드(flip-chip bumping pad)들 등을 나타낸다고 할 수 있다. 다만, 본 발명의 실시예가 위와 같은 패드들의 경우만으로 한정되는 것은 아니며, 상호 접속 터미널(interconnection terminal)으로서의 다양한 패드들을 배치함에 있어서 본 발명이 적용될 수 있다.
도 3에서 제 1 반도체 메모리 소자 A1 및 제 4 반도체 메모리 소자 B2는 M 타입으로 도시되어 있고, 제 2 반도체 메모리 소자 B1 및 제 3 반도체 메모리 소자 A2는 N 타입으로 도시되어 있다. 도 4a를 참조하여 M 타입과 N 타입을 설명한다.
도 4a 및 도 4b는 본 발명에 따른 반도체 메모리 모듈의 다양한 실시예를 설명하기 위한 도면이다.
도 4a에서 보듯이, 제 1 반도체 메모리 소자 A1의 터미널들 중에서 소정의 터미널들(TA1~TA7)과 제 2 반도체 메모리 소자 B1의 소정 터미널들(TB1~TB7)은 서로 거울 대칭의 형태가 되도록 배치되고, 제 3 반도체 메모리 소자 A2의 소정 터미널들(TC7~TC1)과 제 4 반도체 메모리 소자 B2의 소정 터미널들(TD7~TD1)은 서로 거울 대칭의 형태가 되도록 배치된다. 제 1 형태(M 타입)와 제 2 형태(N 타입)가 쌍을 이루어 상기 거울 대칭의 형태를 구성하는 경우에, 제 1 반도체 메모리 소자 A1의 소정 터미널들(TA1~TA7)은 제 1 형태(M 타입)가 되도록 형성되고, 제 2 반도체 메모리 소자 B1의 소정 터미널들(TB1~TB7)은 제 2 형태(N 타입)가 되도록 형성된다. 또한, 제 3 반도체 메모리 소자 A2의 소정 터미널들(TC7~TC1)은 제 2 형태(N 타입)가 되도록 형성되고, 제 4 반도체 메모리 소자 B2의 소정 터미널들(TD7~TD1)은 제 1 형태(M 타입)가 되도록 형성된다.
이와 같이, 쌍을 이루는 반도체 메모리 소자들(A1과 B1, A2와 B2)의 소정 터미널들이 서로 거울 대칭의 형태가 되도록 배치되려면, 쌍을 이루는 반도체 메모리 소자들(A1과 B1, A2와 B2) 중에서 어느 하나의 반도체 메모리 소자의 소정 터미널들은 제 1 형태(M 타입)가 되도록 형성되어야 하고, 쌍을 이루는 반도체 메모리 소자들(A1과 B1, A2와 B2) 중에서 다른 하나의 반도체 메모리 소자의 소정 터미널들은 제 2 형태(N 타입)가 되도록 형성되어야 한다. 거울 대칭의 형태를 위한 반도체 메모리 소자의 2 가지 제작 방식을 다음과 같이 고려해 볼 수 있다.
첫번째 제작 방식은 처음부터 반도체 메모리 소자들을 M 타입과 N 타입으로 분류해서 별도로 제작하는 방식이다. 첫번째 제작 방식에 의하면, 도 4a에서, 제 1 반도체 메모리 소자 A1의 소정 터미널들(TA1~TA7) 및 제 4 반도체 메모리 소자 B2의 소정 터미널들(TD7~TD1)은 처음부터 제 1 형태(M 타입)가 되도록 형성된다. 이와 별도로, 제 2 반도체 메모리 소자 B1의 소정 터미널들(TB1~TB7) 및 제 3 반도체 메모리 소자 A2의 소정 터미널들(TC7~TC1)은 처음부터 제 2 형태(N 타입)가 되도록 형성된다.
두번째 제작 방식은, 1 차적으로 반도체 메모리 소자들을 모두 기본 형태로 제작한 후에, 2 차적으로 스위칭 옵션(switching option) 또는 퓨즈 커팅(fuse cutting)에 의해서 어떤 반도체 메모리 소자들은 M 타입이 되도록 하고 다른 반도체 메모리 소자들은 N 타입이 되도록 하는 방식이다. 두번째 제작 방식에 의하면, 도 4a에서, 1 차적으로 제 1 반도체 메모리 소자 A1, 제 2 반도체 메모리 소자 B1, 제 3 반도체 메모리 소자 A2 및 제 4 반도체 메모리 소자 B2는 모두 기본 형태로 제작되고, 2 차적으로 스위칭 옵션이나 퓨즈 커팅에 의해서, 제 1 반도체 메모리 소자 A1의 소정 터미널들(TA1~TA7) 및 제 4 반도체 메모리 소자 B2의 소정 터미널들(TD7~TD1)은 제 1 형태(M 타입)로 되고, 제 2 반도체 메모리 소자 B1의 소정 터미널들(TB1~TB7) 및 제 3 반도체 메모리 소자 A2의 소정 터미널들(TC7~TC1)은 제 2 형태(N 타입)로 된다.
한편, 도 3 및 도 4a에서 살펴본 제 1 반도체 메모리 소자 A1, 제 2 반도체 메모리 소자 B1, 제 3 반도체 메모리 소자 A2 및 제 4 반도체 메모리 소자 B2는 칩(chip), 재배선(RDL:ReDistribution Line) 칩, 패키지(package) 또는 웨이퍼 레벨 패키지(wafer level package) 등을 나타낸다고 할 수 있다. 그리고, 도 3 및 도 4a에서 살펴본 반도체 메모리 소자의 범위에는 단일 소자(mono device) 또는 단일 소자들이 적층된 적층 소자(stack device) 등이 포함된다. 특히, 도 4b에는 단일 칩들(chip1, chip2)이 적층된 반도체 메모리 소자가 예시되어 있다. 다만, 본 발명의 실시예가 앞서 예시한 반도체 메모리 소자들의 경우만으로 한정되는 것은 아니며, 본 발명은 그 외에도 다양한 반도체 메모리 소자들을 구비하는 반도체 메모리 모듈에 적용될 수 있다.
이상에서는 본 발명을 장치 발명의 측면에서 설명하였으나, 본 발명은 다음과 같이 방법 발명의 측면에서 파악될 수도 있다. 즉, 제 1 반도체 메모리 소자(A1) 내지 제 4 반도체 메모리 소자(B2)를 구비하는 반도체 메모리 모듈에서의 터미널 배치 방법에 있어서, 본 발명에 따른 반도체 메모리 모듈에서의 터미널 배치 방법을 다음과 같은 기술적 특징을 구비한다. 이하에서는 도 3을 참조하여 설명 한다.
제 1 반도체 메모리 소자(A1)의 소정 터미널들(CA1~CA4)은 제 2 반도체 메모리 소자(B1)에 근접한 에지 영역에 배치하고, 제 2 반도체 메모리 소자(B1)의 소정 터미널들(CA1~CA4)은 제 1 반도체 메모리 소자(A1)에 근접한 에지 영역에 배치하되, 제 1 반도체 메모리 소자(A1)의 소정 터미널들(CA1~CA4)과 제 2 반도체 메모리 소자(B1)의 소정 터미널들(CA1~CA4)은 서로 대칭이 되도록 배치한다. 그리고, 제 3 반도체 메모리 소자(A2)의 소정 터미널들(CA1~CA4)은 제 4 반도체 메모리 소자(B2)에 근접한 에지 영역에 배치하고, 제 4 반도체 메모리 소자(B2)의 소정 터미널들(CA1~CA4)은 제 3 반도체 메모리 소자(A2)에 근접한 에지 영역에 배치하되, 제 3 반도체 메모리 소자(A2)의 소정 터미널들(CA1~CA4)과 제 4 반도체 메모리 소자(B2)의 소정 터미널들(CA1~CA4)은 서로 대칭이 되도록 배치한다.
도 3에서 보듯이, 제 1 반도체 메모리 소자(A1) 내지 제 4 반도체 메모리 소자(B2) 각각이 터미널 1 내지 터미널 N을 구비하는 경우에, 제 1 반도체 메모리 소자(A1)의 터미널 n(예컨대, CA1), 제 2 반도체 메모리 소자(B1)의 터미널 n(예컨대, CA1), 제 3 반도체 메모리 소자(A2)의 터미널 n(예컨대, CA1) 및 제 4 반도체 메모리 소자(B2)의 터미널 n(예컨대, CA1)은, 공통의 트레이스(trace10)로부터 커맨드 신호 또는 어드레스 신호를 공통적으로 입력받는 공통 관계의 터미널들이다. 여기서, n은 1~N 중에서 임의의 자연수를 나타낸다.
제 1 반도체 메모리 소자(A1)의 터미널 n(예컨대, CA1)은 제 1 스터브(예컨대, stub31), 공통의 트레이스(trace21, trace10) 및 공통의 모듈 탭(TAB)을 통하 여 외부의 메모리 컨트롤러(예컨대, 도 1b에서의 120)로부터 신호를 입력받는다. 제 2 반도체 메모리 소자(B1)의 터미널 n(예컨대, CA1)은 제 2 스터브(예컨대, stub32), 공통의 트레이스(trace21, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받는다. 제 3 반도체 메모리 소자(A2)의 터미널 n(예컨대, CA1)은 제 3 스터브(예컨대, stub33), 공통의 트레이스(trace22, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받는다. 제 4 반도체 메모리 소자(B2)의 터미널 n(예컨대, CA1)은 제 4 스터브(예컨대, stub34), 공통의 트레이스(trace22, trace10) 및 공통의 모듈 탭(TAB)을 통하여 외부의 메모리 컨트롤러로부터 신호를 입력받는다.
이와 같은 경우에, 제 1 반도체 메모리 소자(A1)의 터미널 n(예컨대, CA1)과 제 2 반도체 메모리 소자(B1)의 터미널 n(예컨대, CA1)을 서로 근접한 에지 영역들에 대칭적으로 각각 배치하고, 제 3 반도체 메모리 소자(A2)의 터미널 n(예컨대, CA1)과 제 4 반도체 메모리 소자(B2)의 터미널 n(예컨대, CA1)을 서로 근접한 에지 영역들에 대칭적으로 각각 배치함으로써, 제 1 스터브(예컨대, stub31)의 길이, 제 2 스터브(예컨대, stub32)의 길이, 제 3 스터브(예컨대, stub33)의 길이 및 제 4 스터브(예컨대, stub34)의 길이를 최소화할 수 있다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 반도체 메모리 모듈에서는 공통(common) 관계의 터미널들이 서로 근접한 에지 영역들에 대칭적으로 각각 배치됨으로써 각각의 스터브의 길이(stub length)가 최소화되므로, 본 발명에 의하면 반도체 메모리 모듈의 동작을 상대적으로 더 고속화시킬 수 있다.
Claims (20)
- 제 1 반도체 메모리 소자(device)와 제 2 반도체 메모리 소자를 구비하는 반도체 메모리 모듈(module)에 있어서,상기 제 1 반도체 메모리 소자의 터미널들 중에서 소정의 터미널들(이하, 제 1 반도체 메모리 소자의 소정 터미널들이라 함)은 상기 제 1 반도체 메모리 소자의 에지 영역(edge region)들 중에서 상기 제 2 반도체 메모리 소자에 근접한 에지 영역에 배치되고,상기 제 2 반도체 메모리 소자의 터미널들 중에서 소정의 터미널들(이하, 제 2 반도체 메모리 소자의 소정 터미널들이라 함)은 상기 제 2 반도체 메모리 소자의 에지 영역들 중에서 상기 제 1 반도체 메모리 소자에 근접한 에지 영역에 배치되며,상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치되는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 반도체 메모리 소자의 소정 터미널들 중에서 어느 하나의 터미널(이하, 제 1 터미널이라 함)과 상기 제 2 반도체 메모리 소자의 소정 터미널들 중에서 상기 제 1 터미널과 대칭되도록 배치되는 터미널(이하, 제 2 터미널이라 함) 은 멀티 드롭(Multi-drop) 방식에 의하여 서로 연결되는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 2 항에 있어서,상기 제 1 터미널과 상기 제 2 터미널은 하나의 트레이스(trace)로부터 신호를 공통적으로 입력받는 공통(common) 관계의 터미널들인 것을 특징으로 하는 반도체 메모리 모듈.
- 제 3 항에 있어서상기 공통 관계의 터미널들이 상기 하나의 트레이스로부터 공통적으로 입력받는 신호는 커맨드 신호(command signal) 또는 어드레스 신호(address signal)인 것을 특징으로 하는 반도체 메모리 모듈.
- 제 3 항에 있어서,상기 제 1 터미널은 제 1 스터브(stub), 공통의 트레이스 및 공통의 모듈 탭(module tab)을 통하여 외부의 메모리 컨트롤러로부터 커맨드 신호(command signal) 또는 어드레스 신호(address signal)를 입력받고,상기 제 2 터미널은 제 2 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 커맨드 신호 또는 상기 어드레스 신호를 입력받는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 5 항에 있어서,상기 제 1 터미널과 상기 제 2 터미널이 서로 근접한 에지 영역들에 대칭적으로 각각 배치됨으로써, 상기 제 1 스터브의 길이와 상기 제 2 스터브의 길이가 최소화되는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 반도체 메모리 소자의 소정 터미널들 및 상기 제 2 반도체 메모리 소자의 소정 터미널들은,본딩 패드(bonding pad)들, 솔더 볼 패드(solder ball pad)들, 재배선(RDL: ReDistribution Line) 패드들 또는 플립칩 범핑 패드(flip-chip bumping pad)들인 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 거울 대칭의 형태가 되도록 배치되며, 제 1 형태와 제 2 형태가 쌍을 이루어 상기 거울 대칭의 형태를 구성하는 경우에,상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 1 형태가 되도록 형성되고, 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 2 형태가 되도록 형성되는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 거울 대칭의 형태가 되도록 배치되며, 제 1 형태와 제 2 형태가 쌍을 이루어 상기 거울 대칭의 형태를 구성하는 경우에,상기 제 1 반도체 메모리 소자의 소정 터미널들 및 상기 제 2 반도체 메모리 소자의 소정 터미널들은 기본 형태가 되도록 1 차적으로 형성된 후, 2 차적으로 스위칭 옵션(switching option) 또는 퓨즈 커팅(fuse cutting)에 의해서, 상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 1 형태로 되고 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 2 형태로 되는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 반도체 메모리 소자 및 상기 제 2 반도체 메모리 소자는,칩(chip), 재배선(RDL:ReDistribution Line) 칩, 패키지(package) 또는 웨이퍼 레벨 패키지(wafer level package)인 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,상기 제 1 반도체 메모리 소자 및 상기 제 2 반도체 메모리 소자는,단일 소자(mono device) 또는 단일 소자들이 적층된 적층 소자(stack device)인 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 항에 있어서,2 열(제 1 열의 제 1 반도체 메모리 소자들 및 제 2 열의 제 2 반도체 메모리 소자들) 이상의 반도체 메모리 소자들을 구비하는 것을 특징으로 하는 반도체 메모리 모듈.
- 제 1 반도체 메모리 소자 내지 제 4 반도체 메모리 소자를 구비하는 반도체 메모리 모듈에서의 터미널 배치 방법에 있어서,상기 제 1 반도체 메모리 소자의 소정 터미널들은 상기 제 2 반도체 메모리 소자에 근접한 에지 영역에 배치하고, 상기 제 2 반도체 메모리 소자의 소정 터미널들은 상기 제 1 반도체 메모리 소자에 근접한 에지 영역에 배치하되, 상기 제 1 반도체 메모리 소자의 소정 터미널들과 상기 제 2 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치하고,상기 제 3 반도체 메모리 소자의 소정 터미널들은 상기 제 4 반도체 메모리 소자에 근접한 에지 영역에 배치하고, 상기 제 4 반도체 메모리 소자의 소정 터미널들은 상기 제 3 반도체 메모리 소자에 근접한 에지 영역에 배치하되, 상기 제 3 반도체 메모리 소자의 소정 터미널들과 상기 제 4 반도체 메모리 소자의 소정 터미널들은 서로 대칭이 되도록 배치하는 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 13 항에 있어서,상기 제 1 반도체 메모리 소자 내지 상기 제 4 반도체 메모리 소자 각각이 터미널 1 내지 터미널 N을 구비하는 경우에,상기 제 1 반도체 메모리 소자의 터미널 n(이하, n은 1~N 중에서 임의의 자연수), 상기 제 2 반도체 메모리 소자의 터미널 n, 상기 제 3 반도체 메모리 소자의 터미널 n 및 상기 제 4 반도체 메모리 소자의 터미널 n은, 공통의 트레이스로부터 신호를 공통적으로 입력받는 공통 관계의 터미널들인 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 14 항에 있어서,상기 제 1 반도체 메모리 소자의 터미널 n은 제 1 스터브, 상기 공통의 트레이스 및 공통의 모듈 탭을 통하여 외부의 메모리 컨트롤러로부터 상기 신호를 입력받고,상기 제 2 반도체 메모리 소자의 터미널 n은 제 2 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 신호를 입력받고,상기 제 3 반도체 메모리 소자의 터미널 n은 제 3 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 신호를 입력받으며,상기 제 4 반도체 메모리 소자의 터미널 n은 제 4 스터브, 상기 공통의 트레이스 및 상기 공통의 모듈 탭을 통하여 상기 외부의 메모리 컨트롤러로부터 상기 신호를 입력받는 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 15 항에 있어서,상기 제 1 반도체 메모리 소자의 터미널 n과 상기 제 2 반도체 메모리 소자의 터미널 n을 서로 근접한 에지 영역들에 대칭적으로 각각 배치하고, 상기 제 3 반도체 메모리 소자의 터미널 n과 상기 제 4 반도체 메모리 소자의 터미널 n을 서로 근접한 에지 영역들에 대칭적으로 각각 배치함으로써, 상기 제 1 스터브의 길이 내지 상기 제 4 스터브의 길이를 최소화하는 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 14 항에 있어서,상기 공통 관계의 터미널들은 상기 공통의 트레이스로부터 커맨드 신호 또는 어드레스 신호를 공통적으로 입력받는 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 13 항에 있어서,상기 제 1 반도체 메모리 소자의 소정 터미널들 내지 상기 제 4 반도체 메모 리 소자의 소정 터미널들은,본딩 패드들, 솔더 볼 패드들, 재배선 패드들 또는 플립칩 범핑 패드들인 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 13 항에 있어서,상기 제 1 반도체 메모리 소자 내지 상기 제 4 반도체 메모리 소자는,칩, 재배선 칩, 패키지 또는 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
- 제 13 항에 있어서,상기 제 1 반도체 메모리 소자 내지 상기 제 4 반도체 메모리 소자는,단일 소자 또는 단일 소자들이 적층된 적층 소자인 것을 특징으로 하는 반도체 메모리 모듈에서의 터미널 배치 방법.
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