KR20080071713A - 대칭 신호 채널구조를 갖는 메모리모듈 - Google Patents

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Abstract

본 발명은 대칭 신호 채널구조를 갖는 메모리모듈을 개시한다. 개시된 대칭 신호 채널구조를 갖는 메모리모듈은 내부에 유전체가 충진되며, 상면과 하면을 관통하여 비아 홀이 형성되는 기판; 상기 기판의 센터에 배열되며 상기 비아 홀과 전기적으로 연결되는 기준 신호 선; 상기 비아 홀과 전기적으로 연결되며, 상기 기준 신호 선을 기준으로 양쪽에 대칭으로 배열되는 적어도 하나 이상의 전원/접지 선; 및 상기 비아 홀과 전기적으로 연결되며, 상기 기준 신호 선을 기준으로 양쪽에 대칭으로 배열되는 적어도 하나 이상의 연결 신호 선;을 포함하되, 상기 기준 신호 선을 통해 전달되는 신호가 상기 기준 신호 선 양쪽으로 대칭적으로 배열된 각 상기 전원/접지 선과 상기 연결 신호 선에 동일하게 전달된다.
비아 홀, 신호 선, 대칭, 메모리모듈

Description

대칭 신호 채널구조를 갖는 메모리모듈{Memory Module Having Symmetric Signal Channel Structure}
도 1은 일반적인 메모리모듈을 개략적으로 도시한 평면도
도 2는 종래 메모리모듈에 있어서 6층 구조의 기판을 보인 종단면도
도 3은 종래 메모리모듈에 있어서 기판의 신호 채널구조를 설명하는 사시도
도 4는 본 발명의 제 1 실시 예에 따른 메모리모듈에 있어서 8층 구조를 갖는 기판의 종단면도
도 5는 본 발명의 제 1 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 개념적으로 설명하는 사시도
도 6은 본 발명의 제 2 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 개념적으로 설명하는 사시도
도 7은 본 발명의 제 3 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 개념적으로 설명하는 사시도
도 8은 본 발명의 제 4 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 개념적으로 설명하는 사시도
도 9와 도 10은 본 발명과 종래 기술에 대한 신호 충실도를 비교 설명하는 그래프
*주요부분에 대한 도면부호
100:메모리모듈
110:기판
120:메모리 집적회로
111:유전체
112:비아 홀
113:기준 신호 선
114,116:전원/접지 선
115,117:연결 신호 선
본 발명은 메모리모듈에 관한 것으로, 특히 메모리모듈의 기판의 신호 채널 구조를 개선한 대칭 신호 채널구조를 갖는 메모리모듈에 관한 것이다.
일반적으로 널리 알려진 바와 같이 메모리모듈은 반도체 메모리의 용량을 확장하기 위하여 인쇄회로기판에 여러 개의 반도체 메모리용 직접회로를 고 밀도로 실장한 것이다. 메모리모듈은 인쇄회로기판에 실장되는 형태에 따라 여러 가지의 제품으로서 제조되고 최종적으로 시스템용 인쇄회로기판의 소켓에 삽입 설치되어 사용되고 있다.
도 1은 종래 메모리모듈을 개략적으로 도시한 평면도이다.
도 1에 도시된 바와 같이, 종래의 메모리모듈(1)은 기판(10)의 정해진 영역에 다수의 메모리 직접회로(2)들이 실장되어 있다. 기판(10)의 장변 일측 가장자리를 따라 일정한 간격으로 도전성 연결부(3)들이 형성되어 있다. 상기 도전성 연결부(3)는 메모리 직접회로(2)와 전기적으로 연결되어 있다.
도 2는 종래 메모리모듈에 있어서 6층 구조의 기판을 보인 종단면도이다.
도 2에 도시된 바와 같이, 종래 메모리모듈(1)에서는 기판(10)의 내부에 유전체(11)가 충전되어 있다. 기판(10)의 가운데에는 2개의 신호 선(12)이 대향되어 있고, 그 신호 선(12)의 양쪽으로 전원/접지선(13), 그리고 다시 신호 선(14)이 배열된다.
도 3은 종래 메모리모듈에 있어서 기판의 신호 채널구조를 설명하는 사시도이다.
도 3에 도시된 바와 같이, 종래 메모리모듈에 있어서는, 기판(10)의 상면과 하면을 관통하여 비아 홀(15)이 형성되어 있다. 상기 기판(10)의 상면과 하면에는 비아 홀(15)과 전기적으로 연결되는 신호 선(16)(17)이 형성되어 있다. 상기 기판(10)의 내부에는 비아 홀(15)과 전기적으로 연결되는 신호 선(18)이 배열되어 있다. 기판(10)의 내부에 배열된 각 신호 선(18)은 각 도전성 연결부(3:도1 참조)와 전기적으로 연결되며, 기판(10)의 상면과 하면에 형성된 신호 선(16)(17)은 메모리 집적회로(19)와 전기적으로 연결된다.
이와 같이 구성된 종래 메모리모듈에 있어서는 도 2 및 도 3에 도시된 바와 같이, 신호가 기판(10)의 내부에 배열된 신호 선(18), 비아 홀(15)을 거쳐 기 판(10)의 양쪽에 배열된 각 신호 선(16)(17)으로 전달되는 데, 이때 상기 신호 선(18)을 기준으로 기판(10)의 양쪽에 배열된 각 신호 선(16)(17)이 비대칭으로 배열되어 있기 때문에, 신호 충실도 측면에서 매우 취약하여 초고속 신호 전달을 필요로 하는 제품에 적용할 수 없는 문제점이 있다.
따라서, 본 발명은 이와 같은 문제점을 감안하여 고안된 것으로, 본 발명이 이루고자 하는 과제는 신호 충실도를 향상시킬 수 있는 대칭 신호 채널구조를 갖는 메모리모듈을 제공하는데에 있다.
이와 같은 기술적 과제를 구현하기 위하여 본 발명에 따른 대칭 신호 채널구조를 갖는 메모리모듈은, 기판과 상기 기판의 양쪽 면에 실장되는 복수 개의 메모리 직접회로를 구비한다. 상기 기판의 내부에는 유전체가 충진되어 있다. 기판의 상면과 하면을 관통하여 비아 홀이 형성되어 있다. 상기 기판의 센터에는 기준 신호 선이 배열되며 상기 비아 홀과 전기적으로 연결되어 있다.
상기 기준 신호 선을 기준으로 양쪽에 적어도 하나 이상의 전원/접지 선이 대칭으로 배열되어 있으며, 상기 전원/접지 선은 상기 비아 홀과 전기적으로 연결되어 있다.
상기 기준 신호 선을 기준으로 양쪽에 적어도 하나 이상의 연결 신호 선이 배열되어 있으며, 상기 연결 신호 선은 상기 비아 홀과 전기적으로 연결되어 있다.
상기 기준 신호 선을 기준으로 양쪽으로 상기 전원/접지 선 그리고 연결 신 호 선이 순차적으로 배열되어 있다.
따라서, 상기 기준 신호 선을 통해 전달되는 신호가 상기 기준 신호 선 양쪽으로 배열된 각 상기 전원/접지 선과 상기 연결 신호 선에 동일하게 전달된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다.
도 4는 본 발명의 제 1 실시 예에 따른 메모리모듈에 있어서 8층 구조를 갖는 기판의 종단면도이고, 도 5는 본 발명의 제 1 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 개념적으로 설명하는 사시도이다.
도 4 및 도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 메모리모듈(100)은 "T 분기 타입"을 보인 것으로, 기판(110)과 상기 기판(110)의 양쪽 면의 정해진 영역에 실장되는 적어도 하나 이상의 메모리 집적회로(120)을 구비한다.
기판(110)의 표면에는 메모리 집적회로(120)들이 실장을 위한 실장 영역이 형성되어 있다.
기판(110)의 내부에는 유전체(111)가 충진되어 있고, 기판(110)의 상면과 하면을 관통하여 비아 홀(112)이 형성되어 있다. 기판(110)의 내부 센터에는 기준 신호 선(113)이 배열되어 있으며, 상기 기준 신호 선(113)은 상기 비아 홀(112)과 전기적으로 연결되어 있다. 상기 기준 신호 선(113)을 기준으로 양쪽에 적어도 하나 이상의 전원/접지 선(114)(116)이 대칭으로 배열되어 있으며, 상기 비아 홀(112)과 전기적으로 연결되어 있다. 상기 기준 신호 선(113)을 기준으로 양쪽에 적어도 하나 이상의 연결 신호 선(115)(117)이 대칭으로 배열되어 있으며, 상기 비아 홀(112)과 전기적으로 연결되어 있다. 상기 기준 신호 선(113)을 기준으로 양쪽으로 상기 전원/접지 선(114)(116) 그리고 연결 신호 선(115)(117)이 순차적으로 배열되어 있다.
이와 같이 구성된 제 1 실시 예에 따른 메모리모듈(100)에 있어서는, 기준 신호 선(113)을 기준으로 양쪽으로 적어도 하나 이상의 전원/접지 선(114)(116)이 대칭으로 배열되어 있고, 또 적어도 하나 이상의 연결 신호 선(115)(117)이 대칭으로 배열되어 있다. 즉 기판(110)의 신호 채널구조가 대칭으로 구성되어 있으므로, 기준 신호 선(113)으로부터 입력된 신호가 기판(110)의 양쪽에 위치한 연결 신호 선으로 동일한 시간으로 전달됨으로써 신호 충실도를 향상시키게 되는 것이다.
도 6은 본 발명의 제 2 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 설명하는 종단면도이다.
도 6에 도시된 바와 같이, 본 발명의 제 2 실시 예에 따른 메모리모듈(200)은 "Star 분기 타입"을 보인 것으로, 기판(210)과 상기 기판(210)의 양쪽 면의 정해진 영역에 실장되는 적어도 하나 이상의 메모리 직접회로(220)를 구비한다.
기판(210)의 표면에는 메모리 직접회로(220)들이 실장을 위한 실장 영역이 형성되어 있다.
기판(210)의 내부에는 유전체(미도시)가 충진되어 있고, 기판(210)의 상면과 하면을 관통하여 비아 홀(212)이 형성되어 있다. 기판(210)의 내부 센터에는 기준 신호 선(213)이 배열되어 있으며, 상기 기준 신호 선(213)은 상기 비아 홀(212)과 전기적으로 연결되어 있다. 상기 기준 신호 선(213)을 기준으로 양쪽에 적어도 하 나 이상의 연결 신호 선(217)이 대칭으로 배열되어 있으며, 상기 비아 홀(212)과 전기적으로 연결되어 있다.
도 7은 본 발명의 제 3 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 설명하는 종단면도이다.
도 7에 도시된 바와 같이, 본 발명의 제 3 실시 예에 따른 메모리모듈(300)은 "차동(Differential) 분기 타입"을 보인 것으로, 기판(310)과 상기 기판(310)의 양쪽 면의 정해진 영역에 실장되는 적어도 하나 이상의 메모리 직접회로(320)를 구비한다.
기판(310)의 표면에는 메모리 직접회로(320)들의 실장을 위한 실장 영역이 형성되어 있다.
기판(310)의 내부에는 유전체(미도시)가 충진되어 있고, 기판(310)의 상면과 하면을 관통하여 비아 홀(312)이 형성되어 있다. 기판(310)의 내부 센터에는 기준 신호 선(313)이 배열되어 있으며, 상기 각 기준 신호 선(313)은 상기 각 비아 홀(312)과 전기적으로 연결되어 있다. 상기 각 기준 신호 선(313)을 기준으로 양쪽에 적어도 하나 이상의 연결 신호 선(317)이 대칭으로 배열되어 있으며, 상기 비아 홀(312)과 전기적으로 연결되어 있다.
도 8은 본 발명의 제 4 실시 예에 따른 메모리모듈에 있어서 기판의 신호 채널구조를 설명하는 종단면도이다.
본 발명의 제 4 실시 예에 따른 메모리모듈은 "Fly By"분기 타입을 보인 것으로, 기판(410)과 상기 기판(410)의 양쪽 면의 정해진 영역에 실장되는 적어도 하 나 이상의 메모리 직접회로(420)를 구비한다. 기판(410)의 표면에는 메모리 직접회로(420)들이 실장을 위한 실장 영역이 형성되어 있다.
기판(410)의 내부에는 유전체(미도시)가 충진되어 있고, 기판(410)의 상면과 하면을 관통하여 비아 홀(412)이 형성되어 있다. 기판(410)의 내부 센터에는 기준 신호 선(413)이 배열되어 있으며, 상기 기준 신호 선(413)은 상기 비아 홀(412)과 전기적으로 연결되어 있다. 상기 기준 신호 선(413)을 기준으로 양쪽에 적어도 하나 이상의 연결 신호 선(417)이 대칭으로 배열되어 있으며, 상기 비아 홀(412)과 전기적으로 연결되어 있다.
도 9 및 도 10은 본 발명과 종래 기술에 대한 신호 충실도를 비교 설명하는 그래프이다.
도 9는 종래 기술에 있어서의 신호 충실도를 보인 것이고, 도 10은 본 발명에 있어서의 신호 충실도를 보인 것이다.
각각의 그래프에 있어서 횡축은 Aperture를 나타내며, 종축은 전압을 나타낸다.
도 9에 도시된 바와 같이, 종래 기술에 있어서는 Aperture가 120.17ps이고 Skew가 24.24ps인 반면에, 도 10 도시된 바와 같이, 본 발명에 있어서는 Aperture가 128.30ps이고 Skew가 16.48ps로 측정되었다.
즉, 본 발명에 있어서는 Aperture는 6.8%증가하고, Skew는 32% 감소 되었으며, 아이윈도우(Eye window)가 향상되었다.
이러한 데이터를 기초로 해서 판단해 볼 때, 본 발명은 종래 기술보다 신호 충실도가 향상되었음을 확인할 수 있다.
이상 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라, 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 기판 내부의 신호 선을 대칭구조로 배열함으로써 신호 충실도를 대폭 향상시킬 수 있어, 초고속 신호전달을 요구하는 제품에 손쉽게 적용될 수 있다.

Claims (4)

  1. 내부에 유전체가 충진되며, 상면과 하면을 관통하여 비아 홀이 형성되는 기판;
    상기 기판의 센터에 배열되며 상기 비아 홀과 전기적으로 연결되는 기준 신호 선;
    상기 비아 홀과 전기적으로 연결되며, 상기 기준 신호 선을 기준으로 양쪽에 대칭으로 배열되는 적어도 하나 이상의 전원/접지 선; 및
    상기 비아 홀과 전기적으로 연결되며, 상기 기준 신호 선을 기준으로 양쪽에 대칭으로 배열되는 적어도 하나 이상의 연결 신호 선;을 포함하되,
    상기 기준 신호 선을 통해 전달되는 신호가 상기 기준 신호 선 양쪽으로 대칭적으로 배열된 각 상기 전원/접지 선과 상기 연결 신호 선에 동일하게 전달되는 것을 특징으로 하는 대칭 신호 채널구조를 갖는 메모리모듈.
  2. 제 1항에 있어서,
    상기 기준 신호 선을 기준으로 양쪽으로 상기 전원/접지 선 그리고 연결 신호 선이 순차적으로 배열되는 것을 특징으로 하는 대칭 신호 채널구조를 갖는 메모리모듈.
  3. 내부에 충진되는 유전체, 상면과 하면을 관통하는 비아 홀, 센터에 배열되며 상기 비아 홀과 전기적으로 연결되는 기준 신호 선, 상기 비아 홀과 전기적으로 연결되며 상기 기준 신호 선을 기준으로 양쪽에 대칭으로 배열되는 적어도 하나 이상의 전원/접지 선, 상기 비아 홀과 전기적으로 연결되며 상기 기준 신호 선을 기준으로 양쪽에 대칭으로 배열되는 적어도 하나 이상의 연결 신호 선을 구비하는 기판; 및
    상기 기판의 양쪽 면의 정해진 영역에 실장되는 적어도 하나 이상의 메모리 직접회로를 포함하는 대칭 신호 채널구조를 갖는 메모리모듈.
  4. 제 3항에 있어서,
    상기 기준 신호 선을 기준으로 양쪽으로 상기 전원/접지 선 그리고 연결 신호 선이 순차적으로 배열되는 것을 특징으로 하는 대칭 신호 채널구조를 갖는 메모리모듈.
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* Cited by examiner, † Cited by third party
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US12022619B2 (en) 2020-08-06 2024-06-25 Samsung Electronics Co., Ltd. Semiconductor chip module

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