JP2001024146A - 半導体装置および半導体装置の実装方法 - Google Patents
半導体装置および半導体装置の実装方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 複数個の半導体装置を実装する場合に、配線
構成を簡素にすると共に、配線構成により生ずる不具合
を極力抑制する。 【解決手段】 対象としている基準半導体チップ１１に
対して、共通に接続すべき電極１４ａ〜１４ｄが辺部１
１ａに形成されている。これと鏡像対称関係に形成され
る半導体チップ１２は、辺部１２ａに共通接続電極１５
ａ〜１５ｄが形成される。プリント基板１３上に中心線
Ｓを挟んで対向するように配置実装する。配線パターン
１６ａ〜１６ｄにより共通に接続することで、電気的に
バランスのとれた接続を得ることができる。
構成を簡素にすると共に、配線構成により生ずる不具合
を極力抑制する。 【解決手段】 対象としている基準半導体チップ１１に
対して、共通に接続すべき電極１４ａ〜１４ｄが辺部１
１ａに形成されている。これと鏡像対称関係に形成され
る半導体チップ１２は、辺部１２ａに共通接続電極１５
ａ〜１５ｄが形成される。プリント基板１３上に中心線
Ｓを挟んで対向するように配置実装する。配線パターン
１６ａ〜１６ｄにより共通に接続することで、電気的に
バランスのとれた接続を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電極を有す
る構成の基準半導体装置に対して、それら複数の電極の
うちの２個以上と電気的に接続される共通接続電極を有
する半導体装置および半導体装置の実装方法に関する。
る構成の基準半導体装置に対して、それら複数の電極の
うちの２個以上と電気的に接続される共通接続電極を有
する半導体装置および半導体装置の実装方法に関する。
【０００２】
【発明が解決しようとする課題】一般に、半導体装置に
おいては、複数の電極を備えた構成とされているので、
同じ半導体装置を複数個実装する回路構成の場合には、
その配線の都合から、次のような問題が発生する場合が
ある。例えば、図７に示す構成のベアチップ実装する２
個の半導体チップ１，２で説明する。各半導体チップ
１，２にはそれぞれ４個の電極１ａ〜１ｄ，２ａ〜２ｄ
が形成されているとする。
おいては、複数の電極を備えた構成とされているので、
同じ半導体装置を複数個実装する回路構成の場合には、
その配線の都合から、次のような問題が発生する場合が
ある。例えば、図７に示す構成のベアチップ実装する２
個の半導体チップ１，２で説明する。各半導体チップ
１，２にはそれぞれ４個の電極１ａ〜１ｄ，２ａ〜２ｄ
が形成されているとする。
【０００３】これらの各電極１ａ〜１ｄ，２ａ〜２ｄ
は、それぞれ１ａと２ａ、１ｂと２ｂというように両者
の間で接続するように実装基板３に配線パターン３ａ〜
３ｄが形成される。このとき、２個の半導体チップ１，
２は、電極１ａ〜１ｄ，２ａ〜２ｄの配置状態が同じで
あるから、それらを並べて実装する場合に、電極間の配
線３ａ〜３ｇは、図示のように、複雑なパターンを設け
る必要が生じてくる。
は、それぞれ１ａと２ａ、１ｂと２ｂというように両者
の間で接続するように実装基板３に配線パターン３ａ〜
３ｄが形成される。このとき、２個の半導体チップ１，
２は、電極１ａ〜１ｄ，２ａ〜２ｄの配置状態が同じで
あるから、それらを並べて実装する場合に、電極間の配
線３ａ〜３ｇは、図示のように、複雑なパターンを設け
る必要が生じてくる。
【０００４】したがって、２個の半導体チップ１，２の
制御信号やセンス信号などはそれぞれ実装基板３上で個
別に引き回した上で共通線に接続されることになり、こ
れによって実装基板３の配線密度が増加したり、あるい
はモジュールとして組み込む場合などにおいてはモジュ
ール外形の大型化を招くことになる。このことは、ひい
てはコスト増加の要因となるものである。
制御信号やセンス信号などはそれぞれ実装基板３上で個
別に引き回した上で共通線に接続されることになり、こ
れによって実装基板３の配線密度が増加したり、あるい
はモジュールとして組み込む場合などにおいてはモジュ
ール外形の大型化を招くことになる。このことは、ひい
てはコスト増加の要因となるものである。
【０００５】また、半導体チップ１，２の駆動周波数が
高い製品などにおいては、本来であれば、並列動作する
半導体チップ１，２の回路素子を、それぞれ等長配線あ
るいは電源ラインからみて等インピーダンス配置とする
ことが望ましいが、このような従来のものでは、実装基
板３の配線３ａ〜３ｇが複雑化するので、半導体チップ
１，２の間で信号の遅延時間に差が生じたり、あるいは
誤動作の原因となり、結果として動作に支障をきたす場
合がある。
高い製品などにおいては、本来であれば、並列動作する
半導体チップ１，２の回路素子を、それぞれ等長配線あ
るいは電源ラインからみて等インピーダンス配置とする
ことが望ましいが、このような従来のものでは、実装基
板３の配線３ａ〜３ｇが複雑化するので、半導体チップ
１，２の間で信号の遅延時間に差が生じたり、あるいは
誤動作の原因となり、結果として動作に支障をきたす場
合がある。
【０００６】このことは、図８にも示すように、半導体
チップ１，２を併置して使用する場合においても同様の
問題が生ずる。すなわち、実装基板４上で、半導体チッ
プ１，２を並列配置し、配線４ａ〜４ｇにて接続する構
成において、電極１ａ，２ａ間を配線４ａにより共通に
接続し、他の電極１ｂ〜１ｄ，２ｂ〜２ｄをそれぞれ配
線４ｂ〜４ｇにより接続する場合である。この場合にお
いても、半導体チップ１，２の間の配線４ａ〜４ｇが配
線側から見て対等な条件とならない場合があるので、遅
延時間の差が生じたり、誤動作の原因となり得る。
チップ１，２を併置して使用する場合においても同様の
問題が生ずる。すなわち、実装基板４上で、半導体チッ
プ１，２を並列配置し、配線４ａ〜４ｇにて接続する構
成において、電極１ａ，２ａ間を配線４ａにより共通に
接続し、他の電極１ｂ〜１ｄ，２ｂ〜２ｄをそれぞれ配
線４ｂ〜４ｇにより接続する場合である。この場合にお
いても、半導体チップ１，２の間の配線４ａ〜４ｇが配
線側から見て対等な条件とならない場合があるので、遅
延時間の差が生じたり、誤動作の原因となり得る。
【０００７】本発明は、上記事情に鑑みてなされたもの
で、その目的は、複数個の半導体装置を実装する場合
に、配線構成を簡素にすると共に、配線構成により生ず
る不具合を極力抑制することができるようにした半導体
装置を提供することにある。
で、その目的は、複数個の半導体装置を実装する場合
に、配線構成を簡素にすると共に、配線構成により生ず
る不具合を極力抑制することができるようにした半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明によれ
ば、基準半導体装置に設けられる複数の電極のうちの２
個以上の電極に対して、これらと電気的に接続する共通
接続電極を設ける構成のものであって、それらの共通接
続電極を基準半導体装置の対応するものと鏡像対称とな
る配置状態に形成しているので、基準半導体装置と共に
実装する場合においては、その鏡像対称性を利用して対
称位置に配置するように実装すれば、それらの間に接続
する配線を中間部を介して接続することによって、両者
に対等な条件で配線することができ、これによって、配
線を簡素な状態に設けることができると共に、電気的特
性を対等な状態にして配線することができるようにな
る。
ば、基準半導体装置に設けられる複数の電極のうちの２
個以上の電極に対して、これらと電気的に接続する共通
接続電極を設ける構成のものであって、それらの共通接
続電極を基準半導体装置の対応するものと鏡像対称とな
る配置状態に形成しているので、基準半導体装置と共に
実装する場合においては、その鏡像対称性を利用して対
称位置に配置するように実装すれば、それらの間に接続
する配線を中間部を介して接続することによって、両者
に対等な条件で配線することができ、これによって、配
線を簡素な状態に設けることができると共に、電気的特
性を対等な状態にして配線することができるようにな
る。
【０００９】同様にして、請求項２の発明によれば、ベ
アチップ実装する半導体チップに共通接続電極を設ける
構成であるから、基準半導体装置の半導体チップとの間
に配線する際にチップ間を近接配置しながら、両者への
配線を電気的に同等となるように行なえるので、実装密
度を高めることができると共に、配線による信号遅延の
程度に差が生ずるのを極力防止してバランスの良い動作
を行なわせることができるようになる。
アチップ実装する半導体チップに共通接続電極を設ける
構成であるから、基準半導体装置の半導体チップとの間
に配線する際にチップ間を近接配置しながら、両者への
配線を電気的に同等となるように行なえるので、実装密
度を高めることができると共に、配線による信号遅延の
程度に差が生ずるのを極力防止してバランスの良い動作
を行なわせることができるようになる。
【００１０】請求項３の発明によれば、共通接続電極
を、パッケージに設けられるリード端子としているの
で、プリント基板などに実装する場合においても、上述
同様にして、基準半導体装置との間で共通接続電極への
配線を効率良く行なえ、電気的特性もバランスの良い構
成とすることができるようになる。
を、パッケージに設けられるリード端子としているの
で、プリント基板などに実装する場合においても、上述
同様にして、基準半導体装置との間で共通接続電極への
配線を効率良く行なえ、電気的特性もバランスの良い構
成とすることができるようになる。
【００１１】請求項５の発明によれば、半導体チップ
を、内部に作り込む半導体素子回路を基準半導体装置の
対応する半導体素子回路部分と鏡像関係となるように配
置形成しているので、基準半導体装置と幾何学的に対称
な半導体素子回路構成となるので、共通接続電極に配線
を行なう場合に、内部の半導体素子回路構成についても
同等の条件とすることができるので、バランスの良い電
気的動作を行なわせることができると共に、表面実装パ
ッケージなどにおいても簡単に鏡像対称となるようにリ
ード端子の配線を行なうことができるようになる。
を、内部に作り込む半導体素子回路を基準半導体装置の
対応する半導体素子回路部分と鏡像関係となるように配
置形成しているので、基準半導体装置と幾何学的に対称
な半導体素子回路構成となるので、共通接続電極に配線
を行なう場合に、内部の半導体素子回路構成についても
同等の条件とすることができるので、バランスの良い電
気的動作を行なわせることができると共に、表面実装パ
ッケージなどにおいても簡単に鏡像対称となるようにリ
ード端子の配線を行なうことができるようになる。
【００１２】請求項６の発明によれば、半導体装置を、
基準半導体装置の実装面と同一の実装面に併置し、この
とき共通接続電極が基準半導体装置の対応する電極と鏡
像関係の位置となるように配置した状態に実装するの
で、両者の間に共通の配線をすると、半導体装置および
基準半導体装置の両者に対して電気的に同等の配線を行
なうことができる。このとき、半導体装置と基準半導体
装置とを同一平面に配置するので、基準半導体装置に対
して半導体装置を対向配置する関係を直交する方向に対
しても設けることができるので、最大４個まで同等に配
線をする構成とすることができるようになる。
基準半導体装置の実装面と同一の実装面に併置し、この
とき共通接続電極が基準半導体装置の対応する電極と鏡
像関係の位置となるように配置した状態に実装するの
で、両者の間に共通の配線をすると、半導体装置および
基準半導体装置の両者に対して電気的に同等の配線を行
なうことができる。このとき、半導体装置と基準半導体
装置とを同一平面に配置するので、基準半導体装置に対
して半導体装置を対向配置する関係を直交する方向に対
しても設けることができるので、最大４個まで同等に配
線をする構成とすることができるようになる。
【００１３】請求項７の発明によれば、両面形の実装基
板の表裏に基準半導体装置および半導体装置を共通接続
電極が基準半導体装置の対応する電極と鏡像対称の位置
となるように配置された状態に実装するので、実装基板
を挟んで全く対称な状態で配線することができ、これに
よって、電気的な配線条件をバランス良くすることがで
きると共に、配線の長さを１つの半導体装置に行なうも
のと全く同じ状態で行なうことができるようになる。ま
た、この場合に、半導体装置と基準半導体装置とを両面
形実装基板の表裏に配置するので、上述した請求項６の
発明と組み合わせる実装構成を採用することにより、最
大８個まで同等に配線をする構成とすることができるよ
うになる。
板の表裏に基準半導体装置および半導体装置を共通接続
電極が基準半導体装置の対応する電極と鏡像対称の位置
となるように配置された状態に実装するので、実装基板
を挟んで全く対称な状態で配線することができ、これに
よって、電気的な配線条件をバランス良くすることがで
きると共に、配線の長さを１つの半導体装置に行なうも
のと全く同じ状態で行なうことができるようになる。ま
た、この場合に、半導体装置と基準半導体装置とを両面
形実装基板の表裏に配置するので、上述した請求項６の
発明と組み合わせる実装構成を採用することにより、最
大８個まで同等に配線をする構成とすることができるよ
うになる。
【００１４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１を参照して説明する。図
１は、基準半導体装置としての基準半導体チップ１１と
本発明の半導体装置としての半導体チップ１２との２個
の半導体チップを実装基板１３上で対向配置させる場合
について示している。
の第１の実施形態について図１を参照して説明する。図
１は、基準半導体装置としての基準半導体チップ１１と
本発明の半導体装置としての半導体チップ１２との２個
の半導体チップを実装基板１３上で対向配置させる場合
について示している。
【００１５】基準半導体チップ１１および半導体チップ
１２は、例えばＩＧＢＴモジュールとして組み込む複数
のＩＧＢＴや、ＤＲＡＭモジュールとして組み込む複数
のＤＲＡＭあるいはマルチＭＰＵモジュールとして組み
込む複数個のＭＰＵなどに相当する半導体素子を備えた
もので、並列動作を行なう対象である。そして、この実
施形態においては、基準半導体チップ１１と半導体チッ
プ１２とは、内部に形成している回路パターンおよび外
部との接続用の電極部のパターンとの配置状態が鏡像対
称となるように形成されている。したがって、電気的に
は全く同じ機能を有しており、外部的には電気的に接続
する電極パッドのみが鏡像対称となるように配置されて
いることになる。
１２は、例えばＩＧＢＴモジュールとして組み込む複数
のＩＧＢＴや、ＤＲＡＭモジュールとして組み込む複数
のＤＲＡＭあるいはマルチＭＰＵモジュールとして組み
込む複数個のＭＰＵなどに相当する半導体素子を備えた
もので、並列動作を行なう対象である。そして、この実
施形態においては、基準半導体チップ１１と半導体チッ
プ１２とは、内部に形成している回路パターンおよび外
部との接続用の電極部のパターンとの配置状態が鏡像対
称となるように形成されている。したがって、電気的に
は全く同じ機能を有しており、外部的には電気的に接続
する電極パッドのみが鏡像対称となるように配置されて
いることになる。
【００１６】実装基板としてのプリント基板１３は、所
定の配線パターンが形成されており、基準半導体チップ
１１および半導体チップ１２がそれぞれの辺部１１ａ，
１２ａを図中Ｓで示す一点鎖線（以下、中心線Ｓと称す
る）を挟んで対向させた状態となるようにして実装され
ている。基準半導体チップ１１および半導体チップ１２
のそれぞれには、対向している辺部１１ａ，１２ａに対
応する表面部に例えば４個の共通接続電極１４ａ〜１４
ｄおよび１５ａ〜１５ｄが１対１で対応するように配置
形成されている。
定の配線パターンが形成されており、基準半導体チップ
１１および半導体チップ１２がそれぞれの辺部１１ａ，
１２ａを図中Ｓで示す一点鎖線（以下、中心線Ｓと称す
る）を挟んで対向させた状態となるようにして実装され
ている。基準半導体チップ１１および半導体チップ１２
のそれぞれには、対向している辺部１１ａ，１２ａに対
応する表面部に例えば４個の共通接続電極１４ａ〜１４
ｄおよび１５ａ〜１５ｄが１対１で対応するように配置
形成されている。
【００１７】この場合、上述したように、基準半導体チ
ップ１１の共通接続電極１４ａ〜１４ｄのそれぞれは半
導体チップ１２の共通接続電極１５ａ〜１５ｄと対称的
な位置に対向するように形成されている。そしてこれら
はプリント基板１３にあらかじめ形成している配線パタ
ーン１６ａ〜１６ｄにより、対向する間を共通に接続さ
れた上で、所定の部位に引き出して他の部分に電気的に
接続されるようになっている。
ップ１１の共通接続電極１４ａ〜１４ｄのそれぞれは半
導体チップ１２の共通接続電極１５ａ〜１５ｄと対称的
な位置に対向するように形成されている。そしてこれら
はプリント基板１３にあらかじめ形成している配線パタ
ーン１６ａ〜１６ｄにより、対向する間を共通に接続さ
れた上で、所定の部位に引き出して他の部分に電気的に
接続されるようになっている。
【００１８】この構成によれば、基準半導体チップ１１
と半導体チップ１２とは各共通接続電極１４ａ〜１４ｄ
および１５ａ〜１５ｄが鏡像対称となるように配置され
且つ配線パターン１６ａ〜１６ｄにより全く対称的に配
線を行なうので、等インピーダンス配置を得ることがで
き、これによって、電気的な動作においても同等に行な
わせることができ、遅延時間の差やインピーダンスの差
による不具合を起こすことなく、並列動作の動作特性を
安定した状態で行なわせることができるようになる。
と半導体チップ１２とは各共通接続電極１４ａ〜１４ｄ
および１５ａ〜１５ｄが鏡像対称となるように配置され
且つ配線パターン１６ａ〜１６ｄにより全く対称的に配
線を行なうので、等インピーダンス配置を得ることがで
き、これによって、電気的な動作においても同等に行な
わせることができ、遅延時間の差やインピーダンスの差
による不具合を起こすことなく、並列動作の動作特性を
安定した状態で行なわせることができるようになる。
【００１９】（第２の実施形態）図２は、本発明の第２
の実施形態を示すもので、第１の実施形態と異なるとこ
ろは、基準半導体チップ１１および半導体チップ１２の
各辺部１１ａ，１２ａを一直線上に位置するようにプリ
ント基板１７上に並べた状態に配置して実装するように
したところである。この場合においては、辺部１１ａ，
１２ａは対向した位置となはっていないが、中心線Ｓを
挟んで左右対称に共通接続電極１４ａ〜１４ｄおよび共
通接続電極１５ａ〜１５ｄが配置される。
の実施形態を示すもので、第１の実施形態と異なるとこ
ろは、基準半導体チップ１１および半導体チップ１２の
各辺部１１ａ，１２ａを一直線上に位置するようにプリ
ント基板１７上に並べた状態に配置して実装するように
したところである。この場合においては、辺部１１ａ，
１２ａは対向した位置となはっていないが、中心線Ｓを
挟んで左右対称に共通接続電極１４ａ〜１４ｄおよび共
通接続電極１５ａ〜１５ｄが配置される。
【００２０】プリント基板１７には、例えば、配線パタ
ーン１８ａ〜１８ｇが形成されている。配線パターン１
８ｄは、共通接続電極１４ｄと１５ｄとを共通に接続し
た状態で導出するように形成されており、他の共通接続
電極１４ａ〜１４ｃおよび１５ａ〜１５ｃはそれぞれの
配線パターン１８ａ〜１８ｃおよび１８ｅ〜１８ｇに接
続されている。
ーン１８ａ〜１８ｇが形成されている。配線パターン１
８ｄは、共通接続電極１４ｄと１５ｄとを共通に接続し
た状態で導出するように形成されており、他の共通接続
電極１４ａ〜１４ｃおよび１５ａ〜１５ｃはそれぞれの
配線パターン１８ａ〜１８ｃおよび１８ｅ〜１８ｇに接
続されている。
【００２１】このような構成によれば、基準半導体チッ
プ１１および半導体チップ１２の共通接続電極１４ｄ，
１５ｄは配線パターン１８ｄにより全く同等に対称形に
接続されるので、配線パターンを多層化することなく且
つ簡単で最短のものとすることができ、電気的にも等イ
ンピーダンス配置を得ることができるので安定した動作
を行わせることができるようになる。
プ１１および半導体チップ１２の共通接続電極１４ｄ，
１５ｄは配線パターン１８ｄにより全く同等に対称形に
接続されるので、配線パターンを多層化することなく且
つ簡単で最短のものとすることができ、電気的にも等イ
ンピーダンス配置を得ることができるので安定した動作
を行わせることができるようになる。
【００２２】（第３の実施形態）図３は、本発明の第３
の実施形態を示すもので、これは、第１および第２の実
施形態の構造を複合的に採用したもので、基準半導体チ
ップ１９の３つの辺部１９ａ，１９ｂ，１９ｃのそれぞ
れに設けられる電極に対して、半導体チップ２０の３つ
の辺部２０ａ，２０ｂ，２０ｃの電極を鏡像対称となる
ように配置構成している。
の実施形態を示すもので、これは、第１および第２の実
施形態の構造を複合的に採用したもので、基準半導体チ
ップ１９の３つの辺部１９ａ，１９ｂ，１９ｃのそれぞ
れに設けられる電極に対して、半導体チップ２０の３つ
の辺部２０ａ，２０ｂ，２０ｃの電極を鏡像対称となる
ように配置構成している。
【００２３】すなわち、基準半導体チップ１９には、辺
部１９ａ，１９ｂ，１９ｃのそれぞれに共通接続電極２
１ａ〜２１ｍが形成されており、半導体チップ２０に
は、これらと中心線Ｓを挟んで鏡像対称の位置の各辺部
２０ａ，２０ｂ，２０ｃに共通接続電極２２ａ〜２２ｍ
が形成されている。そして、辺部１９ｂと２０ｂとは第
１の実施形態の関係にあり、辺部１９ａ，１９ｃと辺部
２０ａ，２０ｃとは第２の実施形態の関係にあるから、
同様にして鏡像対称の関係で接続することができるよう
になる。
部１９ａ，１９ｂ，１９ｃのそれぞれに共通接続電極２
１ａ〜２１ｍが形成されており、半導体チップ２０に
は、これらと中心線Ｓを挟んで鏡像対称の位置の各辺部
２０ａ，２０ｂ，２０ｃに共通接続電極２２ａ〜２２ｍ
が形成されている。そして、辺部１９ｂと２０ｂとは第
１の実施形態の関係にあり、辺部１９ａ，１９ｃと辺部
２０ａ，２０ｃとは第２の実施形態の関係にあるから、
同様にして鏡像対称の関係で接続することができるよう
になる。
【００２４】このような構成によれば、３つの辺部にま
たがる多数の共通接続電極に対応して鏡像配置の関係に
接続する構成とすることができるようになり、設計の自
由度が高くなり、複雑な構成の集積回路を設ける基準半
導体チップ１９を用いる場合でも、半導体チップ２０を
用いることで前述同様にして電気的に優れた特性を引き
出すことができるようになる。
たがる多数の共通接続電極に対応して鏡像配置の関係に
接続する構成とすることができるようになり、設計の自
由度が高くなり、複雑な構成の集積回路を設ける基準半
導体チップ１９を用いる場合でも、半導体チップ２０を
用いることで前述同様にして電気的に優れた特性を引き
出すことができるようになる。
【００２５】（第４の実施形態）図４は、本発明の第４
の実施形態を示すもので、第１の実施形態と異なるとこ
ろは、２個の基準半導体チップ２３を用い、これらに対
応して２個の半導体チップ２４を設けて、合計４個の半
導体チップ２３，２４を２列に配置して構成していると
ころである。
の実施形態を示すもので、第１の実施形態と異なるとこ
ろは、２個の基準半導体チップ２３を用い、これらに対
応して２個の半導体チップ２４を設けて、合計４個の半
導体チップ２３，２４を２列に配置して構成していると
ころである。
【００２６】基準半導体チップ２３は、直交する２つの
辺部２３ａ，２３ｂに形成する共通接続電極２５ａ〜２
５ｉが形成されており、これに対応して、半導体チップ
２４は、直交する２つの辺部２４ａ，２４ｂに鏡像対称
となる位置に共通接続電極２６ａ〜２６ｉが形成されて
いる。
辺部２３ａ，２３ｂに形成する共通接続電極２５ａ〜２
５ｉが形成されており、これに対応して、半導体チップ
２４は、直交する２つの辺部２４ａ，２４ｂに鏡像対称
となる位置に共通接続電極２６ａ〜２６ｉが形成されて
いる。
【００２７】直交する２つの中心線Ｓ１，Ｓ２に対し
て、基準半導体チップ２３と半導体チップ２４とが互い
に対向するように配置される。このとき、共通接続電極
が配置形成された辺部が中心線Ｓ１，Ｓ２と対向するよ
うに配置される。したがって、このような構成によって
も、４個の半導体チップ２３、２４を用いる場合でも前
述ど同様の作用効果を得ることができるようになる。
て、基準半導体チップ２３と半導体チップ２４とが互い
に対向するように配置される。このとき、共通接続電極
が配置形成された辺部が中心線Ｓ１，Ｓ２と対向するよ
うに配置される。したがって、このような構成によって
も、４個の半導体チップ２３、２４を用いる場合でも前
述ど同様の作用効果を得ることができるようになる。
【００２８】（第５の実施形態）図５は、本発明の第５
の実施形態を示すもので、第１の実施形態と異なるとこ
ろは、ベアチップをフェイスダウンで実装するようには
んだバンプを共通接続電極として形成している基準半導
体チップ２７を用いるもので、これに対応して、はんだ
バンプの形成面と全面に鏡像対称となるように共通接続
電極をはんだバンプで形成した半導体チップ２８を用
い、プリント基板２９の両面にこれらを実装していると
ころである。
の実施形態を示すもので、第１の実施形態と異なるとこ
ろは、ベアチップをフェイスダウンで実装するようには
んだバンプを共通接続電極として形成している基準半導
体チップ２７を用いるもので、これに対応して、はんだ
バンプの形成面と全面に鏡像対称となるように共通接続
電極をはんだバンプで形成した半導体チップ２８を用
い、プリント基板２９の両面にこれらを実装していると
ころである。
【００２９】すなわち、図５は実装状態での断面で示し
ており、例えば、基準半導体チップ２７に形成される電
極３０ａ〜３０ｇは全て共通接続電極として用いること
ができるようになっており、半導体チップ２８の電極３
１ａ〜３１ｇは鏡像対称となる位置に形成されている。
ており、例えば、基準半導体チップ２７に形成される電
極３０ａ〜３０ｇは全て共通接続電極として用いること
ができるようになっており、半導体チップ２８の電極３
１ａ〜３１ｇは鏡像対称となる位置に形成されている。
【００３０】プリント基板２９は、例えば４枚の絶縁板
２９ａ〜２９ｄを積層形成した多層プリント基板で、表
裏の面および各絶縁板２９ａ〜２９ｄ間に設けられる配
線パターンにより基準半導体チップ２７および半導体チ
ップ２８の各電極と接続される。
２９ａ〜２９ｄを積層形成した多層プリント基板で、表
裏の面および各絶縁板２９ａ〜２９ｄ間に設けられる配
線パターンにより基準半導体チップ２７および半導体チ
ップ２８の各電極と接続される。
【００３１】このような構成によれば、基準半導体チッ
プ２７と半導体チップ２８とは全く面同士で対向するよ
うに実装するので、電気的特性の整合性をさらに高めた
状態で利用することができるようになる。また、両面に
実装することを除けば、配線パターンはほぼ１個の基準
半導体チップ２７を実装する場合と同じ程度で形成する
ことができるので、配線のための効率も高いものとな
る。
プ２７と半導体チップ２８とは全く面同士で対向するよ
うに実装するので、電気的特性の整合性をさらに高めた
状態で利用することができるようになる。また、両面に
実装することを除けば、配線パターンはほぼ１個の基準
半導体チップ２７を実装する場合と同じ程度で形成する
ことができるので、配線のための効率も高いものとな
る。
【００３２】（第６の実施形態）図６は、本発明の第６
の実施形態を示すもので、これは、第６の実施形態にお
ける基準半導体チップ２７および半導体チップ２８の電
極を、第４の実施形態におけるように対向する辺部の部
分が共通接続電極となるように配置形成したものを用
い、プリント基板２９の表裏に８個実装した構成のもの
である。このような構成とすることにより、最大８個を
電気的にバランスのとれた良好な実装状態で用いる構成
とすることができ、実装効率が高まると共に、電気的特
性も効率の良好な状態とすることができるようになる。
の実施形態を示すもので、これは、第６の実施形態にお
ける基準半導体チップ２７および半導体チップ２８の電
極を、第４の実施形態におけるように対向する辺部の部
分が共通接続電極となるように配置形成したものを用
い、プリント基板２９の表裏に８個実装した構成のもの
である。このような構成とすることにより、最大８個を
電気的にバランスのとれた良好な実装状態で用いる構成
とすることができ、実装効率が高まると共に、電気的特
性も効率の良好な状態とすることができるようになる。
【００３３】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。基準半
導体チップに対応する本発明の半導体チップを全く同じ
で鏡像対称の関係にあるものとした場合について説明し
たが、基準半導体チップの一部の回路部と対応する部分
を鏡像対称となるように配置形成した半導体チップを用
いる場合にも適用することができる。
ものではなく、次のように変形また拡張できる。基準半
導体チップに対応する本発明の半導体チップを全く同じ
で鏡像対称の関係にあるものとした場合について説明し
たが、基準半導体チップの一部の回路部と対応する部分
を鏡像対称となるように配置形成した半導体チップを用
いる場合にも適用することができる。
【００３４】従って、必ずしも基準半導体チップと同じ
大きさものとする必要はなく、共通接続電極部分が鏡像
対称となるように形成された半導体チップ全般に適用す
ることができる。
大きさものとする必要はなく、共通接続電極部分が鏡像
対称となるように形成された半導体チップ全般に適用す
ることができる。
【００３５】ベアチップで実装する場合に限らず、パッ
ケージに実装している半導体素子に適用することもでき
る。この場合にはパッケージに設けられるピン同士が鏡
像対称となる位置に設けられる構成となる。
ケージに実装している半導体素子に適用することもでき
る。この場合にはパッケージに設けられるピン同士が鏡
像対称となる位置に設けられる構成となる。
【図１】本発明の第１の実施形態を示す平面図
【図２】本発明の第２の実施形態を示す図１相当図
【図３】本発明の第３の実施形態を示す図１相当図
【図４】本発明の第４の実施形態を示す図１相当図
【図５】本発明の第５の実施形態を示す縦断側面図
【図６】本発明の第６の実施形態を示す一部を断面で示
す外観斜視図
す外観斜視図
【図７】従来例を示す図１相当図
【図８】異なる従来例を示す図２相当図
１１，１９，２３，２７は基準半導体チップ（基準半導
体装置）、１２，２０，２４，２８は半導体チップ（半
導体装置）、１３、１７，２９はプリント基板、１４ａ
〜１４ｄ，１５ａ〜１５ｄ，２１ａ〜２１ｍ，２２ａ〜
２２ｍ，２５ａ〜２５ｉ，２６ａ〜２６ｉ，３０ａ〜３
０ｇ，３１ａ〜３１ｇは共通接続電極、１６ａ〜１６
ｄ，１８ａ〜１８ｇは配線パターンである。
体装置）、１２，２０，２４，２８は半導体チップ（半
導体装置）、１３、１７，２９はプリント基板、１４ａ
〜１４ｄ，１５ａ〜１５ｄ，２１ａ〜２１ｍ，２２ａ〜
２２ｍ，２５ａ〜２５ｉ，２６ａ〜２６ｉ，３０ａ〜３
０ｇ，３１ａ〜３１ｇは共通接続電極、１６ａ〜１６
ｄ，１８ａ〜１８ｇは配線パターンである。
Claims (7)
- 【請求項１】 複数の電極を有する基準半導体装置に対
して、それら複数の電極のうちの２個以上と電気的に接
続される共通接続電極を有する半導体装置において、 前記共通接続電極のそれぞれは、前記基準半導体装置と
対向するように配置した状態で前記基準半導体装置の複
数の電極のうちの電気的に接続する電極に対して、その
対向面を挟んで鏡像対称となる配置状態に形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置としてベア
チップ実装する半導体チップにより構成したものにおい
て、 前記共通接続電極は、前記半導体チップの表面に形成さ
れる外部接続用の電極であることを特徴とする半導体装
置。 - 【請求項３】 請求項１に記載の半導体装置として表面
実装用のパッケージに半導体チップを封入して構成した
ものにおいて、 前記共通接続電極は、前記パッケージに設けられるリー
ド端子であることを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 前記パッケージは、ＣＳＰ（Chip Scale Package）タイ
プもしくはＢＧＡ（Ball Grid Array ）タイプのパッケ
ージであることを特徴とする半導体装置。 - 【請求項５】 請求項２ないし４のいずれかに記載の半
導体装置において、 前記半導体チップは、内部に作り込む半導体素子回路を
前記基準半導体装置の対応する半導体素子回路部分と鏡
像対称となるように配置形成されていることを特徴とす
る半導体装置。 - 【請求項６】 請求項１ないし５に記載の半導体装置を
前記基準半導体装置と共に実装する方法において、 前記基準半導体装置の実装面と同一の実装面に併置して
配置されると共に、前記共通接続電極が前記基準半導体
装置の対応する電極と鏡像対称となるように配置された
状態となるように実装することを特徴とする半導体装置
の実装方法。 - 【請求項７】 請求項１ないし５に記載の半導体装置を
前記基準半導体装置と共に実装する方法において、 前記基準半導体装置および前記半導体装置を両面形の実
装基板の表裏に配置すると共に、前記共通接続電極が前
記基準半導体装置の対応する電極と鏡像対称の位置とな
るように配置された状態に実装ることを特徴とする半導
体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19196299A JP2001024146A (ja) | 1999-07-06 | 1999-07-06 | 半導体装置および半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19196299A JP2001024146A (ja) | 1999-07-06 | 1999-07-06 | 半導体装置および半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024146A true JP2001024146A (ja) | 2001-01-26 |
Family
ID=16283354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19196299A Pending JP2001024146A (ja) | 1999-07-06 | 1999-07-06 | 半導体装置および半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024146A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141458A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 半導体集積装置 |
| JP2010074194A (ja) * | 2009-12-28 | 2010-04-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7848092B2 (en) | 2007-08-09 | 2010-12-07 | Fujitsu Limited | Electronic apparatus and display panel enclosure |
| US11043246B2 (en) | 2019-04-18 | 2021-06-22 | Samsung Electronics Co, Ltd. | Memory modules including a mirroring circuit and methods of operating the same |
| US11678437B2 (en) | 2020-08-06 | 2023-06-13 | Samsung Electronics Co., Ltd. | Semiconductor chip module |
| US12022619B2 (en) | 2020-08-06 | 2024-06-25 | Samsung Electronics Co., Ltd. | Semiconductor chip module |
-
1999
- 1999-07-06 JP JP19196299A patent/JP2001024146A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141458A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 半導体集積装置 |
| JP4606567B2 (ja) * | 2000-11-02 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積装置 |
| US7848092B2 (en) | 2007-08-09 | 2010-12-07 | Fujitsu Limited | Electronic apparatus and display panel enclosure |
| JP2010074194A (ja) * | 2009-12-28 | 2010-04-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US11043246B2 (en) | 2019-04-18 | 2021-06-22 | Samsung Electronics Co, Ltd. | Memory modules including a mirroring circuit and methods of operating the same |
| US11631437B2 (en) | 2019-04-18 | 2023-04-18 | Samsung Electronics Co, Ltd. | Memory modules including a mirroring circuit and methods of operating the same |
| US11678437B2 (en) | 2020-08-06 | 2023-06-13 | Samsung Electronics Co., Ltd. | Semiconductor chip module |
| US12022619B2 (en) | 2020-08-06 | 2024-06-25 | Samsung Electronics Co., Ltd. | Semiconductor chip module |
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