JP2011082449A - 半導体装置 - Google Patents

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Abstract

【課題】複数の貫通電極を選択的に利用可能な積層型の半導体装置において、信号の受信側にテスト用の外部端子を設けるときにも、受信側における信号品質を良好に維持する。
【解決手段】１つのインターフェースチップＩＦと、複数のコアチップＣＣ０〜ＣＣ７が積層され、これらの半導体チップは複数の貫通電極により電気的に接続されている。ドライバ回路４０１のデータ信号は、貫通電極３０１、３０２のいずれかを経由してコアチップＣＣ７に入力される。出力選択回路１８４は、トライステートインバータＴＩ１、ＩＶＲ２のいずれかを活性化することにより、貫通電極を選択する。１次選択回路１８６がインバータＩＶＳを活性化させるときには、レシーバ回路４１１にはテストパッドＴＰからテスト信号が供給される。不活性化されるときには、いずれかの貫通電極からデータ信号がレシーバ回路４１１に供給される。
【選択図】図４

Description

本発明は半導体装置に関し、特に、貫通電極によって電気的に接続された複数の半導体チップを含む半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数のメモリチップを積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１参照）。
たとえば、インターフェース回路などのフロントエンド部が集積されたインターフェースチップと、メモリコアなどのバックエンド部が集積されたコアチップを積層するタイプの半導体記憶装置を想定する。コアチップはフロントエンド部を含まないため、コアチップ単体では動作できない。コアチップを動作させるためにはインターフェースチップが必要である。
そこで、ウェハ段階でコアチップの動作をテストするため、通常、コアチップにはテストパッド（外部端子）が設けられる。テストパッドを介して、コアチップにテスト信号を送ることにより、インターフェースチップを使わなくても、コアチップを単体テストできる。
また、インターフェースチップのドライバ回路からコアチップのレシーバ回路には上記貫通電極を介して信号が送られる。しかし、貫通電極の１つでも不良が存在すると当該チップ全体が不良となり、しかも、積層後においては全てのチップが不良となってしまう。このため、この種の半導体記憶装置においては、貫通電極の不良によって全体が不良となることを防止するため、予備の貫通電極が設けられることがある。
特許文献１に記載された半導体装置では、複数の貫通電極（例えば８個の貫通電極）からなる群に対して予備の貫通電極が１つ割り当てられる。そして、貫通電極の１つに不良が発生している場合には、この貫通電極の代わりにこの群に割り当てられた予備の貫通電極が用いられ、これによって不良が救済される。
予備の貫通電極が存在するため、１つのドライバ回路は複数の貫通電極を選択的に利用できることになる。このため、レシーバ回路の入力端側には、いずれかの貫通電極からレシーバ回路への経路を選択的に接続するためのスイッチ(以下、「２次スイッチ」とよぶ）が必要となる。
また、貫通電極側からレシーバ回路への経路か、外部端子からレシーバ回路への経路のいずれかを選択的に接続するためのスイッチ(以下、「１次スイッチ」とよぶ）も必要である。
特開２００７−１５８２３７号公報
上記構成においては、貫通電極を通過した信号がレシーバ回路に到達するためには、１次スイッチおよび２次スイッチの２つのスイッチを経由する必要がある。このため、各スイッチの負荷が信号に及ぼす影響が大きく、信号品質が低下する可能性がある。
なお、上記の問題は、ＤＲＡＭなどの半導体記憶装置に限らず、貫通電極を介して電気的に接続される複数の半導体チップを有する全ての半導体装置において生じ得る問題である。
本発明に係る半導体装置は、ドライバ回路を有する第１の半導体チップと、ドライバ回路または外部端子から信号を入力されるレシーバ回路を有する第２の半導体チップと、第１の半導体チップと第２の半導体チップを接続する複数の貫通電極を備える。第１の半導体チップは、ドライバ回路の出力端を複数の貫通電極のいずれかに排他的に接続する出力切り替え回路を含み、第２の半導体チップは、レシーバ回路の入力端を複数の貫通電極および外部端子のいずれかに排他的に接続する入力切り替え回路を含む。
本発明によれば、複数の貫通電極を選択的に利用可能な積層型の半導体装置において、信号の受信側にテスト用の外部端子を設けるときにも、受信側における信号品質を良好に維持しやすくなる。
半導体記憶装置の構造を説明するための模式的な断面図である。 図２（ａ）から図２（ｃ）は、いずれもコアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 インターフェースチップとコアチップの一部の接続関係を示す模式図である。 コアチップの別構成例である。 インターフェースチップとコアチップの全体的な接続関係を示す模式図である。 図６に示した接続関係の一部をより詳細に示す回路図である。 インターフェースチップとコアチップとの接続関係を立体的に示す模式図である。 インターフェースチップとコアチップの別例としての全体的な接続関係を示す模式図である。 半導体記憶装置の回路構成を示すブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路２にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路２に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路４を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路４がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路４に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７の一部の接続関係を示す模式図である。ここでは、代表して、インターフェースチップＩＦとコアチップＣＣ７の接続関係を示しているが、他のコアチップＣＣについても同様である。他の図についても同様である。
インターフェースチップＩＦは、ドライバ回路４０１と出力切り替え回路１９０を含む。コアチップＣＣ７は入力切り替え回路１９２とレシーバ回路４１１を含む。インターフェースチップＩＦ上のドライバ回路４０１と、コアチップＣＣ７上のレシーバ回路４１１は２つの貫通電極３０１、３０２を介して電気的に接続される。ドライバ回路４０１から送信されるデータ信号Ｄ１は、貫通電極３０１、３０２のいずれかを経由して、レシーバ回路４１１に到達する。
インターフェースチップＩＦの出力切り替え回路１９０は、データ信号Ｄ１の送信経路として貫通電極３０１、３０２のいずれかを選択する。一方、コアチップＣＣ７の入力切り替え回路１９２は、データ信号Ｄ１の受信経路として貫通電極３０１、３０２のいずれかを選択する。出力切り替え回路１９０が貫通電極３０１を選択するときには、入力切り替え回路１９２も貫通電極３０１を選択し、出力切り替え回路１９０が貫通電極３０２を選択するときには入力切り替え回路１９２も貫通電極３０２を選択する。
入力切り替え回路１９２は、貫通電極３０１、３０２以外にも、テストパッドＴＰを選択可能である。コアチップＣＣ７の動作テスト時においては、入力切り替え回路１９２はテストパッドＴＰを選択する。このときには、ドライバ回路４０１からのデータ信号Ｄ１ではなく、テストパッドＴＰからテスト信号がレシーバ回路４１１に供給される。すなわち、入力切り替え回路１９２は、貫通電極３０１、３０２およびテストパッドＴＰの３者からいずれか１つを選択する回路である。
出力切り替え回路１９０は、２つのトライステートインバータＩＶＲ１、ＩＶＲ２と出力選択回路１８４を含む。トライステートインバータＩＶＲ１はドライバ回路４０１から貫通電極３０１に至る経路に間挿され、トライステートインバータＩＶＲ２はドライバ回路４０１から貫通電極３０２に至る経路に間挿される。トライステートインバータＩＶＲ１は、電源およびグランドとの間にそれぞれ接続されたＰＭＯＳ（Positive channel Metal Oxide Semiconductor）のＦＥＴ（Field effect transistor）およびＮＭＯＳ（Negative channel Metal Oxide Semiconductor）からなる選択トランジスタとを有し、両方の選択トランジスタが活性化されなければ、インバータとして機能せず、その出力はハイインピーダンス状態となる。トライステートインバータＩＶＲ２についても同様である。
トライステートインバータＩＶＲ１、ＩＶＲ２の選択トランジスタには、出力選択回路１８４から２値（Ｈ、Ｌ）の出力選択信号Ｒ１が供給される。出力選択信号Ｒ１がＨ（ハイ）のときには、トライステートインバータＩＶＲ１は不活性化され、トライステートインバータＩＶＲ２が活性化される。出力選択信号Ｒ１がＬ（ロー）のときには、トライステートインバータＩＶＲ１が活性化され、トライステートインバータＩＶＲ２は不活性化される。すなわち、出力選択信号Ｒ１がＨのときには貫通電極３０２、Ｌのときには貫通電極３０１が選択される。こうして、ドライバ回路４０１のデータ信号Ｄ１は、出力選択信号Ｒ１にしたがい、貫通電極３０１、３０２のいずれかを経由して、コアチップＣＣ７に入力される。
入力切り替え回路１９２は、３つのトライステートインバータＩＶＴ１、ＩＶＴ２、ＩＶＳ１と１次選択回路１８６、２次選択回路１８８を含む。３つのトライステートインバータＩＶＴ１、ＩＶＴ２、ＩＶＳ１の出力端は、レシーバ回路４１１の入力端にワイヤードオアされている。
トライステートインバータＩＶＴ１は、貫通電極３０１からレシーバ回路４１１に至る経路に間挿され、トライステートインバータＩＶＴ２は、貫通電極３０２からレシーバ回路４１１に至る経路に間挿される。また、トライステートインバータＩＶＳ１はテストパッドＴＰからレシーバ回路４１１に至る経路に間挿される。
１次選択回路１８６は、２値（Ｈ、Ｌ）の１次入力選択信号Ｓを供給する。１次入力選択信号ＳがＨのときには、トライステートインバータＩＶＳ１が活性化され、テストパッドＴＰからレシーバ回路４１１に至る経路が導通する。一方、トライステートインバータＩＶＴ１、ＩＶＴ２は、それぞれの入力端側に設けられるＡＮＤゲートが不活性化されるため、いずれも不活性化される。したがって、１次入力選択信号ＳがＨのときには、テストパッドＴＰのみがレシーバ回路４１１と接続される。トライステートインバータＩＶＴ１、ＩＶＴ２は不活性化されるため、ドライバ回路４０１からのデータ信号Ｄ１がレシーバ回路４１１に届くことはない。一方、１次出力選択信号ＳがＬのときには、トライステートインバータＩＶＳ１が不活性化されるため、テストパッドＴＰはレシーバ回路４１１から切り離される。なお、１次選択回路１８６の出力端にはプルダウン抵抗ＰＤＲが接続されているため、電源投入時のように１次選択回路１８６の出力が不定となる場合には、１次出力選択信号ＳはＬレベルとされる。
２次選択回路１８８は、２値（Ｈ、Ｌ）の２次入力選択信号Ｔ１を供給する。２次入力選択信号Ｔ１は、トライステートインバータＩＶＴ１、ＩＶＴ２のいずれかを活性化するための信号である。ただし、上述したように、１次入力選択信号ＳがＨのときには、２次入力選択信号Ｔ１の如何に関わらず、トライステートインバータＩＶＴ１、ＩＶＴ２はいずれも不活性となる。
１次入力選択信号ＳがＬの場合において、２次入力選択信号Ｔ１がＨのときにはトライステートインバータＩＶＴ１が活性化され、トライステートインバータＩＶＴ２は不活性化される。２次入力選択信号Ｔ１がＬのときにはトライステートインバータＩＶＴ１が不活性化され、トライステートインバータＩＶＴ２は活性化される。
以上をまとめると、１次入力選択信号ＳがＨのときには、トライステートインバータＩＶＳ１のみが活性化し、テストパッドＴＰとレシーバ回路４１１が接続される。１次入力選択信号ＳがＬ、かつ、２次入力選択信号Ｔ１がＨのときには、トライステートインバータＩＶＴ１のみが活性化し、貫通電極３０１とレシーバ回路４１１が接続される。また、１次入力選択信号ＳがＬ、かつ、２次入力選択信号Ｔ１もＬのときには、トライステートインバータＩＶＴ２のみが活性化し、貫通電極３０２とレシーバ回路４１１が接続される。
貫通電極３０１を通過したデータ信号Ｄ１は、トライステートインバータＩＶＴ１を経由してレシーバ回路４１１に到達する。貫通電極３０２を通過したデータ信号Ｄ１は、トライステートインバータＩＶＴ２を経由してレシーバ回路４１１に到達する。テストパッドＴＰからのテスト信号は、トライステートインバータＩＶＳ１を経由してレシーバ回路４１１に到達する。いずれの場合においても、コアチップＣＣ７側においてデータ信号Ｄ１やテスト信号がレシーバ回路４１１に到達するまでに通過すべきトライステートインバータは１つのみである。このため、信号品質の劣化や信号伝達の遅延が起こりにくい構成となっている。
また、データ信号Ｄ１が貫通電極からレシーバ回路４１１に到達するまでに経由するインバータの数と、テスト信号がテストパッドＴＰからレシーバ回路４１１に到達するまでに経由するインバータの数が異なる場合には、通常動作時とテスト動作時において動作条件が変わってしまう。しかし、本実施形態によれば、いずれの場合も経由すべきインバータの数は１個であるため、通常動作時とほぼ同一条件にてコアチップＣＣ７をテスト動作させることができる。
図５は、コアチップＣＣ７の別構成例である。図５の構成においては、コアチップＣＣ７の入力切り替え回路１９２は、トライステートインバータＩＶＴ１、ＩＶＴ２および１次選択回路１８６、２次選択回路１８８を含む。また、コアチップＣＣ７は、選択トランジスタを有さないタイプのトライステートインバータＩＶＳ１を備える。選択トランジスタの代わりに、インバータＩＶＳ１の入力端には、ＮＯＴゲート、ＮＯＲゲートおよびＡＮＤゲートが設置される。１次入力選択信号ＳがＨのときには、テスト信号がそのままインバータＩＶＳ１の入力となる。このときには、トライステートインバータＩＶＴ１、ＩＶＴ２は不活性化される。１次入力選択信号ＳがＬのときには、テスト信号の如何に関わらず、トライステートインバータＩＶＳ１に含まれるいずれのＦＥＴもオフとなり、その出力はハイインピーダンス状態となる。トライステートインバータＩＶＴ１、ＩＶＴ２の制御論理については、図４に関連して説明した内容と同様である。
図６は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７の全体的な接続関係を示す模式図である。図６では、インターフェースチップＩＦから８ビットのデータＤ１〜Ｄ８を各コアチップＣＣ０〜ＣＣ７に供給する部分が示されている。これらデータＤ１〜Ｄ８はインターフェースチップＩＦから同時に出力され、各コアチップＣＣ０〜ＣＣ７にて同時に入力されるべき信号であり、アドレス信号やライトデータなどが該当する。図６では、代表してコアチップＣＣ７を示している。
図６に示すように、インターフェースチップＩＦには各データＤ１〜Ｄ８に対応する８個のドライバ回路４０１〜４０８が設けられ、各コアチップＣＣ０〜ＣＣ７には各データＤ１〜Ｄ８に対応する８個のレシーバ回路４１１〜４１８が設けられている。これに対し、本実施形態では、これらドライバ回路４０１〜４０８とレシーバ回路４１１〜４１８を接続するための貫通電極３０１〜３０９が９個（＝８個＋１個）設けられている。これら貫通電極３０１〜３０９のうち、貫通電極３０９は予備の貫通電極であり、他の貫通電極３０１〜３０８に不良がない場合には使用されない。
インターフェースチップＩＦには、ドライバ回路４０１〜１０８の出力端を、トライステートインバータＩＶＲ１〜ＩＶＲ１６を介して対応する２つの貫通電極のいずれかに接続する出力選択回路１８４が設けられている。ここで、対応する２つの貫通電極とは、ドライバ回路４０１〜４０８の符号の末尾をｉ番（ｉは１〜８）とした場合、ｉ番及びｉ＋１番の貫通電極を指す。例えば、ドライバ回路４０１には１番及び２番の貫通電極３０１，３０２が対応し、ドライバ回路４０２には２番及び３番の貫通電極３０２，３０３が対応することになる。このため、一部の貫通電極３０２〜３０８については、それぞれ２つのドライバ回路に対応することになるが、１つの貫通電極に２つのドライバ回路が接続されることなく、各貫通電極への接続は排他的に行われる。対応する２つの貫通電極のいずれを選択するかは、出力選択信号Ｒ１〜Ｒ８によって定められる。
図６の構成においては、出力選択信号Ｒ１〜Ｒ９がそれぞれ貫通電極３０１〜３０９に割り当てられている。出力選択信号Ｒ１はトライステートインバータＩＶＲ１、２次入力選択信号Ｔ１はトライステートインバータＩＶＴ１をそれぞれ活性化する。このとき、ドライバ回路４０１とレシーバ回路４１１は、貫通電極３０１を介して接続される。同様にして、トライステートインバータＩＶＲ１〜ＩＶＲ１６、ＩＶＴ１〜ＩＶＴ１６のうち、符号末尾が奇数番号のインバータ（ＩＶＲ１、ＩＶＲ３、ＩＶＲ５、・・・ＩＶＲ１５、ＩＶＴ１、ＩＶＴ３、ＩＶＴ５、・・・ＩＶＴ１５）が活性化される。この結果、ドライバ回路４０２〜４０８は、貫通電極３０２〜３０８を介して、レシーバ回路４１２〜４１８と接続される。予備の貫通電極３０９は使用されない。
以上の接続関係は、コアチップＣＣ０〜ＣＣ６においても同様である。各コアチップＣＣ０〜ＣＣ７には入力切り替え回路１９２が含まれており、レシーバ回路４１１〜４１８の入力端をそれぞれトライステートインバータＩＶＴ１〜ＩＶＴ１６を介して貫通電極３０１〜３０８に接続する。
貫通電極３０１〜３０８のいずれかに不良が発生している場合には、予備の貫通電極３０９が使用される。ただし、不良のある貫通電極が単純に予備の貫通電極３０９に置換されるのではなく、不良のある貫通電極を境として、ドライバ回路４０１〜４０８及びレシーバ回路４１１〜４１８と貫通電極３０１〜３０９との接続関係がシフトされる。
貫通電極３０ｘ（ｘ＝１〜８）が不良である場合、符号の末尾が１〜ｘ−１番であるドライバ回路についてはｉ番の貫通電極が選択され、符号の末尾がｘ〜８番であるドライバ回路についてはｉ＋１番の貫通電極が選択される。
具体例として、貫通電極３０６に不良が発生しているとする。貫通電極３０６に不良が発生したときにも、ドライバ回路４０１〜４０５は、通常通り、貫通電極３０１〜３０５を利用する。すなわち、ドライバ回路４０１〜４０５については、符号末尾が奇数番号のトライステートインバータ（ＩＶＲ１、ＩＶＲ３、ＩＶＲ５、ＩＶＲ７、ＩＶＲ９、ＩＶＴ１、ＩＶＴ３、ＩＶＴ５、ＩＶＴ９）がそのまま活性化される。
ドライバ回路４０６〜４０８については、符号末尾が偶数番号のトライステートインバータ（ＩＶＲ１２、ＩＶＲ１４、ＩＶＲ１６、ＩＶＴ１２、ＩＶＴ１４、ＩＶＴ１６）が活性化される。この結果、ドライバ回路４０６とレシーバ回路４１６は、貫通電極３０６ではなく隣の貫通電極３０７を介して接続される、ドライバ回路４０７、４０８は、それぞれ、貫通電極３０８、３０９を介してレシーバ回路４１７、４１８と接続される。このように、不良のある貫通電極を境に、ドライバ回路１０１〜１０８と貫通電極３０１〜３０９との接続関係がシフトされる。
まとめると、不良のある貫通電極を３０ｘとした場合、ドライバ回路４０ｉ（ｉ＜ｘ）とレシーバ回路４１ｉは貫通電極３０ｉを介して接続され、ドライバ回路４０ｉ（ｉ≧ｘ）とレシーバ回路４１ｉは貫通電極３０（ｉ＋１）を介して接続される。
つまり、不良のある貫通電極３０６を単純に予備の貫通電極３０９に置き換えるのではなく、不良のある貫通電極３０６を境に、ドライバ回路４０１〜４０８及びレシーバ回路４１１〜４１８と貫通電極４０１〜４０９との接続関係がシフトされる。このように、置換後においてもより番号の大きいドライバ回路の出力端がより番号の大きい貫通電極に接続され、より番号の大きいレシーバ回路の出力端がより番号の大きい貫通電極に接続される。このため、貫通電極３０１〜３０９をこの順に配列するなど、ｉ番とｉ＋１番の貫通電極を隣接配置すれば、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じなくなる。これにより、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。
テスト時においては、１次選択回路１８６は１次入力選択信号ＳをＨにする。このとき、トライステートインバータＩＶＳ１〜ＩＶＳ８は活性化され、トライステートインバータＩＶＴ１〜ＩＶＴ１６は不活性化される。ドライバ回路４０１〜４０９と、レシーバ回路４１１〜４１８との接続が遮断され、テストパッドＴＰ１〜ＴＰ８のみがレシーバ回路４１１〜４１８と接続される。コアチップＣＣ７からインターフェースチップＩＦを電気的に分離した上で、レシーバ回路４１１〜４１８の動作テストが可能となる。
図７は、図６に示した接続関係の一部をより詳細に示す回路図である。貫通電極３０６に不良が発生している場合、出力選択信号Ｒ８はＨとなり、ドライバ回路４０７と貫通電極３０８がトライステートインバータＩＶＲ１４を介して接続される。貫通電極３０８には、トライステートインバータＩＶＲ１４、ＩＶＲ１５の出力がワイヤードオア接続されているが、非活性となるトライステートインバータＩＶＲ１５の出力はハイインピーダンス状態となることから、ドライバ回路４０７から貫通電極３０８への信号伝送には何らの影響も与えない。通常動作時においては、２次入力選択信号Ｔ７はＬとなり、トライステートインバータＩＶＴ１４が活性化され、レシーバ回路４１７と貫通電極３０８が接続される。レシーバ回路４１７には、トライステートインバータＩＶＴ１３とＩＶＴ１４の出力がワイヤードオア接続されているが、非活性となるトライステートインバータＩＶＲ１３のの出力はハイインピーダンス状態となることから、貫通電極３０８からレシーバ回路４１７への信号伝送に何らの影響も与えない。同様に、出力選択信号Ｒ８はＨとなり、ドライバ回路４０８と貫通電極３０９が接続される。２次入力選択信号Ｔ８はＬとなり、レシーバ回路４１８と貫通電極３０９が接続される。
１次入力選択信号ＳがＨのときには、テストパッドＴＰ８、ＴＰ７からレシーバ回路４１７、４１８にそれぞれテスト信号が送られる。
図８は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を立体的に示す模式図である。図８には、コアチップＣＣ０〜ＣＣ７のうち、コアチップＣＣ０に含まれる貫通電極３０６に不良がある場合が示されている。いずれかのコアチップＣＣ０〜ＣＣ７に含まれる貫通電極に不良があると、他のコアチップに含まれる対応する貫通電極も全て無効とされる。図８に示す例では、コアチップＣＣ０に含まれる貫通電極３０６に不良があることから、他のコアチップＣＣ１〜ＣＣ７に含まれる貫通電極３０６については、不良の有無にかかわらず無効とされる。つまり、ドライバ回路及びレシーバ回路と貫通電極との接続関係は、インターフェースチップＩＦ及び各コアチップＣＣ０〜ＣＣ７において共通とされる。
テスト動作時においては、レシーバ回路４１１〜４１８は、トライステートインバータＩＶＳ１〜ＩＶＳ８を介してテストパッドＴＰ１〜ＴＰ８と直接接続される。このときには、すべての貫通電極とレシーバ回路との接続が遮断される。
図９は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７の別例としての全体的な接続関係を示す模式図である。ここでは、貫通電極３０６、３０８に不良が存在する場合を示している。図９では、活性化されているインバータを斜線にてハッチングしている。
図９の構成においては、８個の貫通電極３０１〜３０８に対して２個の予備の貫通電極３０９，３１０が割り当てられている。したがって、貫通電極の総数は１０個である。インターフェースチップＩＦ側には２段の出力選択回路１８４ａ、１８４ｂが設けられ、コアチップＣＣ０〜ＣＣ７側には２段の２次選択回路１８８ａ、１８８ｂが設けられている。出力切り替え回路１９０においては、トライステートインバータＩＶＲ１ａ〜ＩＶＲ１６ａとＩＶＲ１ｂ〜ＩＶＲ１８ｂが２段構成となっている。出力選択回路１８４ａは出力選択信号Ｒ１〜Ｒ９により、トライステートインバータＩＶＲ１ａ〜ＩＶＲ１６ａを制御する。出力選択回路１８４ｂは出力選択信号Ｐ１〜Ｐ１０により、トライステートインバータＩＶＲ１ｂ〜ＩＶＲ１８ｂを制御する。
同様に、入力切り替え回路１９２においては、トライステートインバータＩＶＴ１ａ〜ＩＶＴ１８ａとトライステートインバータＩＶＴ１ｂ〜ＩＶＴ１６ｂが２段構成となっている。２次選択回路１８８ａは２次入力選択信号Ｔ１〜Ｔ９によりトライステートインバータＩＶＴ１ａ〜ＩＶＴ１８ａを制御し、２次選択回路１８８ｂは２次入力選択信号Ｑ１〜Ｑ８によりトライステートインバータＩＶＴ１ｂ〜ＩＶＴ１６ｂを制御する。
インバータを２段化した出力切り替え回路１９０と入力切り替え回路１９２を備えることにより、ドライバ回路４０１〜４０８及びレシーバ回路４１１〜４１８と貫通電極３０１〜３１０との接続関係を最大で２個分シフト可能である。
１個の貫通電極３０ｘ（ｘ＝１〜８）が不良である場合、符号の末尾が１〜ｘ−１番であるドライバ回路についてはｉ番の貫通電極が選択され、符号の末尾がｘ〜８番であるドライバ回路についてはｉ＋１番の貫通電極が選択される。２個の貫通電極３０ｘ、３０ｙ（ｘ＜ｙ）が不良である場合、符号の末尾が１〜ｘ−１番であるドライバ回路についてはｉ番の貫通電極が選択され、符号の末尾がｘ〜ｙ−２番であるドライバ回路についてはｉ＋１番の貫通電極が選択され、符号の末尾がｙ−１〜８番であるドライバ回路についてはｉ＋２番の貫通電極が選択される。
具体例として、貫通電極３０６、３０８に不良が発生した場合（ｘ＝６、ｙ＝８）、ドライバ回路４０１〜４０５は、それぞれ貫通電極３０１〜３０５を介して、レシーバ回路４１１〜４１５と接続される。ドライバ回路４０６は、トライステートインバータＩＶＲ１２ａ、ＩＶＲ１３ｂを介して貫通電極３０７と接続される。また、貫通電極３０７は、トライステートインバータＩＶＴ１３ａ、ＩＶＴ１２ｂを介してレシーバ回路４１６と接続される。すなわち、接続対象となる貫通電極が１つシフトされる。
ドライバ回路４０７は、トライステートインバータＩＶＲ１４ａ、ＩＶＲ１６ｂを介して貫通電極３０９と接続される。貫通電極３０９は、トライステートインバータＩＶＴ１６ａ、ＩＶＴ１４ｂを介してレシーバ回路４１７と接続される。すなわち、接続対象となる貫通電極が２つシフトされる。ドライバ回路４０８とレシーバ回路４１８は、貫通電極３１０を介して接続される。
上記の構成により、８個の貫通電極３０１〜３０８に１個の不良が存在する場合には、上述した、不良のある貫通電極を境として接続が１個シフトされ、不良が救済される。さらに、９個の貫通電極３０１〜３０９に２個の不良が存在する場合には、不良のある貫通電極のうち、より番号の小さい貫通電極を境として接続がまず１個シフトされ、より番号の大きい貫通電極を境として接続がさらに１個シフトされて不良が救済される。
以下、本発明の好ましい実施形態による半導体記憶装置１０の回路構成について説明する。
図１０は、半導体記憶装置１０の回路構成を示すブロック図である。
図１０に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
さらに、インターフェースチップＩＦには、救済情報保持回路４００が設けられている。救済情報保持回路４００は、出力選択信号や２次入力選択信号の設定をアンチヒューズ素子などによって記憶する回路であり、アセンブリ後の動作試験によって貫通電極に不良が発見された場合に、テスタから設定信号が書き込まれる。救済情報保持回路４００に保持された設定信号は電源投入時に読み出され、出力選択回路１８４や２次選択回路１８８の出力選択信号や２次入力選択信号が設定される。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図１０に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１０においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われ、一致を検出すると一致信号ＨＩＴを活性化させる。
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
上記の構成を有する半導体記憶装置１０は、電源投入時に救済情報保持回路４００に保持された設定信号が読み出され、インターフェースチップＩＦ内及び各コアチップＣＣ０〜ＣＣ７内の２次選択回路１８８、出力選択回路１８４に転送される。そして、既に説明したとおり、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７においては、不良のある貫通電極を予備の貫通電極にそのまま置換するのではなく、接続関係をシフトすることによって不良のある貫通電極を避けていることから、置換の前後において信号パスにほとんど配線長差が生じない。このため、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。
また、レシーバ回路の入力端においては、２つの貫通電極３０とテストパッドの中からデータ入力元が３者択一で選択されている。このため、貫通電極からレシーバ回路に至る経路において１つのインバータのみを含む構成であるため、この点からも信号品質を高めやい構成となっている。
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
例えば、本実施形態では、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７にデータを供給する場合を例に説明したが、これとは逆に、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦにデータを供給する場合につても同様である。つまり、コアチップＣＣ０〜ＣＣ７側にドライバ回路が設けられ、インターフェースチップＩＦ側にレシーバ回路が設けられていても構わない。なお、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給されるライトデータと、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦに供給されるリードデータは同じ貫通電極を用いて転送されるため、このような貫通電極に対しては、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７にドライバ回路とレシーバ回路の両方が設けられる。
例えば、上記実施形態では、チップ積層型のＤＲＡＭを例に説明したが、積層される半導体チップの種類については特に限定されず、ＳＲＡＭ，ＰＲＡＭ，ＭＲＡＭ，ＲＲＡＭ，フラッシュメモリなど他のメモリデバイスであっても構わないし、ＣＰＵやＤＳＰなどのロジック系デバイスであっても構わない。
１０ 半導体記憶装置、１８４ 出力選択回路、１８６ １次選択回路、１８８ ２次選択回路、１９０ 出力切り替え回路、１９２ 入力切り替え回路、３０１〜３１０ 貫通電極、４０１〜４０８ ドライバ回路、４１１〜４１８ レシーバ回路、ＣＣ０〜ＣＣ７ コアチップ、ＩＦ インターフェースチップ、ＩＶＲ、ＩＶＳ、ＩＶＴ トライステートインバータ、ＴＰ テストパッド。

Claims (11)

  1. ドライバ回路を有する第１の半導体チップと、
    前記ドライバ回路または外部端子から信号を入力されるレシーバ回路を有する第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップを接続する複数の貫通電極と、を備え、
    前記第１の半導体チップは、前記ドライバ回路の出力端を前記複数の貫通電極のいずれかに排他的に接続する出力切り替え回路を含み、
    前記第２の半導体チップは、前記レシーバ回路の入力端を前記複数の貫通電極および前記外部端子のいずれかに排他的に接続する入力切り替え回路を含むことを特徴とする半導体装置。
  2. 前記複数の貫通電極および前記外部端子から前記レシーバ回路の入力端に至る経路にはそれぞれトライステートインバータが間挿されており、前記入力切り替え回路は、複数の前記インバータのいずれかを活性化させることを特徴とする請求項１に記載の半導体装置。
  3. 前記入力切り替え回路は、前記外部端子から前記レシーバ回路に至る経路に間挿される第１のトライステートインバータを活性化させる１次選択回路と、前記複数の貫通電極から前記レシーバ回路に至る経路それぞれに間挿される第２のトライステートインバータのいずれかを活性化させる２次選択回路を含み、
    前記１次選択回路は、前記第１のトライステートインバータを活性化させるときには前記２次選択回路の選択信号に関わらず、前記第２のトライステートインバータを非活性化させることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記１次選択回路は、前記第１のトライステートインバータを活性化させないときには前記２次選択回路の選択信号に基づいて前記第２のトライステートインバータのいずれかを活性化させることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の半導体チップは、それぞれ１番〜ｎ番（ｎは自然数）の番号が割り当てられたｎ個の前記ドライバ回路を含み、
    前記第２の半導体チップは、前記１番〜ｎ番のドライバ回路にそれぞれ対応して設けられ、それぞれ１〜ｎ番の番号が割り当てられたｎ個の前記レシーバ回路を含み、
    それぞれ１番〜ｎ＋ｍ番（ｍは自然数）の番号が割り当てられたｎ＋ｍ個の前記貫通電極を備え、
    前記第１の半導体チップの出力切り替え回路は、ｉ番（ｉは１〜ｎの整数）のドライバ回路の出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のドライバ回路をそれぞれ異なる貫通電極に接続し、
    前記第２の半導体チップの入力切り替え回路は、ｉ番（ｉは１〜ｎの整数）のレシーバ回路の入力端をｉ番からｉ＋ｍ番の貫通電極および前記外部端子のいずれかに接続することによって、前記ｎ個のドライバ回路をそれぞれ異なる貫通電極または異なる外部端子に接続することを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記複数の貫通電極のうち、前記ドライバ回路および前記レシーバ回路に接続されない貫通電極は、不良のある貫通電極であることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１の半導体チップと複数の前記第２の半導体チップが積層されており、前記貫通電極が前記複数の第２の半導体チップに設けられていることを特徴とする請求項５または６に記載の半導体装置。
  8. 複数の前記第１の半導体チップと前記第２の半導体チップが積層されており、前記貫通電極が前記複数の第１の半導体チップに設けられていることを特徴とする請求項５または６に記載の半導体装置。
  9. 複数の前記第１または第２の半導体チップに設けられた前記貫通電極のうち、同じ番号が割り当てられた貫通電極は全て短絡されていることを特徴とする請求項７または８に記載の半導体装置。
  10. 前記ドライバ回路および前記レシーバ回路と前記貫通電極との接続関係は、複数の前記第１または第２の半導体チップにおいて共通であることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１および第２の半導体チップの一方がインターフェースチップであり、他方がコアチップであることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
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