JP4674852B2 - 半導体装置 - Google Patents
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Description
図2には本発明に係る半導体装置の縦断面図が例示される。半導体装置1は、実装基板2の一面に、半導体データ処理デバイスとして1個のマイクロコンピュータ(MCU)3と、複数個の半導体メモリデバイスとして2個のDDR−SDRAM4(5)とを有する。マイクロコンピュータ(MCU)3とDDR−SDRAM4(5)は、基板2との隙間がアンダーフィル樹脂6で充填されている。この半導体装置はシステム・イン・パッケージのマルチチップモジュールとして位置付けられる。
図3には半導体デバイスの平面なレイアウト構成が例示される。図において実装基板2の上方の中央部にMCU3がフェースダウンで実装され、実装基板2の下方に2個のDDR−SDRAM4,5が離間して実装される。図に示されるデバイスバンプ電極10,11の位置は例えば上から見たときの透過位置を示すものである。
図5には実装基板2上のDDR−SDRAM4,5とMCU3の主なデバイスバンプ電極の配置が例示される。図示の内容は図3の配置に対応される。二重丸記号はクロック端子CK、/CKに対応される。黒丸記号はDDR−SDRAM4のDQ、UDQS、LDQS、UDM、LDMのデータ系端子に対応される。白丸記号はDDR−SDRAM5のDQ、UDQS、LDGS、UDM、LDMのデータ系端子に対応される。黒塗り三角記号はDDR−SDRAM4、5の左半分に配置されたアドレス・コマンド(A/C)系端子であるアドレス及びCKE端子に対応される。白塗り三角記号はDDR−SDRAM4、5右半分に配置されたA/C端子である/RASなどのコマンド及びアドレス端子に対応される。11ckeはDDR−SDRAM4,5におけるクロックイネーブル端子、10ckeはMCU3におけるクロックイネーブル信号の出力端子である。
図1にはDDR−SDRAMのアクセス用データ系統とテスト配線系統との関係が例示される。ここでは入出力を行うデータ及びデータストローブ信号のデータ系統に着目する。11dは代表的に示されたDDR−SDRAM4のデータ入出力用デバイスバンプ電極、10cは代表的に示されたMCU3におけるDDR−SDRAMコントローラのデータ入出力用デバイスバンプ電極、12tは代表的に示されたアクセステスト用基板バンプ電極である。図においてPKGはデータ入出力バッファから対応バンプ電極に至るパッケージ内配線などに寄生するインピーダンス成分を総称する。IBUFd及びOBUFdはDDR−SDRAM4におけるデータ入出力バッファ回路を構成する入力バッファ及び出力バッファである。IBUFc及びOBUFcはMCU3におけるデータ入出力バッファ回路を構成する入力バッファ及び出力バッファである。
2 実装基板
3 マイクロコンピュータ(MCU)
OBUFc 出力バッファ
IBUFc 入力バッファ
4,5 DDR−SDRAM
OBUFd 出力バッファ
IBUFd 入力バッファ
6 アンダーフィル樹脂
8 コア層
9、16 ビルドアップ層
L1〜L6 配線層
10 MCUのデバイスバンプ電極
10cke MCUのクロックイネーブルデバイスバンプ電極
10c MCUにおけるDDR−SDRAMコントローラのデータ入出力用デバイスバンプ電極
11 DDR−SDRAMのデバイスバンプ電極
11cke DDR−SDRAMのクロックイネーブルデバイスバンプ電極
11d DDR−SDRAMのデータ入出力用デバイスバンプ電極
12 基板バンプ電極
12ckei クロックイネーブル信号入力用端子
12ckeo クロックイネーブル信号出力用端子
12t アクセステスト用基板バンプ電極
DQ0〜DQ15 データ入出力端子
LDQS,UDQS データストローブ端子
A10〜A13,BA0〜BA1 アドレス端子
/RAS,/CAS,/WE コマンド端子
LDM,UDM データマスク端子
RTdq/dqs データ系統
RTcmd/add アドレス・コマンド系統
40 DDR−SDRAM4のデータ系デバイスバンプ電極
41 DDR−SDRAM5のデータ系デバイスバンプ電極
42 DDR−SDRAMの右側のコマンド、アドレス系デバイスバンプ電極
43 DDR−SDRAMの左側のコマンド、アドレス系デバイスバンプ電極
50 DDR−SDRAMとMCUとを接続するデータ配線
51 テスト配線経路
52 分岐位置
A2d−3、B2d−3、C2−3 分岐位置
Claims (6)
- 表面、及び前記表面と反対側の裏面を有する実装基板と、
信号を入出力するための第1のデバイス端子、及び前記第1のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第1の電圧値を有し、前記実装基板の前記表面上に搭載された第1の半導体デバイスと、
信号を入出力するための第2のデバイス端子、及び前記第2のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第2の電圧値を有し、前記実装基板の前記表面上に搭載された第2の半導体デバイスと、
前記実装基板の前記裏面に設けられた外部接続端子と、を含み、
前記第1の電圧値は、前記第2の電圧値よりも小さく、
前記実装基板は、前記第1のデバイス端子と前記第2のデバイス端子とを繋ぐ第1経路と、前記第1経路の第1部分から前記外部接続端子に向かって分岐される第2経路を有し、
前記第1経路上における前記第1部分から前記第2のデバイス端子までの経路長は、前記第1経路上における前記第1部分から前記第1のデバイス端子までの経路長よりも短いことを特徴とする半導体装置。 - 表面、及び前記表面と反対側の裏面を有する実装基板と、
信号を入出力するための第1のデバイス端子、及び前記第1のデバイス端子から見た出力動作時の出力インピーダンスとして第1の出力インピーダンスを有し、前記実装基板の前記表面上に搭載された第1の半導体デバイスと、
信号を入出力するための第2のデバイス端子、及び前記第2のデバイス端子から見た出力動作時の出力インピーダンスとして第2の出力インピーダンスを有し、前記実装基板の前記表面上に搭載された第2の半導体デバイスと、
前記実装基板の前記裏面に設けられた外部接続端子と、を含み、
前記第2の出力インピーダンスは、前記第1の出力インピーダンスよりも小さく、
前記実装基板は、前記第1のデバイス端子と前記第2のデバイス端子とを繋ぐ第1経路と、前記第1経路の第1部分から前記外部接続端子に向かって分岐される第2経路を有し、
前記第1経路上における前記第1部分から前記第2のデバイス端子までの経路長は、前記第1経路上における前記第1部分から前記第1のデバイス端子までの経路長よりも短いことを特徴とする半導体装置。 - 表面、及び前記表面と反対側の裏面を有する実装基板と、
信号を入出力するための第1のデバイス端子を有し、前記実装基板の前記表面上に搭載された第1の半導体デバイスと、
信号を入出力するための第2のデバイス端子を有し、前記実装基板の前記表面上に搭載された第2の半導体デバイスと、
前記実装基板の前記裏面に設けられた外部接続端子と、を含み、
前記第2の半導体デバイスの出力バッファにおけるドライブ強度は、前記第1の半導体デバイスの出力バッファにおけるドライブ強度よりも大きく、
前記実装基板は、前記第1のデバイス端子と前記第2のデバイス端子とを繋ぐ第1経路と、前記第1経路の第1部分から前記外部接続端子に向かって分岐される第2経路を有し、
前記第1経路上における前記第1部分から前記第2のデバイス端子までの経路長は、前記第1経路上における前記第1部分から前記第1のデバイス端子までの経路長よりも短いことを特徴とする半導体装置。 - 前記第2の半導体デバイスは、クロック信号に同期動作される半導体メモリデバイスであり、
前記第1の半導体デバイスは、前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスであり、
前記第1のデバイス端子及び第2のデバイス端子は、データ入出力とデータストローブ信号を入出力する端子であることを特徴とする請求項1、2、又は3記載の半導体装置。 - 前記半導体メモリデバイスは、前記クロック信号の周波数に対して複数倍の速度でデータの入出力が可能にされるシンクロナスDRAMであることを特徴とする請求項4記載の半導体装置。
- 前記第1経路上における前記第1部分から前記第1のデバイス端子までの経路長と、前記第2経路上における前記第1部分から前記外部接続端子までの経路長との誤差の許容範囲は、2mmであることを特徴とする請求項5記載の半導体装置。
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