TWI745527B - 半導體記憶體晶片、半導體記憶體封裝及使用其的電子系統 - Google Patents

半導體記憶體晶片、半導體記憶體封裝及使用其的電子系統 Download PDF

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TWI745527B
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level data
data
memory package
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金炅洙
金原永
姜善遠
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體晶片包括高位資料接墊區、低位資料接墊區及附加接墊區。高位資料接墊區中配置有高位資料接墊、高位資料選通訊號對接墊及高位資料遮蔽訊號接墊。低位資料接墊區中配置有低位資料接墊、低位資料選通訊號對接墊及低位資料遮蔽訊號接墊，低位資料接墊區與高位資料接墊區相鄰且位於高位資料接墊區下面。附加接墊區中配置有用於第二半導體記憶體封裝並在內部連接至高位資料遮蔽訊號接墊的反相終止資料選通訊號接墊，高位資料遮蔽訊號接墊用於第一半導體記憶體封裝，附加接墊區與高位資料接墊區相鄰且位於高位資料接墊區上方。

Description

半導體記憶體晶片、半導體記憶體封裝及使用其的電子系統
本申請案主張於2017年5月18日提出申請的韓國專利申請案第10-2017-0061575號的優先權，所述韓國專利申請案的揭露內容全部併入本文供參考。
本發明概念的示例性實施例是有關於一種半導體記憶體晶片、一種半導體記憶體封裝及一種使用其的電子系統。
半導體記憶體晶片被使用各種封裝技術製作至諸多不同種類的封裝中。覆晶封裝(flip chip package)是一種其中將配置於半導體記憶體晶片的本體中的接墊經由凸塊直接連接至配置於印刷電路板(printed circuit board，PCB)上的板接墊(board pad)且亦經由配置於印刷電路板中的訊號線連接至半導體記憶體封裝的焊球(ball)的封裝。在此種情形中，由於配置於半導體記憶體 晶片的本體中的接墊與半導體記憶體封裝的焊球之間的距離較短，因而訊號完整性(signal integrity)可得以改良，且印刷電路板中的佈線可被方便地配置。
設計成用於輸入及輸出n位元資料的半導體記憶體晶片會被製作至用於輸入及輸出具有少於n個位元的資料的半導體記憶體封裝以及用於輸入及輸出n位元資料的半導體記憶體封裝中。半導體記憶體封裝具有由電子裝置工程聯合委員會(JOINT ELECTRON DEVICE ENGINEERING COUNCIL，JEDEC)標準化的焊球配置(ball arrangement)。
本發明概念的示例性實施例提供一種半導體記憶體晶片、一種半導體記憶體封裝及一種使用其的系統，其滿足其中輸入及輸出資料的位元數目互不相同的各半導體記憶體封裝的所有焊球配置且使對應的接墊與焊球之間的訊號線的長度減小。
根據本發明概念的示例性實施例，一種半導體記憶體晶片包括：多個高位資料(upper data)接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；以及多個低位資料(lower data)接墊，設置於所述表面上的低位資料接墊區中。所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面。 所述半導體記憶體晶片更包括：低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及反相終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方。所述反相終止資料選通訊號接墊在內部連接至所述高位資料遮蔽訊號接墊，所述反相終止資料選通訊號接墊用於將所述半導體記憶體晶片連接至第二半導體記憶體封裝中的第二印刷電路板(PCB)，所述第二半導體記憶體封裝具有第二配置，且所述高位資料遮蔽訊號接墊用於將所述半導體記憶體晶片連接至第一半導體記憶體封裝中的第一印刷電路板，所述第一半導體記憶體封裝具有與所述第二配置不同的第一配置。
根據本發明概念的示例性實施例，一種半導體記憶體晶片包括：多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；以及多個低位資料接墊，設置於所述表面上的低位資料接墊區中。所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面。所述半導體記憶體晶片更包括：低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及資料遮蔽訊號/終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊 區上方。所述資料遮蔽訊號/終止資料選通訊號接墊在內部連接至所述低位資料遮蔽訊號接墊，所述資料遮蔽訊號/終止資料選通訊號接墊用於將所述半導體記憶體晶片連接至第二半導體記憶體封裝中的第二印刷電路板(PCB)或第三半導體記憶體封裝中的第三印刷電路板，且所述低位資料遮蔽訊號接墊用於將所述半導體記憶體晶片連接至第一半導體記憶體封裝中的第一印刷電路板。所述第一半導體記憶體封裝具有第一配置，所述第二半導體記憶體封裝具有第二配置，所述第三半導體記憶體封裝具有第三配置，且所述第一配置、所述第二配置及所述第三配置彼此不同。
根據本發明概念的示例性實施例，一種半導體記憶體封裝包括半導體記憶體晶片及印刷電路板(PCB)。所述半導體記憶體晶片包括：多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；以及多個低位資料接墊，設置於所述表面上的低位資料接墊區中。所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面。所述半導體記憶體晶片更包括：低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及反相終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方。所述反相終止資料選通訊號接墊在內部連接至所述高位資料 遮蔽訊號接墊並用於具有第二配置的第二半導體記憶體封裝，且所述高位資料遮蔽訊號接墊用於具有與所述第二配置不同的第一配置的第一半導體記憶體封裝。所述印刷電路板包括：第一板接墊，配置於與所述半導體記憶體晶片的所述高位資料接墊及所述反相終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第一板接墊與所述第二半導體記憶體封裝中對應於所述第一板接墊的第一焊球。所述半導體記憶體封裝是所述第一半導體記憶體封裝及所述第二半導體記憶體封裝中的一者。
根據本發明概念的示例性實施例，一種半導體記憶體封裝包括半導體記憶體晶片及印刷電路板。所述半導體記憶體晶片包括：多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；以及多個低位資料接墊，設置於所述表面上的低位資料接墊區中。所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面。所述半導體記憶體晶片更包括：低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及資料遮蔽訊號/終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方。所述資料遮蔽訊號/終止資料選通訊號接墊在內部連接至所述低位資料遮蔽訊號接墊並用於具有第二配置的第二半導體記 憶體封裝及具有第三配置的第三半導體記憶體封裝，且所述低位資料遮蔽訊號接墊用於具有第一配置的第一半導體記憶體封裝。所述第一配置、所述第二配置及所述第三配置彼此不同。所述印刷電路板包括：第一板接墊，配置於與所述半導體記憶體晶片的所述高位資料接墊及所述資料遮蔽訊號/終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第一板接墊與所述第二半導體記憶體封裝中或所述第三半導體記憶體封裝中對應於所述第一板接墊的第一焊球。所述半導體記憶體封裝是所述第一半導體記憶體封裝、所述第二半導體記憶體封裝及所述第三半導體記憶體封裝中的一者。
根據本發明概念的示例性實施例，一種電子系統包括多個半導體記憶體模組及記憶體系統。所述多個半導體記憶體模組包括多個半導體記憶體封裝，每一所述半導體記憶體封裝包括半導體記憶體晶片及印刷電路板。所述記憶體系統包括記憶體控制器，所述記憶體控制器產生用於向所述多個半導體記憶體模組輸入資料及自所述多個半導體記憶體模組輸出資料的位址與命令訊號。所述半導體記憶體晶片包括：多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；以及多個低位資料接墊，設置於所述表面上的低位資料接墊區中。所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面。所述 半導體記憶體晶片更包括：低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及反相終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方。所述反相終止資料選通訊號接墊在內部連接至所述高位資料遮蔽訊號接墊，所述反相終止資料選通訊號接墊用於連接第二半導體記憶體封裝中的所述半導體記憶體晶片，且所述高位資料遮蔽訊號接墊用於連接第一半導體記憶體封裝中的所述半導體記憶體晶片。所述第一半導體記憶體封裝具有第一配置，且所述第二半導體記憶體封裝具有與所述第一配置不同的第二配置。所述印刷電路板包括：第一板接墊，配置於與所述半導體記憶體晶片的所述反相終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第一板接墊與所述第二半導體記憶體封裝中對應於所述第一板接墊的第一焊球。所述記憶體系統配置於系統板中。
1、2、3、4、5、6、7、8、9:行
10、10-1’:半導體記憶體晶片
10-1:×16半導體記憶體晶片
10-2:全域資料輸入與輸出閘單元
10-3、10-3’:路徑選擇單元
10-11、10-12、10-13、10-14:組群組
10-41:低位資料讀取單元
10-42:高位資料讀取單元
10-51:低位資料寫入單元
10-52:高位資料寫入單元
12:接墊
12-2、12-3、12-4、12-5:訊號線
14:凸塊
20、20-1、20-2、20-2’、20-3:印刷電路板
21-1:導通孔
21-2、21-5:第一導電線
21-3、21-6、21-9:第二導電線
21-3’、21-4’:導電線
21-4、21-7:導通孔
21-8:第一導電線
22、22-1、22-2、22-3:板接墊
24、24-1、24-2、24-3:焊球
30:包封體
100:半導體記憶體封裝
100-1:×16半導體記憶體封裝
100-2:×8半導體記憶體封裝
100-3:×4半導體記憶體封裝
200:記憶體系統
200-1:記憶體控制器
200-21、200-22:半導體記憶體模組
4400:電子系統
4410:本體
4412:記憶體系統
4414:微處理器
4416:隨機存取記憶體
4418:介面單元
4420:匯流排
A、B、C、D、E、F、G、H、J、K、L、M、N、P、R、T:列
A0、A1、A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14、A15、ACT、ALERT、AP、BA0、BA1、BC、BG0、BG1、CAS、CK、CKB、CKE、CS、ODT、PAR、RAS、RESET、TEN、VREFCA、WE、ZQ:位址與命令訊號焊球
AR:附加接墊區
ACR:位址與命令訊號接墊區
ADQSB及ADQS:附加資料選通訊號對接墊
C/A1、C/A2:位址與命令訊號
D0~D3、D4~D7:資料
DM/TDQS:資料遮蔽訊號/終止資料選通訊號接墊
DM’/TDQS’:資料遮蔽訊號/終止資料選通訊號焊球
DML:低位資料遮蔽訊號焊球
DMU:高位資料遮蔽訊號焊球
DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7:資料焊球
DQL0、DQL1、DQL2、DQL3、DQL4、DQL5、DQL6、DQL7:低位資料焊球
DQS1B、DQS1、DQS2B、DQS2:資料選通訊號對
DQSB、DQS:資料選通訊號對焊球
DQSLB、DQSL:低位資料選通訊號對焊球
DQSUB、DQSU:高位資料選通訊號對焊球
DQU0、DQU1、DQU2、DQU3、DQU4、DQU5、DQU6、DQU7:高位資料焊球
GIOL0、GIOL1、GIOL2、GIOL3:全域資料輸入與輸出線
LIOL0~LIOL7:低位資料線
LDM:低位資料遮蔽訊號接墊
LDQ0、LDQ1、LDQ2、LDQ3、LDQ4、LDQ5、LDQ6、LDQ7:低位資料接墊
LDQR:低位資料接墊區
LDQSB及LDQS:低位資料選通訊號對接墊
1dqsb及1dqs:低位資料選通訊號對
1io0~1io7、uio0~uio7:資料
MCA:記憶體胞元陣列
NC:無連接焊球
SEL:選擇訊號
SR:空白區
SR’:板空白區
TDQSB:反相終止資料選通訊號接墊
TDQSB’:反相終止資料選通訊號焊球
UDM:高位資料遮蔽訊號接墊
UDQ0、UDQ1、UDQ2、UDQ3、UDQ4、UDQ5、UDQ6、UDQ7:高位資料接墊
UDQR:高位資料接墊區
UDQSB及UDQS:高位資料選通訊號對接墊
udqsb及udqs:高位資料選通訊號對
UIOL0~UIOL7:高位資料線
VDDQ、VSSQ、VDD、VPP、VSS:電源焊球
藉由參照附圖詳細地闡述本發明概念的示例性實施例，本發明概念的以上及其他特徵將變得更加顯而易見，附圖中：圖1是說明根據本發明概念示例性實施例的半導體記憶體封裝的結構的圖。
圖2A及圖2B是說明根據本發明概念示例性實施例的×16半 導體記憶體封裝的焊球的配置以及經由焊球傳送的訊號(例如，資料訊號及電壓訊號)的圖。
圖3A及圖3B是說明根據本發明概念示例性實施例的×8半導體記憶體封裝的焊球的配置以及經由焊球傳送的訊號(例如，資料訊號及電壓訊號)的圖。
圖4A及圖4B是說明根據本發明概念示例性實施例的×4半導體記憶體封裝的焊球的配置以及經由焊球傳送的訊號(例如，資料訊號及電壓訊號)的圖。
圖5是說明根據本發明概念示例性實施例的×16半導體記憶體晶片的接墊配置的圖。
圖6A及圖6B是說明根據本發明概念示例性實施例的×16半導體記憶體封裝的印刷電路板的線配置的概念圖。
圖7A及圖7B是說明根據本發明概念示例性實施例的×8半導體記憶體封裝的印刷電路板的線配置的概念圖。
圖8A及圖8B是說明根據本發明概念示例性實施例的×4半導體記憶體封裝的印刷電路板的線配置的概念圖。
圖9是說明根據本發明概念示例性實施例的×16半導體記憶體晶片的接墊配置的圖。
圖10是說明根據本發明概念示例性實施例的×8半導體記憶體封裝的印刷電路板的線配置的概念圖。
圖11是說明根據本發明概念示例性實施例的半導體記憶體晶片的內部電路的配置的方塊圖。
圖12是說明根據本發明概念示例性實施例的半導體記憶體晶片的內部電路的配置的方塊圖。
圖13是說明根據本發明概念示例性實施例的記憶體系統的方塊圖。
圖14是說明根據本發明概念示例性實施例的包括半導體記憶體晶片或半導體記憶體封裝的電子系統的方塊圖。
在下文中，將參照附圖來闡述根據本發明概念示例性實施例的半導體記憶體晶片、半導體記憶體封裝及使用其的電子系統。在所有附圖中，相同的參考編號可指代相同的元件。
為易於說明，本文中可能使用例如「在...下方」、「在...下面」、「下部的」、「在...之下」、「上方」、「上部的」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(些)元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。舉例而言，若將圖中的裝置翻轉，則被闡述為在其他元件或特徵「下面」或「下方」或「之下」的元件則將被定向成在其他元件或特徵「上方」。因此，示例性用語「在...下面」及「在...之下」可囊括在...上方及在...下面兩種定向。應理解，用語「第一」、「第二」、「第三」等在本文中僅用於將一個元件與另一元件區分開，且所述元件不受該些用語限制。因此，一個示例性實施例中的「第一」元件在另一示例 性實施例中可被闡述為「第二」元件。在本文中，用語「配置」與「設置」可互換地使用。
圖1是說明根據本發明概念示例性實施例的半導體記憶體封裝的結構的圖。
參照圖1，在示例性實施例中，半導體記憶體封裝100包括半導體記憶體晶片10、印刷電路板(PCB)20、凸塊14、包封體30及焊球24。半導體記憶體晶片10包括配置於半導體記憶體晶片10的本體上(例如，半導體記憶體晶片10的表面上)的接墊12，以輸入及/或輸出訊號。印刷電路板20包括板接墊22，板接墊22設置於印刷電路板的上表面上且配置於與在半導體記憶體晶片10上配置的接墊12對應的位置處。凸塊14配置於半導體記憶體晶片10的接墊12中的每一者與印刷電路板20的板接墊22中的每一者之間，且電性連接對應的接墊12與板接墊22。焊球24配置於印刷電路板20的下表面處，且暴露至半導體記憶體封裝100的外部。印刷電路板20可包括被配置成連接板接墊22與焊球24的線。包封體30包封半導體記憶體晶片10及印刷電路板20的上表面。包封體30可例如為化工樹脂。圖1所示半導體記憶體封裝100可例如為覆晶封裝。
圖2A及圖2B說明根據本發明概念示例性實施例的×16半導體記憶體封裝100-1的焊球24-1的配置以及經由焊球24-1傳送的訊號(例如，資料訊號及電壓訊號)，且說明由電子裝置工程聯合委員會(JEDEC)標準化的訊號(例如，資料訊號及電壓訊 號)焊球配置。
在本文中，×16半導體記憶體封裝、×8半導體記憶體封裝及×4半導體記憶體封裝指代具有互不相同的配置(例如，第一配置、第二配置及第三配置)的半導體記憶體封裝。在示例性實施例中，可安裝有半導體記憶體晶片的第一半導體記憶體封裝、第二半導體記憶體封裝及第三半導體記憶體封裝可分別是×16n半導體記憶體封裝、×8n半導體記憶體封裝及×4n半導體記憶體封裝(n是等於或大於1的整數)，且第一配置、第二配置及第三配置具有由電子裝置工程聯合委員會(JEDEC)標準化的焊球配置。
參照圖2A，可將共98個焊球分別配置於×16半導體記憶體封裝100-1的印刷電路板20-1的下表面中16列(A至T)與6行(1至3及7至9)相交的位置處。
參照圖2A及圖2B，高位資料選通訊號對焊球(upper data strobe signal pair ball)DQSUB及DQSU可配置於列A及列B與行7相交的位置處，高位資料焊球(upper data ball)DQU0至DQU7可配置於列A與行3相交的位置、列B與行8相交的位置、以及列C與行3、行7、行2及行8相交的位置以及列D與行3及行7相交的位置處，且高位資料遮蔽訊號焊球(upper data mask signal ball)DMU可配置於列E與行2相交的位置處。低位資料遮蔽訊號焊球(lower data mask signal ball)DML可配置於列E與行7相交的位置處，低位資料選通訊號對焊球(lower data strobe signal pair ball)DQSLB及DQSL可配置於列F及列G與行3相交的位 置處，且低位資料焊球(lower data ball)DQL0至DQL7可配置於列G與行2相交的位置、列F與行7相交的位置、列H與行3、行7、行2及行8相交的位置以及列J與行3及行7相交的位置處。其餘的焊球可為電源焊球(power ball)VDDQ、VSSQ、VDD、VPP及VSS以及位址與命令訊號焊球(address and command signal ball)。電源焊球亦可被稱為電壓焊球。
圖3A及圖3B說明根據本發明概念示例性實施例的×8半導體記憶體封裝100-2的焊球24-2的配置以及經由焊球24-2傳送的訊號(例如，資料訊號及電壓訊號)，且說明由電子裝置工程聯合委員會標準化的訊號(例如，資料訊號及電壓訊號)焊球配置。
參照圖3A，可將共78個焊球配置於×8半導體記憶體封裝100-2的印刷電路板20-2的下表面中13列(A至N)與6行(1至3及7至9)相交的位置處。
參照圖3A及圖3B，反相終止資料選通訊號焊球(inverted termination data strobe signal ball)TDQSB’及資料遮蔽訊號/終止資料選通訊號焊球(data mask signal/termination data strobe signal ball)DM’/TDQS’可配置於列A與行3及行7相交的位置處，資料選通訊號對焊球(data strobe signal pair ball)DQSB及DQS可配置於列B及列C與行3相交的位置處，且資料焊球(data ball)DQ0至DQ7可配置於列C與行2相交的位置、列B與行7相交的位置、列D與行3、行7、行2及行8相交的位置以及列E與行3及行7相交的位置處。其餘的焊球可為電源焊球VDDQ、VSSQ、 VDD、VPP及VSS、位址與命令訊號焊球以及無連接(no connection，NC)焊球。
圖4A及圖4B說明根據本發明概念示例性實施例的×4半導體記憶體封裝100-3的焊球24-3的配置以及經由焊球24-3傳送的訊號(例如，資料訊號及電壓訊號)，且說明由電子裝置工程聯合委員會標準化的訊號(例如，資料訊號及電壓訊號)焊球配置。
參照圖4A，可將共78個焊球配置於×4半導體記憶體封裝100-3的印刷電路板20-3的下表面中13列(A至N)與6行(1至3及7至9)相交的位置處。
參照圖4A及圖4B，資料選通訊號對焊球DQSB及DQS可配置於列B及列C與行3相交的位置處，資料遮蔽訊號焊球DM可配置於列A與行7相交的位置處，且資料焊球DQ0至DQ3可配置於列C與行2相交的位置、列B與行7相交的位置以及列D與行3及行7相交的位置處。其餘的焊球可為電源焊球VDDQ、VSSQ、VDD、VPP及VSS以及位址與命令訊號焊球及無連接焊球(NC)。
圖5是說明根據本發明概念示例性實施例的×16半導體記憶體晶片10-1的接墊配置的圖。
參照圖5，×16半導體記憶體晶片10-1的本體可被劃分成附加接墊區(additional pad region)AR、高位資料接墊區UDQR、低位資料接墊區LDQR以及位址與命令訊號接墊區ACR。附加接墊區AR、高位資料接墊區UDQR、低位資料接墊區LDQR及位址 與命令訊號接墊區ACR可在一個方向上配置於本體的中心。舉例而言，在平面圖中，附加接墊區AR、高位資料接墊區UDQR、低位資料接墊區LDQR及位址與命令訊號接墊區ACR可自×16半導體記憶體晶片10-1的頂部部分至×16半導體記憶體晶片10-1的底部部分依序配置。舉例而言，在平面圖中，附加接墊區AR、高位資料接墊區UDQR、低位資料接墊區LDQR及位址與命令訊號接墊區ACR可在垂直方向上依序彼此相鄰地設置(例如，位址與命令訊號接墊區ACR設置於低位資料接墊區LDQR下面，低位資料接墊區LDQR設置於高位資料接墊區UDQR下面，且高位資料接墊區UDQR設置於附加接墊區AR下面)。
在本文中，根據本發明概念的示例性實施例，當闡述將半導體記憶體晶片的接墊用於某一半導體記憶體封裝(例如，×16半導體記憶體封裝100-1、×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3)時，所述接墊用於將所述半導體記憶體晶片電性連接至所述半導體記憶體封裝內的印刷電路板(PCB)。
×16半導體記憶體晶片10-1可包括配置於高位資料接墊區UDQR中的高位資料接墊UDQ0至UDQ7、高位資料選通訊號對接墊UDQSB及UDQS以及高位資料遮蔽訊號接墊UDM。高位資料接墊UDQ0至UDQ7、高位資料選通訊號對接墊UDQSB及UDQS以及高位資料遮蔽訊號接墊UDM可用於×16半導體記憶體封裝100-1(例如，用於將×16半導體記憶體晶片10-1電性連接至×16半導體記憶體封裝100-1中的印刷電路板)，且高位資料接墊 UDQ0至UDQ7或UDQ0至UDQ3可用於×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3。高位資料接墊UDQ4至UDQ7可視需要用於×4半導體記憶體封裝100-3。對於×16半導體記憶體封裝100-1(例如，當×16半導體記憶體晶片10-1設置/安裝於×16半導體記憶體封裝100-1中時)，×16半導體記憶體晶片10-1可經由高位資料接墊UDQ0至UDQ7、高位資料選通訊號對接墊UDQSB及UDQS以及高位資料遮蔽訊號接墊UDM傳送高位資料、高位資料選通訊號對及高位資料遮蔽訊號，且對於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3(例如，當設置/安裝於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3中時)，×16半導體記憶體晶片10-1在內部產生低位資料，並且當晶片設置/安裝於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3中時，×16半導體記憶體晶片10-1經由高位資料接墊UDQ0至UDQ7或UDQ0至UDQ3傳送低位資料。將在下文中闡述×16半導體記憶體晶片10-1的內部電路的配置的示例性實施例。高位資料選通訊號對接墊UDQSB及UDQS可輸入及輸出與高位資料一起輸入及輸出的高位資料選通訊號對。高位資料遮蔽訊號接墊UDM可輸入用於遮蔽所輸入高位資料的高位資料遮蔽訊號。此外，高位資料遮蔽訊號接墊UDM可連接有負載以與高位資料選通訊號對接墊UDQSB及UDQS的負載相匹配，且所述負載可執行訊號終止功能以終止自外部輸入的訊號。
如圖5中所示，在示例性實施例中，高位資料接墊 UDQ0、UDQ2、UDQ4及UDQ6以及高位資料遮蔽訊號接墊UDM配置於高位資料接墊區UDQR中的左側中。高位資料選通訊號對接墊UDQSB及UDQS以及高位資料接墊UDQ1、UDQ3、UDQ5及UDQ7配置於高位資料接墊區UDQR中的右側中。電源接墊配置於高位資料接墊UDQ0、UDQ2、UDQ4及UDQ6及高位資料遮蔽訊號接墊UDM之間，以及配置於高位資料選通訊號對接墊UDQSB及UDQS及高位資料接墊UDQ1、UDQ3、UDQ5及UDQ7之間。在圖5中，電源接墊由陰影接墊表示。
舉例而言，在示例性實施例中，當自平面圖觀看時，高位資料接墊UDQ0、UDQ2、UDQ4及UDQ6以及高位資料遮蔽訊號接墊UDM自高位資料接墊區UDQR的上部部分至高位資料接墊區UDQR的下部部分依序配置，且被配置成距高位資料接墊區UDQR的左側較距高位資料接墊區UDQR的右側更近(且因此，距×16半導體記憶體晶片10-1的左側較距×16半導體記憶體晶片10-1的右側更近)。高位資料接墊UDQ0、UDQ2、UDQ4及UDQ6以及高位資料遮蔽訊號接墊UDM可自高位資料接墊區UDQR的上部部分至高位資料接墊區UDQR的下部部分(例如，在垂直方向上)彼此實質上對準。高位資料接墊UDQ1、UDQ3、UDQ5及UDQ7自高位資料接墊區UDQR的上部部分至高位資料接墊區UDQR的下部部分依序配置，且被配置成距高位資料接墊區UDQR的右側較距高位資料接墊區UDQR的左側更近(且因此，距×16半導體記憶體晶片10-1的右側較距×16半導體記憶體晶片10-1的 左側更近)。高位資料接墊UDQ1、UDQ3、UDQ5及UDQ7可自高位資料接墊區UDQR的上部部分至高位資料接墊區UDQR的下部部分(例如，在垂直方向上)彼此實質上對準。
關於×16半導體記憶體晶片10-1的高位資料接墊UDQ0至UDQ7的配置，參照圖2A至圖2B、圖3A至圖3B、圖4A至圖4B及圖5，當將×16半導體記憶體晶片10-1製作至×16半導體記憶體封裝100-1、×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3中時，×16半導體記憶體晶片10-1的高位資料接墊UDQ0至UDQ7、高位資料選通訊號對接墊UDQSB及UDQS以及高位資料遮蔽訊號接墊UDM可被配置成在與×16半導體記憶體封裝100-1的高位資料焊球DQU0至DQU7、高位資料選通訊號對焊球DQSUB及DQSU以及高位資料遮蔽訊號焊球DMU相同的方向上相鄰。此外，×16半導體記憶體晶片10-1的高位資料接墊UDQ0至UDQ7可被配置成在與×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3的資料焊球DQ0至DQ7或DQ0至DQ3相同的方向上相鄰。
×16半導體記憶體晶片10-1可包括配置於低位資料接墊區LDQR中的低位資料接墊LDQ0至LDQ7、低位資料選通訊號對接墊LDQSB及LDQS以及低位資料遮蔽訊號接墊LDM。低位資料接墊LDQ0至LDQ7、低位資料選通訊號對接墊LDQSB及LDQS以及低位資料遮蔽訊號接墊LDM可用於×16半導體記憶體封裝100-1，且用於傳送低位資料、低位資料選通訊號對及低位資 料遮蔽訊號。低位資料選通訊號對接墊LDQSB及LDQS可輸入及輸出與低位資料一起輸入及輸出的低位資料選通訊號對。低位資料遮蔽訊號接墊LDM可輸入用於遮蔽低位資料的低位資料遮蔽訊號。此外，低位資料遮蔽訊號接墊LDM可連接有負載以與低位資料選通訊號對接墊LDQSB及LDQS的負載相匹配，且所述負載可執行訊號終止功能以終止自外部(例如，自×16半導體記憶體晶片10-1的外部)輸入的訊號。
如圖5中所示，在示例性實施例中，低位資料選通訊號對接墊LDQSB及LDQS以及低位資料接墊LDQ0、LDQ2、LDQ4及LDQ6配置於低位資料接墊區LDQR中的左側中。低位資料遮蔽訊號接墊LDM以及低位資料接墊LDQ1、LDQ3、LDQ5及LDQ7配置於低位資料接墊區LDQR中的右側中。電源接墊配置於低位資料選通訊號對接墊LDQSB及LDQS及低位資料接墊LDQ0、LDQ2、LDQ4及LDQ6之間，以及配置於低位資料遮蔽訊號接墊LDM及低位資料接墊LDQ1、LDQ3、LDQ5及LDQ7之間。
舉例而言，在示例性實施例中，當自平面圖觀看時，低位資料接墊LDQ0、LDQ2、LDQ4及LDQ6自低位資料接墊區LDQR的上部部分至低位資料接墊區LDQR的下部部分依序配置，且被配置成距低位資料接墊區LDQR的左側較距低位資料接墊區LDQR的右側更近(且因此，距×16半導體記憶體晶片10-1的左側較距×16半導體記憶體晶片10-1的右側更近)。低位資料接墊LDQ0、LDQ2、LDQ4及LDQ6可自低位資料接墊區LDQR的上部 部分至低位資料接墊區LDQR的下部部分(例如，在垂直方向上)彼此實質上對準。低位資料遮蔽訊號接墊LDM與低位資料接墊LDQ1、LDQ3、LDQ5及LDQ7自低位資料接墊區LDQR的上部部分至低位資料接墊區LDQR的下部部分依序配置，且被配置成距低位資料接墊區LDQR的右側較距低位資料接墊區LDQR的左側更近(且因此，距×16半導體記憶體晶片10-1的右側較距×16半導體記憶體晶片10-1的左側更近)。低位資料遮蔽訊號接墊LDM與低位資料接墊LDQ1、LDQ3、LDQ5及LDQ7可自低位資料接墊區LDQR的上部部分至低位資料接墊區LDQR的下部部分(例如，在垂直方向上)彼此實質上對準。
關於×16半導體記憶體晶片10-1的低位資料接墊LDQ0至LDQ7的配置，參照圖2A至圖2B、圖3A至圖3B、圖4A至圖4B及圖5，當將×16半導體記憶體晶片10-1製作至×16半導體記憶體封裝100-1、×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3中時，×16半導體記憶體晶片10-1的低位資料接墊LDQ0至LDQ7、低位資料選通訊號對接墊LDQSB及LDQS以及低位資料遮蔽訊號接墊LDM可被配置成在與×16半導體記憶體封裝100-1的低位資料焊球DQL0至DQL7、低位資料選通訊號對焊球DQSLB及DQSL以及低位資料遮蔽訊號焊球DML相同的方向上相鄰。
在示例性實施例中，×16半導體記憶體晶片10-1包括配置於附加接墊區AR中的反相終止資料選通訊號接墊TDQSB、附 加資料選通訊號對接墊ADQSB及ADQS以及資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS。反相終止資料選通訊號接墊TDQSB用於×8半導體記憶體封裝100-2(例如，用於將×16半導體記憶體晶片10-1電性連接至×8半導體記憶體封裝100-2中的印刷電路板)。附加資料選通訊號對接墊ADQSB及ADQS以及資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS用於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3。反相終止資料選通訊號接墊TDQSB藉由×16半導體記憶體晶片10-1內部的訊號線12-2連接至配置於高位資料接墊區UDQR的左下側中的能夠執行對應功能的高位資料遮蔽訊號接墊UDM。在示例性實施例中，反相終止資料選通訊號接墊TDQSB在內部連接至高位資料遮蔽訊號接墊UDM。在示例性實施例中，反相終止資料選通訊號接墊TDQSB及高位資料遮蔽訊號接墊UDM均設置於半導體記憶體晶片10-1的表面上，且所述接墊之間的連接是在半導體記憶體晶片10-1內部形成。
在示例性實施例中，反相終止資料選通訊號接墊TDQSB是高位資料接墊區UDQR中的第一行接墊中的第一接墊，且高位資料遮蔽訊號接墊UDM是高位資料接墊區UDQR中的第一行接墊中的最後一個接墊。因此，對於×8半導體記憶體封裝100-2，反相終止資料選通訊號接墊TDQSB可將自外部輸入的額外反相資料選通訊號傳送至高位資料遮蔽訊號接墊UDM。
在示例性實施例中，高位資料遮蔽訊號接墊UDM不直接 連接至×8半導體記憶體封裝100-2的反相終止資料選通訊號焊球TDQSB’，且不終止額外反相資料選通訊號。附加資料選通訊號對接墊ADQSB及ADQS可藉由×16半導體記憶體晶片10-1內部的訊號線12-3及12-4連接至配置於高位資料接墊區UDQR中的右上側中的能夠執行對應功能的高位資料選通訊號對接墊UDQSB及UDQS。因此，對於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，附加資料選通訊號對接墊ADQSB及ADQS可將自外部輸入的資料選通訊號對傳送至高位資料選通訊號對接墊UDQSB及UDQS。在示例性實施例中，高位資料選通訊號對接墊UDQSB及UDQS不直接連接至×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3的資料選通訊號對焊球DQSB及DQS，且不輸入資料選通訊號對。資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS可藉由×16半導體記憶體晶片10-1內部的訊號線12-5連接至配置於低位資料接墊區LDQR中的右上側中的能夠執行對應功能的低位資料遮蔽訊號接墊LDM。對於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS可將自外部輸入的資料遮蔽訊號或額外資料選通訊號傳送至低位資料遮蔽訊號接墊LDM。在示例性實施例中，低位資料遮蔽訊號接墊LDM不直接連接至×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3的資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’或資料遮蔽訊號焊球DM’，且不輸入資料遮蔽訊號或終止額外資料選通訊號。
配置於附加接墊區AR中的接墊TDQSB、ADQSB、ADQS及DM/TQSB以及線12-2至12-5可形成於在×16半導體記憶體晶片10-1內部形成的內部電路的上層中。配置於附加接墊區AR中的接墊TDQSB、ADQSB、ADQS及DM/TQSB以及線12-2至12-5可例如藉由重佈線製程(redistribution process)而形成。
如圖5中所示，在示例性實施例中，反相終止資料選通訊號接墊TDQSB以及附加資料選通訊號對接墊ADQSB及ADQS配置於附加接墊區AR中的左側中。資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS配置於附加接墊區AR中的右側中。電源接墊配置於反相終止資料選通訊號接墊TDQSB與附加資料選通訊號對接墊ADQSB及ADQS之間、以及資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS上方及下面。
根據示例性實施例，當闡述將接墊配置於圖5所示接墊區中的左側及右側中時，應理解，所述接墊可配置成兩行(例如，左側行及右側行)。根據示例性實施例，各相鄰接墊區(例如，附加接墊區AR、高位資料接墊區UDQR及低位資料接墊區LDQR)中的左側行及右側行可分別彼此對準，如圖5中所示。
根據示例性實施例，×16半導體記憶體晶片10-1可包括在位址與命令訊號接墊區ACR中交替地配置成兩列的位址與命令訊號接墊及電源接墊。在圖5中，陰影/影線接墊代表電源接墊。
關於附加接墊區AR的反相終止資料選通訊號接墊TDQSB，參照圖3A至圖3B及圖5，當將×16半導體記憶體晶片 10-1製作至×8半導體記憶體封裝100-2中時，×8半導體記憶體封裝100-2的反相終止資料選通訊號焊球TDQSB’可配置於列A與行3相交的位置處，但×16半導體記憶體晶片10-1中能夠執行與×8半導體記憶體封裝100-2的反相終止資料選通訊號焊球TDQSB’對應的功能的高位資料遮蔽訊號接墊UDM可配置於高位資料接墊區UDQR中的下側中。因此，由於反相終止資料選通訊號焊球TDQSB’與高位資料遮蔽訊號接墊UDM之間的距離增加，因而訊號完整性可降低，且印刷電路板20-2中的佈線可難以進行配置(例如，在製作期間佈線的配置可難以進行)。
在本發明概念的示例性實施例中，提供如下配置：將反相終止資料選通訊號接墊TDQSB在×16半導體記憶體晶片10-1的附加接墊區AR的左上側中配置成與其中配置有×8半導體記憶體封裝100-2的反相終止資料選通訊號焊球TDQSB’的位置相鄰，且藉由×16半導體記憶體晶片10-1內部的線12-2連接反相終止資料選通訊號接墊TDQSB與高位資料遮蔽訊號接墊UDM。因此，反相終止資料選通訊號接墊TDQSB分擔連接至高位資料遮蔽訊號接墊UDM的用於終止自外部施加的額外資料選通訊號的配置。因此，由於×16半導體記憶體晶片10-1內部的反相終止資料選通訊號接墊TDQSB而不需要用於終止額外反相資料選通訊號的單獨配置。此外，與其中將×8半導體記憶體封裝100-2的連接反相終止資料選通訊號焊球TDQSB’與高位資料遮蔽訊號接墊UDM的訊號線配置於印刷電路板20-2中的情形相較，由於訊號線 的長度減小，因而訊號完整性可得以改良，且印刷電路板20-2中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
關於附加接墊區AR的資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS，參照圖3A至圖3B、圖4A至圖4B及圖5，當將×16半導體記憶體晶片10-1製作至×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3中時，×8半導體記憶體封裝100-2的或×4半導體記憶體封裝100-3的資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’或資料遮蔽訊號焊球DM’可配置於列A與行7相交的位置處，但×16半導體記憶體晶片10-1中執行與×8半導體記憶體封裝100-2的或×4半導體記憶體封裝100-3的資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’或資料遮蔽訊號焊球DM’對應的功能的低位資料遮蔽訊號接墊LDM可配置於低位資料接墊區LDQR中的右上側中。因此，由於資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’或資料遮蔽訊號焊球DM’與低位資料遮蔽訊號接墊LDM之間的距離增加，因而訊號完整性可降低，且在印刷電路板20-2中配置佈線可難以進行。
在本發明概念的示例性實施例中，提供如下配置：將資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS在×16半導體記憶體晶片10-1的附加接墊區AR的右側中配置成與其中配置有×8半導體記憶體封裝100-2的或×4半導體記憶體封裝100-3的資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’或資料遮蔽訊號焊球 DM’的位置相鄰，且藉由×16半導體記憶體晶片10-1內部的線12-5連接資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS與低位資料遮蔽訊號接墊LDM。因此，資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS分擔連接至低位資料遮蔽訊號接墊LDM的用於輸入低位資料遮蔽訊號或用於終止額外資料選通訊號的配置。當將×16半導體記憶體晶片10-1製作至×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3中時，由於經由×16半導體記憶體晶片10-1的高位資料接墊UDQ0至UDQ7輸入的資料在內部是低位資料，因而經由連接至低位資料遮蔽訊號接墊LDM的資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS輸入的資料遮蔽訊號用於遮蔽所述低位資料。因此，由於×16半導體記憶體晶片10-1內部的資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS而不需要用於輸入資料遮蔽訊號或用於終止額外資料選通訊號的單獨配置。此外，與其中將連接×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3的資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’或資料遮蔽訊號焊球DM’與×16半導體記憶體晶片10-1的低位資料遮蔽訊號接墊LDM的訊號線配置於印刷電路板20-2及20-3中的情形相較，由於訊號線的長度減小，因而訊號完整性可得以改良，且印刷電路板20-2及20-3中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
關於附加接墊區AR的附加資料選通訊號對接墊ADQSB及ADQS，參照圖3A至圖3B、圖4A至圖4B及圖5，當將×16 半導體記憶體晶片10-1製作至×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3中時，×8半導體記憶體封裝100-2的或×4半導體記憶體封裝100-3的資料選通訊號對焊球DQSB及DQS可配置於列B及列C與行3相交的位置處，但×16半導體記憶體晶片10-1中執行與×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3的資料選通訊號對焊球DQSB及DQS對應的功能的高位資料選通訊號對接墊UDQSB及UDQS可配置於高位資料接墊區UDQR的右上側中。因此，可難以配置在印刷電路板20-2及20-3中的各接墊之間自配置於右側中的高位資料選通訊號對接墊UDQSB及UDQS穿行至配置於左側中的資料選通訊號對焊球DQSB及DQS的訊號線。
在本發明概念的示例性實施例中，提供如下配置：更將附加資料選通訊號對接墊ADQSB及ADQS在×16半導體記憶體晶片10-1的附加接墊區AR的左側中配置成與其中配置有×8半導體記憶體封裝100-2的或×4半導體記憶體封裝100-3的資料選通訊號對焊球DQSB及DQS的位置相鄰，且藉由×16半導體記憶體晶片10-1內部的線12-3及12-4連接高位資料選通訊號對接墊UDQSB及UDQS與附加資料選通訊號對接墊ADQSB及ADQS。因此，附加資料選通訊號對接墊ADQSB及ADQS分擔連接至高位資料選通訊號對接墊UDQSB及UDQS的用於輸入及輸出高位資料選通訊號的配置。因此，由於×16半導體記憶體晶片10-1內部的附加資料選通訊號對接墊ADQSB及ADQS而不需要用於輸 入及輸出資料選通訊號對的單獨配置。此外，與其中將連接×8半導體記憶體封裝100-2的及×4半導體記憶體封裝100-3的資料選通訊號對焊球DQSB及DQS與×16半導體記憶體晶片10-1的高位資料選通訊號對接墊UDQSB及UDQS的訊號線配置於印刷電路板20-2及20-3中的情形相較，由於訊號線的長度減小，因而訊號完整性可得以改良，且印刷電路板20-2及20-3中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
圖6A及圖6B是說明根據本發明概念示例性實施例，×16半導體記憶體封裝100-1的印刷電路板20-1的線配置的概念圖。印刷電路板20-1可例如是雙面板或是其中堆疊有至少兩個層的板。
參照圖2A及圖2B、圖5以及圖6A及圖6B，當將×16半導體記憶體晶片10-1製作至×16半導體記憶體封裝100-1中時，配置於印刷電路板20-1的影線區中與配置於×16半導體記憶體晶片10-1的附加接墊區AR中的接墊對應的板接墊在示例性實施例中不被使用，且因此未被配置(例如，未設置於上面)。
將說明其中圖6A及圖6B所示接墊代表配置於印刷電路板20-1中的板接墊22-1、焊球代表圖2A所示焊球24-1且用於電源接墊的線配置被省略的實例。圖6A說明印刷電路板20-1的一層(或者二或更多個層)的上表面(或上層)的訊號線配置，且圖6B說明印刷電路板20-1的所述層(或者所述二或更多個層)的下表面(或下層)的訊號線配置。
參照圖6A，×16半導體記憶體封裝100-1的印刷電路板20-1包括：板接墊22-1，位於上表面中且具有與×16半導體記憶體晶片10-1的接墊相同的配置；導通孔21-1，被配置成與焊球24-1中的每一者相鄰且穿透印刷電路板20-1；以及第一導電線21-2，配置於上表面(或上層)中且連接對應的板接墊22-1與導通孔21-1。參照圖6B，×16半導體記憶體封裝100-1的印刷電路板20-1更包括第二導電線21-3，第二導電線21-3配置於印刷電路板20-1的下表面中且連接對應的導通孔21-1與焊球24-1。
如圖6A及圖6B中所示，在本發明概念的示例性實施例中，由於×16半導體記憶體晶片10-1的接墊與×16半導體記憶體封裝100-1的焊球之間的距離較小，因而訊號線的長度減小。因此，訊號完整性可得以改良，且印刷電路板20-1中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
圖7A及圖7B是說明根據本發明概念示例性實施例，×8半導體記憶體封裝100-2的印刷電路板20-2的線配置的概念圖。
參照圖3A及圖3B、圖5以及圖7A及圖7B，當將×16半導體記憶體晶片10-1製作至×8半導體記憶體封裝100-2中時，位於×8半導體記憶體封裝100-2的印刷電路板20-2的影線區中的板接墊在示例性實施例中不被使用，且未被配置(例如，未設置於上面)。
將說明其中圖7A及圖7B所示接墊代表配置於印刷電路板20-2中的板接墊22-2、焊球代表圖3A所示焊球24-2且用於電 源接墊的線配置被省略的實例。圖7A說明印刷電路板20-2的一層(或者二或更多個層)的上表面(或上層)的訊號線配置，且圖7B說明印刷電路板20-2的所述層(或者所述二或更多個層)的下表面(或下層)的訊號線配置。
參照圖7A，×8半導體記憶體封裝100-2的印刷電路板20-2包括：板接墊22-2，位於上表面中且具有與×16半導體記憶體晶片10-1的接墊相同的配置；導通孔21-4，被配置成與焊球24-2中的每一者相鄰且穿透印刷電路板20-2；以及第一導電線21-5，配置於上表面中且連接對應的板接墊22-2與導通孔21-4。參照圖7B，×8半導體記憶體封裝100-2的印刷電路板20-2更包括第二導電線21-6，第二導電線21-6配置於印刷電路板20-2的下表面中且連接對應的導通孔21-4與焊球24-2。
參照圖6A及圖7A，在示例性實施例中，印刷電路板20-1的第一導電線21-2的長度與印刷電路板20-2的第一導電線21-5的長度實質上相同。因此，由於×16半導體記憶體晶片10-1的接墊與×8半導體記憶體封裝100-2的焊球之間的距離維持較近，因而訊號完整性可得以改良。此外，印刷電路板20-2中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
圖8A及圖8B是說明根據本發明概念示例性實施例，×4半導體記憶體封裝100-3的印刷電路板20-3的線配置的概念圖。印刷電路板20-3可例如是雙面板或是其中堆疊有至少兩個層的板。
參照圖4A及圖4B、圖5、以及圖8A及圖8B，當將×16半導體記憶體晶片10-1製作至×4半導體記憶體封裝100-3中時，×4半導體記憶體封裝100-3的印刷電路板20-3的影線區中的板接墊在示例性實施例中不被使用，且因此未被配置(例如，未設置於上面)。
將說明其中圖8A及圖8B所示接墊代表配置於印刷電路板20-3中的板接墊22-3、焊球代表圖4A所示焊球24-3且用於電源接墊的線配置被省略的實例。圖8A說明印刷電路板20-3的一層(或者二或更多個層)的上表面(或上層)的線配置，且圖8B說明印刷電路板20-3的所述層(或者所述二或更多個層)的下表面(或下層)的訊號線配置。
參照圖8A，×4半導體記憶體封裝100-3的印刷電路板20-3包括：板接墊22-3，位於上表面中且具有與×16半導體記憶體晶片10-1的接墊相同的配置；導通孔21-7，被配置成與焊球24-3中的每一者相鄰且穿透印刷電路板20-3；以及第一導電線21-8，配置於上表面中且連接對應的板接墊22-3與導通孔21-7。參照圖8B，×4半導體記憶體封裝100-3的印刷電路板20-3更包括第二導電線21-9，第二導電線21-9配置於印刷電路板20-3的下表面中且連接對應的導通孔21-7與焊球24-3。
類似於圖7A所示印刷電路板20-2的配置，由於×16半導體記憶體晶片10-1的接墊與×4半導體記憶體封裝100-3的焊球之間的距離維持較近，因而訊號完整性可得以改良。此外，印刷電 路板20-3中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
根據示例性實施例，印刷電路板20-1、20-2及20-3的板位址與命令訊號接墊可配置於與×16半導體記憶體晶片10-1的位址與命令訊號接墊對應的位置處，且印刷電路板20-1、20-2及20-3的板位址與命令訊號接墊可連接至半導體記憶體封裝100-1、100-2及100-3中對應的位址與命令訊號焊球。
圖9是說明根據本發明概念示例性實施例，×16半導體記憶體晶片10-1’的接墊配置的圖。
參照圖5及圖9，圖9所示×16半導體記憶體晶片10-1’不包括配置於圖5所示×16半導體記憶體晶片10-1的附加接墊區AR中的附加資料選通訊號對接墊ADQSB及ADQS。此外，圖9所示×16半導體記憶體晶片10-1’不包括用於連接附加資料選通訊號對接墊ADQSB及ADQS與高位資料選通訊號對接墊UDQSB及UDQS的訊號線12-3及12-4。因此，圖9所示×16半導體記憶體晶片10-1’包括空白區(empty region)SR來代替附加資料選通訊號對接墊ADQSB及ADQS。
由於除上述差異外，圖9所示×16半導體記憶體晶片10-1’類似於圖5所示×16半導體記憶體晶片10-1，因而本文不再對圖9所示×16半導體記憶體晶片10-1’予以進一步說明。
根據本發明概念示例性實施例的×16半導體記憶體封裝100-1的印刷電路板20-1的線具有與圖6A及圖6B所示線相同的 配置。
圖10是說明根據本發明概念示例性實施例，×8半導體記憶體封裝100-2的印刷電路板20-2’的線配置的概念圖。印刷電路板20-2’可例如是雙面板或是其中堆疊有至少二或更多個層的板。
根據圖10所示示例性實施例的×8半導體記憶體封裝100-2的印刷電路板20-2’的線配置類似於圖7A及圖7B所示示例性實施例。因此，本文不再對前面所述的元件及配置予以說明。參照圖10所示示例性實施例，不同於圖7A及圖7B所示示例性實施例，附加資料選通訊號對接墊ADQSB及ADQS未被配置(例如，未設置於上面)。因此，×16半導體記憶體晶片10-1’的高位資料選通訊號對接墊UDQSB及UDQS與×8半導體記憶體封裝100-2的資料選通訊號對焊球DQSB及DQS是藉由穿過配置於印刷電路板20-2’的上表面中的板空白區SR’的導電線21-3’及21-4’而連接。在示例性實施例中，印刷電路板20-2’的下表面的線可具有與圖7B所示線相同的配置。
根據本發明概念的示例性實施例，空白區SR是藉由移除圖5所示×16半導體記憶體晶片10-1的附加接墊區AR的附加資料選通訊號對接墊ADQSB及ADQS而獲得，且導電線21-3’及21-4’被穿過印刷電路板20-2’的板空白區SR’而配置至高位資料選通訊號對接墊UDQSB及UDQS的左側，板空白區SR’位於與空白區SR對應的位置處。因此，印刷電路板20-2’中佈線的配置可得以改良(例如，在製作期間佈線的配置便易性可得以改良)。
將參照圖8A、圖8B及圖10來闡述根據本發明概念示例性實施例的×4半導體記憶體封裝100-3的印刷電路板的線配置，且本文將不再對前面所述的元件及配置予以進一步說明。
如上所述，根據本發明概念示例性實施例的×16半導體記憶體晶片具有改良的接墊配置配置，以能夠在滿足×16半導體記憶體封裝的焊球配置、×8半導體記憶體封裝的焊球配置及×4半導體記憶體封裝的焊球配置的同時確保訊號完整性的改良。此外，根據本發明概念示例性實施例的半導體記憶體封裝使得印刷電路板中佈線的配置方便性得以改良(例如，在製作期間佈線的配置便易性得以改良)。
在本發明概念的示例性實施例中，半導體記憶體晶片10-1及10-1’具有其中使配置於附加接墊區AR中的反相終止資料選通訊號接墊TDQSB及資料遮蔽訊號/終止資料選通訊號接墊DM/TDQS中的至少一個接墊在內部連接至對應的高位資料遮蔽訊號接墊UDM及低位資料遮蔽訊號接墊LDM的配置。
雖然本文所述實例參考了其中高位資料的位元數目與低位資料的位元數目相同的配置，但本發明概念的示例性實施例並非僅限於此。舉例而言，在示例性實施例中，高位資料的位元數目與低位資料的位元數目可彼此不同。
雖然本文所述實例參考了能夠輸入及輸出16位元資料的半導體記憶體晶片，但本發明概念的示例性實施例並非僅限於此。舉例而言，本發明概念的示例性實施例可應用於能夠輸入及 輸出多於16位元的資料的半導體記憶體晶片。
雖然本文所述實例參考了使用一個半導體記憶體晶片來製作半導體記憶體封裝，但本發明概念的示例性實施例並非僅限於此。舉例而言，本發明概念的示例性實施例可在藉由堆疊二或更多個半導體記憶體晶片來製作一個半導體記憶體封裝時應用。此外，本發明概念的示例性實施例可在藉由堆疊二或更多個半導體記憶體封裝來製作一個半導體記憶體封裝時應用。
圖11是說明根據本發明概念示例性實施例，半導體記憶體晶片的內部電路的配置的方塊圖。半導體記憶體晶片10-1及10-1’可包括：記憶體胞元陣列MCA、全域資料輸入與輸出閘單元(global data input and output gate unit)10-2、路徑選擇單元10-3、低位資料讀取單元10-41及高位資料讀取單元10-42以及低位資料寫入單元10-51及高位資料寫入單元10-52，記憶體胞元陣列MCA包括組群組(bank group)10-11、10-12、10-13及10-14。組群組10-11、10-12、10-13及10-14中的每一者可包括四個記憶體組，然而，所述組群組並非僅限於此。本文所述的所有單元皆可被實作為電路。
將闡述圖11所示組件中的每一者的功能。
組群組10-11、10-12、10-13及10-14中的每一者可經由對應的全域資料輸入與輸出線GIOL0至GIOL3來輸入及輸出資料。對於×16半導體記憶體封裝100-1，組群組10-11、10-12、10-13及10-14中的兩者可被同時選擇，且可輸入及輸出16n位元(n可 為8)資料。對於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，組群組10-11、10-12、10-13及10-14中的一者可被選擇，且可輸入及輸出8n位元及4n位元(n可為8)資料。
對於×16半導體記憶體封裝100-1、×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，全域資料輸入與輸出閘單元10-2可在全域資料輸入與輸出線GIOL0至GIOL3與低位資料線LIOL0至LIOL7及高位資料線UIOL0至UIOL7之間傳送資料。對於×16半導體記憶體封裝100-1，在讀取操作期間，全域資料輸入與輸出閘單元10-2可輸入經由全域資料輸入與輸出線GIOL0至GIOL3傳送的16n位元資料，將8位元低位資料依序傳送至低位資料線LIOL0至LIOL7，且將8位元高位資料依序傳送至高位資料線UILO0至UILO3。對於×16半導體記憶體封裝100-1，在寫入操作期間，全域資料輸入與輸出閘單元10-2可依序輸入經由低位資料線LIOL0至LIOL7傳送的低位資料及經由高位資料線UIOL0至UIOL7傳送的高位資料，且將16n位元資料傳送至全域資料輸入與輸出線GIOL0至GIOL3。對於×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3，在讀取操作期間，全域資料輸入與輸出閘單元10-2可輸入經由全域資料輸入與輸出線GIOL0至GIOL3傳送的8n位元低位資料或4n位元低位資料，且將8n位元低位資料或4n位元低位資料傳送至低位資料線LIOL0至LIOL7或LIOL0至LIOL3。對於×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3，在寫入操作期間，全域資料輸入與輸出閘單元 10-2可依序輸入經由低位資料線LIOL0至LIOL7及LIOL0至LIOL3傳送的低位資料，且將8n位元資料或4n位元資料傳送至全域資料輸入與輸出線GIOL0至GIOL3。
參照×16半導體記憶體封裝100-1，路徑選擇單元10-3可在讀取操作期間將低位資料傳送至低位資料讀取單元10-41並將高位資料傳送至高位資料讀取單元10-42，且在寫入操作期間將自低位資料寫入單元10-51傳送的資料傳送至低位資料線LIOL0至LIOL7並將自高位資料寫入單元10-52傳送的資料傳送至高位資料線UIOL0至UIOL7。參照×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，路徑選擇單元10-3可在讀取操作期間將低位資料傳送至高位資料讀取單元10-42，且在寫入操作期間將自高位資料寫入單元10-52傳送的資料傳送至低位資料線LIOL0至LIOL7。對於×16半導體記憶體封裝100-1以及×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，可使用模式暫存器設定操作或在製作×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3時使用熔絲程式化來將施加至路徑選擇單元10-3的選擇訊號(SEL)設定成具有互不相同的狀態。
對於×16半導體記憶體封裝100-1，低位資料讀取單元10-41可驅動自路徑選擇單元10-3傳送的低位資料，產生資料1jo0至1jo7以及低位資料選通訊號對1dqsb及1dqs，且將資料1jo0至1jo7以及低位資料選通訊號對1dqsb及1dqs傳送至低位資料接墊LDQ0至LDQ7以及低位資料選通訊號對接墊LDQSB及LDQS。
對於×16半導體記憶體封裝100-1，高位資料讀取單元10-42可驅動自路徑選擇單元10-3傳送的高位資料，產生資料uio0至uio7以及高位資料選通訊號對udqsb及udqs，並將資料uio0至uio7以及高位資料選通訊號對udqsb及udqs傳送至高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS，且對於×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，高位資料讀取單元10-42可驅動自路徑選擇單元10-3傳送的低位資料，產生資料uio0至uio7或uio0至uio4以及高位資料選通訊號對udqsb及udqs，並將資料uio0至uio7或uio0至uio4以及高位資料選通訊號對udqsb及udqs傳送至高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS。
參照×16半導體記憶體封裝100-1，低位資料寫入單元10-51可輸入並驅動經由低位資料接墊LDQ0至LDQ7以及低位資料選通訊號對接墊LDQSB及LDQS輸入的低位資料及低位資料選通訊號對，且將低位資料及低位資料選通訊號對輸出至路徑選擇單元10-3。
參照×16半導體記憶體封裝100-1，高位資料寫入單元10-52可輸入並驅動經由高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS輸入的高位資料及高位資料選通訊號對，且將高位資料及高位資料選通訊號對傳送至路徑選擇單元10-3。參照×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，高位資料寫入單元10-52可輸入並驅動經由高位資料 接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS輸入的資料及資料選通訊號對，且將資料及資料選通訊號對傳送至路徑選擇單元10-3。
因此，參照×16半導體記憶體封裝100-1，根據本發明概念示例性實施例的半導體記憶體晶片可在讀取操作期間經由路徑選擇單元10-3、高位資料讀取單元10-42及高位資料接墊UDQ0至UDQ7輸出傳送至高位資料線UIOL0至UIOL7的高位資料。參照×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，根據本發明概念示例性實施例的半導體記憶體晶片可在讀取操作期間經由路徑選擇單元10-3、高位資料讀取單元10-42及高位資料接墊UDQ0至UDQ7輸出傳送至低位資料線LIOL0至LIOL7的低位資料。
參照×16半導體記憶體封裝100-1，根據本發明概念示例性實施例的半導體記憶體晶片可在寫入操作期間經由高位資料接墊UDQ0至UDQ7、高位資料寫入單元10-52及路徑選擇單元10-3將自外部輸入的資料傳送至高位資料線UIOL0至UIOL7。參照×8半導體記憶體封裝100-2或×4半導體記憶體封裝100-3，根據本發明概念示例性實施例的半導體記憶體晶片可在寫入操作期間經由高位資料接墊UDQ0至UDQ7、高位資料寫入單元10-52及路徑選擇單元10-3將自外部輸入的資料傳送至低位資料線LIOL0至LIOL7或LIOL0至LIOL3。
圖12是說明根據本發明概念示例性實施例，半導體記憶 體晶片的內部電路的配置的方塊圖。圖12所示半導體記憶體晶片的內部電路包括其中代替根據圖11所示本發明概念示例性實施例的半導體記憶體晶片的內部電路的路徑選擇單元10-3而將路徑選擇單元10-3’連接於低位資料讀取單元10-41及高位資料讀取單元10-42以及低位資料寫入單元10-51及高位資料寫入單元10-52與低位資料接墊LDQ0至LDQ7及高位資料接墊UDQ0至UDQ7以及低位資料選通訊號對接墊LDQSB、LDQS及高位資料選通訊號對接墊UDQSB、UDQS之間的配置。
本文不再對圖12所示組件中具有前面參照圖11所述的相同參考編號的組件予以進一步說明。將闡述路徑選擇單元10-3’的功能。
參照×16半導體記憶體封裝100-1，在讀取操作期間，路徑選擇單元10-3’可將自低位資料讀取單元10-41輸出的資料1io0至1io7以及低位資料選通訊號對1dqsb及1dqs傳送至低位資料接墊LDQ0至LDQ7以及低位資料選通訊號對接墊LDQSB及LDQS，且將自高位資料讀取單元10-42輸出的資料uio0至uio7以及高位資料選通訊號對udqsb及udqs傳送至高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS。參照×16半導體記憶體封裝100-1，在寫入操作期間，路徑選擇單元10-3’可將經由低位資料接墊LDQ0至LDQ7以及低位資料選通訊號對接墊LDQSB及LDQS輸入的低位資料及低位資料選通訊號對傳送至低位資料寫入單元10-51，且將經由高位資料接墊UDQ0 至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS輸入的高位資料及高位資料選通訊號對傳送至高位資料寫入單元10-52。參照×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，在讀取操作期間，路徑選擇單元10-3’可將自低位資料讀取單元10-41輸出的資料1io0至1io7以及低位資料選通訊號對1dqsb及1dqs傳送至高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS。參照×8半導體記憶體封裝100-2及×4半導體記憶體封裝100-3，在寫入操作期間，路徑選擇單元10-3’可將經由高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS輸入的資料及資料選通訊號對傳送至低位資料寫入單元10-51。選擇訊號SEL可藉由以上參照圖11所述的方法來加以設定。
由於根據圖11所示本發明概念示例性實施例的半導體記憶體晶片被配置成經由被設計成與高位資料接墊UDQ0至UDQ7以及高位資料選通訊號對接墊UDQSB及UDQS相鄰的高位資料讀取單元10-42及高位資料寫入單元10-52來輸入及輸出資料，因而與根據圖12所示本發明概念示例性實施例的半導體記憶體晶片相較，訊號完整性可更得以改良。
圖13是說明根據本發明概念示例性實施例的記憶體系統的方塊圖。記憶體系統200可包括記憶體控制器200-1以及半導體記憶體模組200-21及200-22。半導體記憶體模組200-21可包括×4半導體記憶體封裝100-3，且半導體記憶體模組200-22可包括×8 半導體記憶體封裝100-2。
參照圖13，記憶體控制器200-1可將位址與命令訊號C/A1傳送至半導體記憶體模組200-21，且將位址與命令訊號C/A2傳送至半導體記憶體模組200-22。半導體記憶體模組200-21的兩個×4半導體記憶體封裝100-3可因應於位址與命令訊號C/A1而經由所述兩個×4半導體記憶體封裝100-3中的每一者的資料焊球DQ0至DQ3以及資料選通訊號對焊球DQSB及DQS輸入自記憶體控制器200-1傳送的資料D0至D3、D4至D7以及兩個資料選通訊號對(DQS1B、DQS1)、(DQS2B、DQS2)。半導體記憶體模組200-22的×8半導體記憶體封裝100-2中的每一者可因應於位址與命令訊號C/A2而經由資料焊球DQ0至DQ7以及資料選通訊號對焊球DQSB、DQS、反相終止資料選通訊號焊球TDQSB’以及資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’輸入自記憶體控制器200-1傳送的資料D0至D7及兩個資料選通訊號對(DQS1B、DQS1)、(DQSB2、DQS2)。×8半導體記憶體封裝100-2可終止經由反相終止資料選通訊號焊球TDQSB’及資料遮蔽訊號/終止資料選通訊號焊球DM’/TDQS’輸入的額外資料選通訊號對DQS2B、DQS2。
根據本發明概念的示例性實施例，圖13所示半導體記憶體模組200-21與200-22可包括輸入及輸出位元數目相同的資料的半導體記憶體封裝。
圖14是說明根據本發明概念示例性實施例，包括半導體 記憶體晶片或半導體記憶體封裝的電子系統的方塊圖。
參照圖14，電子系統4400包括本體4410。在此上下文中，本體4410例如指代具有印刷電路板的系統板或主機板(motherboard)。本體4410中包括記憶體系統4412、微處理器4414、隨機存取記憶體(random access memory，RAM)4416、介面單元4418、及匯流排4420。微處理器4414控制電子系統4400。隨機存取記憶體4416用作微處理器4414的作業記憶體。微處理器4414、隨機存取記憶體4416及/或其他組件可製作於單個封裝中。介面單元4418可執行向電子系統4400輸入資料及自電子系統4400輸出資料的功能。記憶體系統4412可執行儲存微處理器4414的作業碼、由微處理器4414處理的資料或外部輸入資料的功能。記憶體系統4412可包括記憶體控制器、半導體記憶體封裝或半導體記憶體模組。記憶體系統4412可具有圖13所示配置。
電子系統4400可應用於例如行動裝置或電腦。在本發明概念的示例性實施例中，以上參照圖1至圖12所述的半導體記憶體晶片或半導體記憶體封裝可被包含於記憶體系統4412、微處理器4414及隨機存取記憶體4416中的至少一者中。因此，電子系統4400的整體作業效能可得以改良。
根據本發明概念的示例性實施例，一種半導體記憶體晶片包括配置得以改良的接墊配置，其能夠滿足其中輸入及輸出資料的位元數目互不相同的各半導體記憶體封裝的所有焊球配置。
因此，當將半導體記憶體晶片製作至其中輸入及輸出資 料的位元數目互不相同的各半導體記憶體封裝中時，印刷電路板中的線配置的配置可得以改良(例如，在製作期間線配置的配置便易性可得以改良)，且訊號完整性可得以改良。
此外，使用所述半導體記憶體晶片或半導體記憶體封裝的系統的作業可靠性可得以改良。
根據本發明概念的示例性實施例，當將接墊配置於半導體記憶體晶片的本體中時，對應的接墊與焊球之間的訊號線的長度可減小，使得印刷電路板中的佈線可在滿足各半導體記憶體封裝的所有焊球配置的同時被方便地配置。
儘管已參照本發明概念的示例性實施例具體示出並闡述了本發明概念，但此項技術中具有通常知識者應理解，可在不背離由以下申請專利範圍所界定的本發明概念的精神及範圍的條件下在形式及細節上對本文作出各種改變。
10-1‧‧‧×16半導體記憶體晶片
12-2、12-3、12-4、12-5‧‧‧訊號線
AR‧‧‧附加接墊區
ACR‧‧‧位址與命令訊號接墊區
ADQSB、ADQS‧‧‧附加資料選通訊號對接墊
DM/TDQS‧‧‧資料遮蔽訊號/終止資料選通訊號接墊
LDM‧‧‧低位資料遮蔽訊號接墊
LDQ0、LDQ1、LDQ2、LDQ3、LDQ4、LDQ5、LDQ6、LDQ7‧‧‧低位資料接墊
LDQR‧‧‧低位資料接墊區
LDQSB、LDQS‧‧‧低位資料選通訊號對接墊
TDQSB‧‧‧反相終止資料選通訊號接墊
UDM‧‧‧高位資料遮蔽訊號接墊
UDQ0、UDQ1、UDQ2、UDQ3、UDQ4、UDQ5、UDQ6、UDQ7‧‧‧高位資料接墊
UDQR‧‧‧高位資料接墊區
UDQSB、UDQS‧‧‧高位資料選通訊號對接墊

Claims (25)

  1. 一種半導體記憶體晶片，包括： 多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中； 高位資料選通訊號對接墊，設置於所述高位資料接墊區中； 高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中； 多個低位資料接墊，設置於所述表面上的低位資料接墊區中，其中所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面； 低位資料選通訊號對接墊，設置於所述低位資料接墊區中； 低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及 反相終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方， 其中所述反相終止資料選通訊號接墊在內部連接至所述高位資料遮蔽訊號接墊，所述反相終止資料選通訊號接墊用於將所述半導體記憶體晶片連接至第二半導體記憶體封裝中的第二印刷電路板，所述第二半導體記憶體封裝具有第二配置，且所述高位資料遮蔽訊號接墊用於將所述半導體記憶體晶片連接至第一半導體記憶體封裝中的第一印刷電路板，所述第一半導體記憶體封裝具有與所述第二配置不同的第一配置。
  2. 如申請專利範圍第1項所述的半導體記憶體晶片，其中當所述半導體記憶體晶片設置於所述第一半導體記憶體封裝中時，所述半導體記憶體晶片經由所述高位資料接墊傳送高位資料，且當所述半導體記憶體晶片設置於所述第二半導體記憶體封裝或第三半導體記憶體封裝中時，所述半導體記憶體晶片經由所述高位資料接墊傳送低位資料。
  3. 如申請專利範圍第2項所述的半導體記憶體晶片，更包括： 資料遮蔽訊號/終止資料選通訊號接墊，設置於所述附加接墊區中， 其中所述資料遮蔽訊號/終止資料選通訊號接墊在內部連接至所述低位資料遮蔽訊號接墊，所述資料遮蔽訊號/終止資料選通訊號接墊用於將所述半導體記憶體晶片連接至所述第二半導體記憶體封裝中的所述第二印刷電路板或所述第三半導體記憶體封裝中的第三印刷電路板，且所述低位資料遮蔽訊號接墊用於將所述半導體記憶體晶片連接至所述第一半導體記憶體封裝中的所述第一印刷電路板。
  4. 如申請專利範圍第3項所述的半導體記憶體晶片，更包括： 附加資料選通訊號對接墊，設置於所述附加接墊區中， 其中所述附加資料選通訊號對接墊在內部連接至所述高位資料選通訊號對接墊，所述附加資料選通訊號對接墊用於將所述半導體記憶體晶片連接至所述第二半導體記憶體封裝中的所述第二印刷電路板或所述第三半導體記憶體封裝中的所述第三印刷電路板，且所述高位資料選通訊號對接墊用於將所述半導體記憶體晶片連接至所述第一半導體記憶體封裝中的所述第一印刷電路板。
  5. 如申請專利範圍第4項所述的半導體記憶體晶片，其中所述高位資料遮蔽訊號接墊配置於所述高位資料接墊區中的左下側中，所述低位資料遮蔽訊號接墊配置於所述低位資料接墊區中的右上側中，所述高位資料選通訊號對接墊配置於所述高位資料接墊區中的右上側中，所述反相終止資料選通訊號接墊配置於所述附加接墊區中的左上側中，所述資料遮蔽訊號/終止資料選通訊號接墊配置於所述附加接墊區中的右側中，且所述附加資料選通訊號對接墊配置於所述附加接墊區中所述反相終止資料選通訊號接墊下面。
  6. 如申請專利範圍第3項所述的半導體記憶體晶片，更包括： 空白區，配置於所述附加接墊區中所述反相終止資料選通訊號接墊下面。
  7. 如申請專利範圍第6項所述的半導體記憶體晶片，其中所述高位資料遮蔽訊號接墊配置於所述高位資料接墊區中的左下側中，所述低位資料遮蔽訊號接墊配置於所述低位資料接墊區中的右上側中，所述反相終止資料選通訊號接墊配置於所述附加接墊區中的左側中，且所述資料遮蔽訊號/終止資料選通訊號接墊配置於所述附加接墊區中的右側中。
  8. 如申請專利範圍第2項所述的半導體記憶體晶片，其中所述第一半導體記憶體封裝、所述第二半導體記憶體封裝及所述第三半導體記憶體封裝分別是×16n半導體記憶體封裝、×8n半導體記憶體封裝及×4n半導體記憶體封裝，且所述第一配置、所述第二配置及所述第三配置具有由電子裝置工程聯合委員會標準化的焊球配置，其中n是等於或大於1的整數。
  9. 一種半導體記憶體晶片，包括： 多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中； 高位資料選通訊號對接墊，設置於所述高位資料接墊區中； 高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中； 多個低位資料接墊，設置於所述表面上的低位資料接墊區中，其中所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面； 低位資料選通訊號對接墊，設置於所述低位資料接墊區中； 低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及 資料遮蔽訊號/終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方， 其中所述資料遮蔽訊號/終止資料選通訊號接墊在內部連接至所述低位資料遮蔽訊號接墊，所述資料遮蔽訊號/終止資料選通訊號接墊用於將所述半導體記憶體晶片連接至第二半導體記憶體封裝中的第二印刷電路板或第三半導體記憶體封裝中的第三印刷電路板，且所述低位資料遮蔽訊號接墊用於將所述半導體記憶體晶片連接至第一半導體記憶體封裝中的第一印刷電路板， 其中所述第一半導體記憶體封裝具有第一配置，所述第二半導體記憶體封裝具有第二配置，所述第三半導體記憶體封裝具有第三配置，且所述第一配置、所述第二配置及所述第三配置彼此不同。
  10. 如申請專利範圍第9項所述的半導體記憶體晶片，其中當所述半導體記憶體晶片設置於所述第一半導體記憶體封裝中時，所述半導體記憶體晶片經由所述高位資料接墊傳送高位資料，且當所述半導體記憶體晶片設置於所述第二半導體記憶體封裝或所述第三半導體記憶體封裝中時，所述半導體記憶體晶片經由所述高位資料接墊傳送低位資料。
  11. 如申請專利範圍第10項所述的半導體記憶體晶片，更包括： 附加資料選通訊號對接墊，設置於所述附加接墊區中， 其中所述附加資料選通訊號對接墊在內部連接至所述高位資料選通訊號對接墊，所述附加資料選通訊號對接墊用於將所述半導體記憶體晶片連接至所述第二印刷電路板或所述第三印刷電路板，且所述高位資料選通訊號對接墊用於將所述半導體記憶體晶片連接至所述第一印刷電路板。
  12. 如申請專利範圍第11項所述的半導體記憶體晶片，其中所述低位資料遮蔽訊號接墊配置於所述低位資料接墊區中的右上側中，所述高位資料選通訊號對接墊配置於所述高位資料接墊區中的右上側中，所述資料遮蔽訊號/終止資料選通訊號接墊配置於所述附加接墊區中的右側中，且所述附加資料選通訊號對接墊在所述附加接墊區中的左側中被配置成與所述高位資料選通訊號對接墊相鄰。
  13. 一種半導體記憶體封裝，包括： 半導體記憶體晶片，包括：多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；多個低位資料接墊，設置於所述表面上的低位資料接墊區中，其中所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面；低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及反相終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方，其中所述反相終止資料選通訊號接墊在內部連接至所述高位資料遮蔽訊號接墊並用於具有第二配置的第二半導體記憶體封裝，且所述高位資料遮蔽訊號接墊用於具有與所述第二配置不同的第一配置的第一半導體記憶體封裝；以及 印刷電路板，包括：第一板接墊，配置於與所述半導體記憶體晶片的所述高位資料接墊及所述反相終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第一板接墊與所述第二半導體記憶體封裝中對應於所述第一板接墊的第一焊球， 其中所述半導體記憶體封裝是所述第一半導體記憶體封裝及所述第二半導體記憶體封裝中的一者。
  14. 如申請專利範圍第13項所述的半導體記憶體封裝，其中對於所述第一半導體記憶體封裝，所述半導體記憶體晶片經由所述高位資料接墊傳送高位資料，且對於所述第二半導體記憶體封裝及第三半導體記憶體封裝，所述半導體記憶體晶片經由所述高位資料接墊傳送低位資料，其中所述第三半導體記憶體封裝具有與所述第一配置及所述第二配置不同的第三配置。
  15. 如申請專利範圍第14項所述的半導體記憶體封裝，其中所述半導體記憶體晶片更包括設置於所述附加接墊區中的資料遮蔽訊號/終止資料選通訊號接墊， 其中所述資料遮蔽訊號/終止資料選通訊號接墊在內部連接至所述低位資料遮蔽訊號接墊並用於所述第二半導體記憶體封裝及所述第三半導體記憶體封裝，且所述低位資料遮蔽訊號接墊用於所述第一半導體記憶體封裝， 其中所述印刷電路板包括：第二板接墊，配置於與所述資料遮蔽訊號/終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第二板接墊與所述第二半導體記憶體封裝中或所述第三半導體記憶體封裝中對應於所述第二板接墊的第二焊球。
  16. 如申請專利範圍第15項所述的半導體記憶體封裝， 其中所述半導體記憶體晶片更包括設置於所述附加接墊區中的附加資料選通訊號對接墊， 其中所述附加資料選通訊號對接墊在內部連接至所述高位資料選通訊號對接墊並用於所述第二半導體記憶體封裝及所述第三半導體記憶體封裝，且所述高位資料選通訊號對接墊用於所述第一半導體記憶體封裝， 其中所述印刷電路板包括：第三板接墊，配置於與所述附加資料選通訊號對接墊對應的位置中；以及線，被配置成連接所述第三板接墊與所述第二半導體記憶體封裝中或所述第三半導體記憶體封裝中對應於所述第三板接墊的第三焊球。
  17. 如申請專利範圍第15項所述的半導體記憶體封裝，其中所述半導體記憶體晶片包括配置於所述附加接墊區中所述反相終止資料選通訊號接墊下面的空白區， 其中所述印刷電路板包括：第三板接墊，配置於與所述高位資料選通訊號對接墊對應的位置中；板空白區，配置於與所述空白區對應的位置中；以及線，被穿過所述板空白區而配置成連接所述第三板接墊與所述第二半導體記憶體封裝或所述第三半導體記憶體封裝的第三焊球。
  18. 如申請專利範圍第14項所述的半導體記憶體封裝，其中所述第一半導體記憶體封裝、所述第二半導體記憶體封裝及所述第三半導體記憶體封裝分別是×16n半導體記憶體封裝、×8n半導體記憶體封裝及×4n半導體記憶體封裝，且所述第一配置、所述第二配置及所述第三配置具有由電子裝置工程聯合委員會標準化的焊球配置，其中n是等於或大於1的整數。
  19. 一種半導體記憶體封裝，包括： 半導體記憶體晶片，包括： 高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中； 多個高位資料選通訊號對接墊，設置於所述高位資料接墊區中； 高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中； 多個低位資料接墊，設置於所述表面上的低位資料接墊區中，其中所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面； 低位資料選通訊號對接墊，設置於所述低位資料接墊區中； 低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及 資料遮蔽訊號/終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方， 其中所述資料遮蔽訊號/終止資料選通訊號接墊在內部連接至所述低位資料遮蔽訊號接墊並用於具有第二配置的第二半導體記憶體封裝及具有第三配置的第三半導體記憶體封裝，且所述低位資料遮蔽訊號接墊用於具有第一配置的第一半導體記憶體封裝， 其中所述第一配置、所述第二配置及所述第三配置彼此不同；以及 印刷電路板，包括：第一板接墊，配置於與所述半導體記憶體晶片的所述高位資料接墊及所述資料遮蔽訊號/終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第一板接墊與所述第二半導體記憶體封裝中或所述第三半導體記憶體封裝中對應於所述第一板接墊的第一焊球， 其中所述半導體記憶體封裝是所述第一半導體記憶體封裝、所述第二半導體記憶體封裝及所述第三半導體記憶體封裝中的一者。
  20. 如申請專利範圍第19項所述的半導體記憶體封裝，其中對於所述第一半導體記憶體封裝，所述半導體記憶體晶片經由所述高位資料接墊傳送高位資料，且對於所述第二半導體記憶體封裝及所述第三半導體記憶體封裝，所述半導體記憶體晶片經由所述高位資料接墊傳送低位資料。
  21. 如申請專利範圍第20項所述的半導體記憶體封裝，其中所述半導體記憶體晶片更包括設置於所述附加接墊區中的附加資料選通訊號對接墊， 其中所述附加資料選通訊號對接墊在內部連接至所述高位資料選通訊號對接墊並用於所述第二半導體記憶體封裝及所述第三半導體記憶體封裝，且所述高位資料選通訊號對接墊用於所述第一半導體記憶體封裝， 其中所述印刷電路板包括：第二板接墊，配置於與所述附加選通訊號對接墊對應的位置中；以及線，被配置成連接所述第二板接墊與所述第二半導體記憶體封裝中或所述第三半導體記憶體封裝中對應於所述第二板接墊的第二焊球。
  22. 如申請專利範圍第20項所述的半導體記憶體封裝，其中所述半導體記憶體晶片更包括位於所述附加接墊區中且與所述高位資料選通訊號對接墊相鄰的空白區，其中所述空白區是在所述第二半導體記憶體封裝及所述第三半導體記憶體封裝的資料選通訊號對焊球的配置方向上被配置， 其中所述印刷電路板包括：第二板接墊，配置於與所述高位資料選通訊號對接墊對應的位置中；板空白區，位於與所述空白區對應的位置中；以及線，被穿過所述板空白區而配置成連接所述第二板接墊與所述第二半導體記憶體封裝或所述第三半導體記憶體封裝的第二焊球。
  23. 一種電子系統，包括： 多個半導體記憶體模組，包括多個半導體記憶體封裝；以及 記憶體系統，包括記憶體控制器，所述記憶體控制器產生用於向所述多個半導體記憶體模組輸入資料及自所述多個半導體記憶體模組輸出資料的位址與命令訊號， 其中所述多個半導體記憶體封裝中的每一者包括： 半導體記憶體晶片及印刷電路板，所述半導體記憶體晶片包括：多個高位資料接墊，設置於所述半導體記憶體晶片的表面上的高位資料接墊區中；高位資料選通訊號對接墊，設置於所述高位資料接墊區中；高位資料遮蔽訊號接墊，設置於所述高位資料接墊區中；多個低位資料接墊，設置於所述表面上的低位資料接墊區中，其中所述低位資料接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區下面；低位資料選通訊號對接墊，設置於所述低位資料接墊區中；低位資料遮蔽訊號接墊，設置於所述低位資料接墊區中；以及反相終止資料選通訊號接墊，設置於附加接墊區中，所述附加接墊區與所述高位資料接墊區相鄰且位於所述高位資料接墊區上方，其中所述反相終止資料選通訊號接墊在內部連接至所述高位資料遮蔽訊號接墊，所述反相終止資料選通訊號接墊用於連接第二半導體記憶體封裝中的所述半導體記憶體晶片，且所述高位資料遮蔽訊號接墊用於連接第一半導體記憶體封裝中的所述半導體記憶體晶片，其中所述第一半導體記憶體封裝具有第一配置，且所述第二半導體記憶體封裝具有與所述第一配置不同的第二配置，所述印刷電路板包括：第一板接墊，配置於與所述半導體記憶體晶片的所述反相終止資料選通訊號接墊對應的位置中；以及線，被配置成連接所述第一板接墊與所述第二半導體記憶體封裝中對應於所述第一板接墊的第一焊球， 其中所述記憶體系統配置於系統板中。
  24. 如申請專利範圍第23項所述的電子系統，其中對於所述第一半導體記憶體封裝，所述半導體記憶體晶片經由所述高位資料接墊傳送高位資料，且對於所述第二半導體記憶體封裝及第三半導體記憶體封裝，所述半導體記憶體晶片經由所述高位資料接墊傳送低位資料，其中所述第三半導體記憶體封裝具有與所述第一配置及所述第二配置不同的第三配置。
  25. 如申請專利範圍第24項所述的電子系統，其中所述第一半導體記憶體封裝、所述第二半導體記憶體封裝及所述第三半導體記憶體封裝分別是×16n半導體記憶體封裝、×8n半導體記憶體封裝及×4n半導體記憶體封裝，且所述第一配置、所述第二配置及所述第三配置具有由電子裝置工程聯合委員會標準化的焊球配置，其中n是等於或大於1的整數。
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