KR20090098733A - 불휘발성 반도체 기억 장치, 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치, 및 그 제조 방법 Download PDF

Info

Publication number
KR20090098733A
KR20090098733A KR1020090021543A KR20090021543A KR20090098733A KR 20090098733 A KR20090098733 A KR 20090098733A KR 1020090021543 A KR1020090021543 A KR 1020090021543A KR 20090021543 A KR20090021543 A KR 20090021543A KR 20090098733 A KR20090098733 A KR 20090098733A
Authority
KR
South Korea
Prior art keywords
layer
memory device
insulating layer
nonvolatile semiconductor
semiconductor memory
Prior art date
Application number
KR1020090021543A
Other languages
English (en)
Other versions
KR101126868B1 (ko
Inventor
료따 가쯔마따
마사루 기또
히로야스 다나까
마사루 기도
요시아끼 후꾸즈미
히데아끼 아오찌
야스유끼 마쯔오까
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090098733A publication Critical patent/KR20090098733A/ko
Application granted granted Critical
Publication of KR101126868B1 publication Critical patent/KR101126868B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는다. 상기 메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 상기 제1 기둥 형상 반도체층의 주위에 제1 절연층을 개재하여 형성된 전하 축적층과, 상기 전하 축적층의 주위에 제2 절연층을 개재하여 형성된 제1 도전층을 구비한다. 각각의 상기 제1 도전층은, 2차원적으로 확대되어 형성되고, 상하에 위치하는 상기 제1 도전층의 사이에 공극이 형성되어 있다.
불휘발성 반도체 기억 장치, 실리사이드화, 메모리 스트링, 선택 트랜지스터, 기둥 형상 반도체층, 폴리실리콘

Description

불휘발성 반도체 기억 장치, 및 그 제조 방법 {NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원>
본 출원은 일본 특허 출원 제2008-65882호(2008년 3월 14일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 반도체 기억 장치에 관한 것으로, 반도체 기억 장치 중에서도, 특히 불휘발성 반도체 기억 장치, 및 그 제조 방법에 관한 것이다.
종래, 실리콘 기판 위의 2차원 평면 내에 소자를 집적하여, LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 1소자의 치수를 작게 할 수(미세화할 수)밖에 없는데, 최근 그 미세화도 코스트적, 기술적으로 곤란한 것으로 되어 왔다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요한데, 예를 들면, 현재의 ArF 액침 노광 기술에서는 40nm 부근의 룰이 해상 한계로 되어 있어, 한층 더한 미세화를 위해서는 EUV 노광기의 도입이 필요하다. 그러나, EUV 노광기는 코스트 업으로 되어, 코스트를 고려한 경우에는 비현실적이다. 또한, 만약 미세화가 달성되었다고 하여도, 구동 전압 등이 스케일링되지 않는 한, 소자간의 내압 등 물리적인 한계점을 맞게 되는 일이 예상된다. 즉, 디바이스로서의 동작이 곤란하게 될 가능성이 높다.
따라서, 최근, 메모리의 집적도를 높이기 위하여, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 있다(특허 문헌 1: 일본 특허 공개 2003-078044호 공보, 특허 문헌 2: 미국 특허 제5599724호 공보, 특허 문헌 3: 미국 특허 제5707885호 공보 참조). 메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치 중 하나로, SGT(원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치가 있다(특허 문헌 1 내지 3 참조). SGT 구조의 트랜지스터를 이용한 반도체 기억 장치에서는, 게이트 전극층으로 되는 다층의 폴리실리콘, 및 그들 다층의 폴리실리콘을 관통하여 형성한 필러 형상의 기둥 형상 반도체가 형성된다. 기둥 형상 반도체는, 트랜지스터의 채널(바디)부로서 기능한다. 기둥 형상 반도체의 주위에는, 배리어 절연층을 개재하여 형성되고 또한 전하를 축적하는 전하 축적층이 형성되어 있다. 또한, 전하 축적층의 주위에는 블록 절연층이 형성되고, 그 블록 절연층의 주위에는, 게이트 전극으로서 기능하는 2차원적으로 확대되는 워드선 도전층이 형성되어 있다. 이들 폴리실리콘, 기둥 형상 반도체, 배리어 절연층, 전하 축적층, 및 블록 절연층, 워드선 도전층을 포함하는 구성은, 메모리 스트링이라고 불린다.
그러나, 상기 구조에서는, 각 워드선 도전층이 대향하고 있기 때문에, 워드선 도전층의 사이의 기생 용량이 커지는 문제가 생긴다. 또한, 가공을 쉽게 하기 위하여, 혹은 적층수를 증대시키기 위하여, 각 워드선 도전층의 막 두께를 박막화 하면, 워드선 도전층의 저항값을 증대시키게 된다고 하는 문제가 생긴다.
상기한 바와 같은 문제에 의한 워드선 도전층의 기생 용량 및 기생 저항의 증대에 기인하여, 워드선 도전층의 전위를 상승시킬 때, 예를 들면, 플러그로부터 전압을 인가받는 워드선 도전층의 일단과, 그 일단으로부터 소정 길이 떨어진 타단 사이에서 승압 시간에 소정의 시간차가 생긴다. 즉, 불휘발성 반도체 기억 장치의 동작에 지연이 생긴다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 본 발명에 따르면, 컨트롤 게이트 컨택트층으로부터 전압을 인가받는 워드선 도전층의 일단과, 그 일단으로부터 소정 길이 떨어진 타단 사이의 승압 시간의 시간차를 작게 할 수 있다. 즉, 불휘발성 반도체 기억 장치의 동작 지연을 억제시킬 수 있다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치로서, 상기 메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 상기 제1 기둥 형상 반도체층의 주위에 제1 절연층을 개재하여 형성된 전하 축적층과, 상기 전하 축적층의 주위에 제2 절연층을 개재하여 형성된 제1 도전층을 구비하고, 각각의 상기 제1 도전층은, 2차원적으로 확대되어 형성되고, 상하에 위치하는 상기 제1 도전층의 사이에 공극이 형성되어 있 는 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서, 희생층과 제1 도전층을 교대로 복수 적층하는 공정과, 상기 희생층과 상기 제1 도전층을 관통시켜 제1 홀을 형성하는 공정과, 상기 제1 홀의 표면으로부터 순차적으로, 제1 절연층, 제2 절연층, 전하 축적층, 및 제1 기둥 형상 반도체층을 형성하는 공정과, 상기 희생층을 제거하는 공정을 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명에 따른 불휘발성 반도체 기억 장치의 일 실시 형태에 대하여 설명한다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구성]
도 1은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 개략도를 나타낸다. 도 1에 도시한 바와 같이, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 주로 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(16)를 갖는다. 메모리 트랜지스터 영역(12)은, 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는, 워드선 WL에 가하는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선 SGS에 가하는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15) 는, 드레인측 선택 게이트선 SGD에 가하는 전압을 제어한다. 센스 앰프(16)는, 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 또한, 상기 외에, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 비트선 BL에 가하는 전압을 제어하는 비트선 구동 회로, 소스선 SL에 가하는 전압을 제어하는 소스선 구동 회로를 갖는다(도시 생략).
또한, 도 1에 도시한 바와 같이, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는, 메모리 트랜지스터 영역(12)을 구성하는 메모리 트랜지스터는, 반도체층을 복수 적층함으로써 형성되어 있다. 또한, 도 1에 도시하는 바와 같이 각 층의 워드선 WL은, 임의의 영역에서 2차원적으로 확대되어 있다. 각 층의 워드선 WL은, 각각 동일층으로 이루어지는 평면 구조를 갖고 있고, 판 형상의 평면 구조로 되어 있다.
도 2는, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 구성도이다. 일 실시 형태에서는, 메모리 트랜지스터 영역(12)은, 메모리 트랜지스터(MTr1nm∼MTr4nm), 소스측 선택 트랜지스터 SSTrnm, 및 드레인측 선택 트랜지스터 SDTrnm으로 이루어지는 메모리 스트링 MS를 m×n개(m, n은 자연수) 갖고 있다. 도 2에서는, m=3, n=4의 일례를 나타내고 있다.
각 메모리 스트링 MS의 메모리 트랜지스터(MTr1nm∼MTr4nm)의 게이트에 접속되어 있는 워드선(WL1∼WL4)은, 각각 동일한 도전층에 의해 형성되어 있고, 각각 공통이다. 즉, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr1nm의 게이트의 모두 가 워드선 WL1에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr2nm의 게이트의 모두가 워드선 WL2에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr3nm의 게이트의 모두가 워드선 WL3에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr4nm의 게이트의 모두가 워드선 WL4에 접속되어 있다. 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는, 도 1 및 도 2에 도시한 바와 같이, 워드선 WL1∼WL4는, 각각, 2차원적으로 확대되어 있고, 판 형상의 평면 구조를 갖고 있다. 또한, 워드선 WL1∼WL4는, 각각, 메모리 스트링 MS에 대략 수직으로 배치되어 있다.
각 메모리 스트링 MS는, 반도체 기판 Ba의 P-well 영역 Ba1에 형성된 n+ 영역 위에 기둥 형상의 기둥 형상 반도체 CLnm(도 2에 나타내는 경우, m=1∼3, n=1∼4)을 갖고 있다. 각 기둥 형상 반도체 CLnm은, 반도체 기판 Ba로부터 대략 수직 방향으로 형성되어 있고, 반도체 기판 Ba 및 워드선 WL1∼WL4의 면 위에서 매트릭스 형상으로 되도록 배치되어 있다. 즉, 메모리 스트링 MS도, 기둥 형상 반도체 CLnm에 수직인 면 내에 매트릭스 형상으로 배치되어 있다. 또한, 이 기둥 형상 반도체 CLnm은, 원주 형상이어도, 각주 형상이어도 된다. 또한, 기둥 형상 반도체 CLnm이란, 점점 형상을 갖는 기둥 형상의 반도체를 포함한다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링 MS의 상방에는, 기둥 형상 반도체 CLnm과 절연막(도시 생략)을 개재하여 접하여 드레인측 선택 트랜지스터 SDTrnm을 구성하는 사각형판 형상의 드레인측 선택 게이트선 SGD(도 2에 나타내는 경우, SGD1∼SGD4)가 형성되어 있다. 각 드레인측 선택 게이트선 SGD는, 서로 절 연 분리되고, 워드선 WL1∼WL4와는 달리, 반도체 기판 Ba에 평행하게 스트라이프 형상으로 형성되어 있다. 또한, 드레인측 선택 게이트선 SGD의 폭 방향의 중심에는, 그 중심을 관통하여 형성된 기둥 형상 반도체층 CLnm이 형성되어 있다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링 MS의 하방에는, 기둥 형상 반도체 CLnm과 절연막(도시 생략)을 개재하여 접하여 소스측 선택 트랜지스터 SSTrnm을 구성하는 소스측 선택 게이트선 SGS가 형성되어 있다. 소스측 선택 게이트선 SGS는, 워드선 WL1∼WL4와 마찬가지로, 2차원적으로 확대되는 평면판 형상의 구조를 갖고 있다.
다음으로, 도 2 및 도 3을 참조하여, 일 실시 형태에서의 메모리 스트링 MS에 의해 구성되는 회로 구성 및 그 동작을 설명한다. 도 3은, 일 실시 형태에서의 하나의 메모리 스트링 MS의 회로도이다.
도 2 및 도 3에 도시한 바와 같이, 일 실시 형태에서, 메모리 스트링 MS는, 4개의 메모리 트랜지스터 MTr1nm∼MTr4nm을 갖는다. 이들 4개의 메모리 셀 트랜지스터 MTr1nm∼MTr4nm 및 2개의 소스측 선택 트랜지스터 SSTrnm 및 드레인측 선택 트랜지스터 SDTrnm은, 각각 직렬로 접속되어 있다(도 3 참조). 일 실시 형태의 메모리 스트링 MS에서는, 반도체 기판 Ba 위의 P-형 영역(P-Well 영역) Ba1에 형성된 N+ 영역에 기둥 형상 반도체 CLnm이 형성되어 있다.
또한, 소스측 선택 트랜지스터 SSTrnm의 소스에는 소스선 SL(반도체 기판 Ba의 P-well 영역 Ba1에 형성된 n+ 영역)이 접속되어 있다. 또한, 드레인측 선택 트랜지스터 SDTrnm의 드레인에는 비트선 BLnm이 접속되어 있다.
각 메모리 트랜지스터 MTrnm은, 기둥 형상 반도체 CLnm, 그 기둥 형상 반도체 CLnm을 둘러싸도록 절연막에 둘러싸여진 전하 축적층, 그 전하 축적층을 둘러싸도록 워드선 WL로 구성되어 있다. 워드선 WL의 절연막에 둘러싸여진 전하 축적층에 접하는 단부는, 메모리 트랜지스터 MTrnm의 제어 게이트로서 기능한다. 메모리 트랜지스터 MTrnm의 소스 및 드레인은, 기둥 형상 반도체 CLnm에 형성된다.
상기 구성을 갖는 불휘발성 반도체 기억 장치(100)에서는, 비트선 BL1∼BL3, 드레인측 선택 게이트선 SGD, 워드선 WL1∼WL4, 소스측 선택 게이트선 SGS, 소스선 SL의 전압은, 비트선 구동 회로(도시 생략), 드레인측 선택 게이트선 구동 회로(15), 워드선 구동 회로(13), 소스측 선택 게이트선 구동 회로(14), 소스선 구동 회로(도시 생략)에 의해 제어된다. 즉, 소정의 메모리 트랜지스터 MTr의 전하 축적층의 전하를 제어함으로써, 기입, 소거를 실행한다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구체적 구성]
다음으로, 도 4, 및 도 5를 참조하여, 불휘발성 반도체 기억 장치(100)의 더욱 구체적 구성을 설명한다. 도 4는, 컬럼 방향의 단면 구조도이며, 도 5는, 컬럼 방향에 직교하는 로우 방향의 단면 구조도이다. 도 4 및 도 5에 도시한 바와 같이, 불휘발성 반도체 기억 장치(100)는, 반도체 기판 Ba 위에 메모리 셀 블록 MCB0, MCB1을 갖는다. 각 메모리 셀 블록 MCB0, MCB1은, 전술한 복수의 메모리 스트링 MS를 갖는다. 메모리 셀 블록 MCB0, MCB1 사이에는, 층간 절연층(50)이 형성되어 있다.
메모리 셀 블록 MCB0(또는 MCB1)은, 하층으로부터 상층으로, 소스측 선택 트 랜지스터층(20), 메모리 트랜지스터층(30), 및 드레인측 선택 트랜지스터층(40)을 갖는다. 소스측 선택 트랜지스터층(20)은, 소스측 선택 트랜지스터 SSTrnm으로서 기능한다. 메모리 트랜지스터층(30)은, 메모리 트랜지스터 MTrnm으로서 기능한다. 드레인측 선택 트랜지스터층(40)은, 드레인측 선택 트랜지스터 SDTrnm으로서 기능한다.
소스측 선택 트랜지스터층(20)은, 반도체 기판 Ba(P-well 영역 Ba1) 위에 순차적으로 적층된 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23), 및 소스측 제3 절연층(24)을 갖는다. 예를 들면, 소스측 제1 절연층(21) 및 소스측 제3 절연층(24)은, 산화 실리콘(SiO2)으로 구성되어 있다. 또한, 예를 들면, 소스측 도전층(22)은, 폴리실리콘(p-Si)으로 구성되어 있다. 또한, 예를 들면, 소스측 제2 절연층(23)은, 질화 실리콘(SiN)으로 구성되어 있다. 또한, 소스측 도전층(22)의 일단은, 전술한 소스측 선택 트랜지스터 SSTrnm의 제어 게이트로서 기능한다.
소스측 선택 트랜지스터층(20)은, 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23), 및 소스측 제3 절연층(24)을 관통하여 소스측 홀(25)이 형성되어 있다. 소스측 홀(25) 내에는, 소스측 게이트 절연층(26)을 개재하여 소스측 기둥 형상 반도체층(27)이 형성되어 있다. 소스측 기둥 형상 반도체층(27)은, 후술하는 메모리 기둥 형상 반도체층(34)의 하면에 접하여 수직 방향으로 연장하도록 형성되어 있다. 소스측 게이트 절연층(26)은, HTO로 형성되어 있 다. 소스측 기둥 형상 반도체층(27)은, 아몰퍼스 실리콘으로 형성되어 있다. 또한, HTO는, 고온 성막의 산화막 TEOS이다. 또한, 소스측 선택 트랜지스터층(20)은, 로우 방향으로 소정의 길이를 갖고 형성되어 있다(도 5 참조).
메모리 트랜지스터층(30)은, 2차원적으로 확대되는 판 형상의 제1∼제4 워드선 도전층(31a∼31d), 메모리 상부 절연층(32)을 갖는다. 제1∼제4 워드선 도전층(31a∼31d)은, 폴리실리콘으로 형성되어 있다. 또한, 메모리 상부 절연층(32)은, 질화 실리콘으로 형성되어 있다. 또한, 제1∼제4 워드선 도전층(31a∼31d)은, 전술한 워드선 WL1∼WL4로서 기능한다.
제1 워드선 도전층(31a)은, 소스측 제3 절연층(24)의 상방에 공극 Ag1을 통하여 형성되어 있다. 제2 워드선 도전층(31b)은, 제1 워드선 도전층(31a)의 상방에 공극 Ag2를 통하여 형성되어 있다. 제3 워드선 도전층(31c)은, 제2 워드선 도전층(31b)의 상방에 공극 Ag3을 통하여 형성되어 있다. 제4 워드선 도전층(31d)은, 제3 워드선 도전층(31c)의 상방에 공극 Ag4를 통하여 형성되어 있다. 메모리 상부 절연층(32)은, 제4 워드선 도전층(31d)의 상방에 공극 Ag5를 통하여 형성되어 있다. 또한, 각 제1∼제4 워드선 도전층(31a∼31d)은, 폴리실리콘으로 형성되어 있고, 그 표면에 실리사이드막(311a∼311d)을 갖는다.
공극 Ag1∼Ag5에는, 공기 등, 유전율이 산화 실리콘(비유전율: 대략 4)보다도 낮은 절연성의 유동체가 형성되어 있다. 여기에서, 유동체는, 기체, 혹은 액체(겔을 포함함)를 의미한다. 또한, 유전율이 산화 실리콘보다도 낮은 유동체는, 공극 Ag1∼Ag5 내의 일부에 충전되어 있어도 된다. 공극 Ag1∼Ag5에는, 유전율이 산화 실리콘(비유전율: 대략 4)보다도 낮은 고체의 절연층이 형성되어 있어도 된다. 유전율이 산화 실리콘보다도 낮은 유동체는, 열 처리 후에 고체의 절연층으로 되는 재료로 구성되는 것이어도 된다.
실리사이드막(311a∼311d)은, 티탄(Ti), 코발트(Co), 니켈(Ni) 등 중 어느 하나를 이용하여 구성되어 있다.
상기 각 제1∼제4 워드선 도전층(31a∼31d), 및 메모리 상부 절연층(32)은, 그들 로우 방향의 단부와, 소스측 선택 트랜지스터층(20)의 로우 방향의 단부에 의해, 도 5에 도시한 바와 같이, 계단 형상으로 되도록 형성되어 있다. 또한, 각 공극 Ag1∼Ag5는, 제1∼제4 워드선 도전층(31a∼31d), 및 메모리 상부 절연층(32)의 하면과 동일한 영역에 걸쳐 형성되어 있다.
또한, 메모리 트랜지스터층(30)은, 제1∼제4 워드선 도전층(31a∼31d), 및 메모리 상부 절연층(32)을 관통하여 형성된 메모리 홀(33), 및 메모리 홀(33) 내에 형성된 메모리 기둥 형상 반도체층(34)을 갖는다. 메모리 기둥 형상 반도체층(34)은, 아몰퍼스 실리콘으로 형성되어 있다.
또한, 메모리 트랜지스터층(30)은, 메모리 기둥 형상 반도체층(34)에 접하는 배리어 절연층(35)과, 그 배리어 절연층(35)에 접하고 또한 전하를 축적하는 복수의 전하 축적층(36)과, 그 전하 축적층(36)에 접하는 복수의 블록 절연층(37)을 갖는다. 블록 절연층(37)은, 제1∼제4 워드선 도전층(31a∼31d)과 접한다. 배리어 절연층(35)은, 산화 실리콘으로 형성되어 있다. 전하 축적층(36)은, 질화 실리 콘(SiN)으로 형성되어 있다. 블록 절연층(37)은, 산화 알루미나(Al2O3)로 형성되어 있다. 즉, 메모리 홀(33)의 측벽에, 폴리실리콘-알루미나-질화 실리콘-산화 실리콘-폴리실리콘 구조(SANOS 구조)가 형성되어 있다.
드레인측 선택 트랜지스터층(40)은, 메모리 상부 절연층(32) 위에, 순차적으로 적층된 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)을 갖는다. 또한, 로우 방향으로부터의 단면(도 4)을 보면, 메모리 기둥 형상 반도체층(34)의 상방에 해당하는 위치에, 소정의 범위에 걸쳐, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)이 형성되어 있다.
각 드레인측 제1 절연층(41), 드레인측 제2 절연층(43)은, 산화 실리콘으로 형성되어 있다. 드레인측 도전층(42)은, 폴리실리콘으로 형성되어 있다. 드레인측 제3 절연층(44)은, 질화 실리콘으로 형성되어 있다. 또한, 각 드레인측 도전층(42)은, 로우 방향에 평행한 측면에 실리사이드막(421)을 갖는다. 또한, 드레인측 도전층(42)의 일단은, 전술한 드레인측 선택 트랜지스터 SDTrnm의 제어 게이트로서 기능한다.
또한, 드레인측 선택 트랜지스터층(40)에는, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)을 관통하여 드레인측 홀(45)이 형성되어 있다. 드레인측 홀(45) 내에는, 드레인측 게이트 절연층(46)을 개재하여 드레인측 기둥 형상 반도체층(47)이 형성되어 있다. 드레 인측 기둥 형상 반도체층(47)은, 메모리 기둥 형상 반도체층(34)의 상면에 접하고 또한 수직 방향으로 연장되도록 형성되어 있다. 드레인측 게이트 절연층(46)은, HTO로 형성되어 있다. 드레인측 기둥 형상 반도체층(47)은, 아몰퍼스 실리콘으로 형성되어 있다.
또한, 상기한 바와 같이 구성된 메모리 셀 블록 MCB0, MCB1에서, 반도체 기판 Ba의 P-Well 영역 Ba1의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 소스선 컨택트층(61)이 형성되어 있다. 또한, 소스측 도전층(22)의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 소스측 선택 게이트 컨택트층(62)이 형성되어 있다. 또한, 계단 형상으로 된 각 제1∼제4 워드선 도전층(31a∼31d)의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 컨트롤 게이트 컨택트층(63)이 형성되어 있다. 또한, 드레인측 도전층(42)의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 드레인측 선택 게이트 컨택트층(64)이 형성되어 있다. 또한, 드레인측 기둥 형상 반도체층(47)의 상면에 접하도록 층간 절연층(50)의 표면으로부터 비트선층(65)이 형성되어 있다. 또한, 각 비트선층(65)은, 컬럼 방향에 직선 형상으로 형성된다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정]
다음으로, 도 6∼도 30을 참조하여, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정의 일례에 대하여 설명한다.
우선, 도 6에 도시한 바와 같이, 기판 Ba 위에 소스측 선택 트랜지스터층(20)을 형성한다. 도 6에 나타내는 일례에서는, 소스측 선택 트랜지스터층(20) 에서, 소스측 제3 절연층(24) 위에 질화 실리콘으로 이루어지는 배리어 절연층(28)을 형성한다. 또한, 소스측 선택 트랜지스터층(20)의 로우 방향의 단부에는, 소스측 층간 절연층(29)을 형성한다. 또한, 소스측 선택 트랜지스터층(20)의 표면(배리어 절연층(28)의 표면), 및 소스측 층간 절연층(29)의 표면에는, 평탄화 처리를 실시한다.
계속해서, 레지스트를 도포하고, 리소그래피에 의해 매트릭스 형상으로 홀 패턴을 패터닝한다. 그 후, 반응성 이온 에칭(RIE: Reactive Ion Etching)에 의해, 배리어 절연층(28), 소스측 제3 절연층(24), 소스측 제2 절연층(23), 소스측 도전층(22), 및 소스측 제1 절연층(21)을 관통시켜, 소스측 홀(25)을 형성한다. 그리고, 인 이온(P)을 10keV/5e15의 조건에서, 소스측 홀(25) 너머로 이온 주입한다. 이러한 공정을 거쳐, 도 7에 나타내는 상태로 된다.
다음으로, 도 8에 도시한 바와 같이, 소스측 게이트 절연층(26)으로 되는 실리콘 산화막을 감압 CVD법에 의해 퇴적시킨다. 예를 들면, 실리콘 산화막(소스측 게이트 절연층(26))은, 10nm의 막 두께로 퇴적시킨다.
계속해서, 도 9에 도시한 바와 같이, 아몰퍼스 실리콘층(26a)을 퇴적시킨다. 예를 들면, 아몰퍼스 실리콘층(26a)은, 15nm의 막 두께로 퇴적시킨다.
다음으로, 도 10에 도시한 바와 같이, RIE에 의해, 소스측 홀(25)의 저면의 상부, 및 소스측 제3 절연층(24)의 상면에 위치하는 아몰퍼스 실리콘층(26a), 및 소스측 게이트 절연층(26)을 제거한다. 즉, 소스측 홀(25)의 측벽에만 소스측 게 이트 절연층(26), 및 아몰퍼스 실리콘층(26a)을 남기도록 가공한다.
계속해서, 도 11에 도시한 바와 같이, 소스측 홀(25) 내에 아몰퍼스 실리콘층(27a)을 퇴적시키고, 화학 기계 연마(CMP: Chemical Mechanical Polishing)에 의해 평탄화시킨다. 아몰퍼스 실리콘층(27a), 및 아몰퍼스 실리콘층(26a)이, 소스측 기둥 형상 반도체층(27)으로 된다. 계속해서, 인 이온(P)을, 220/250/280keV/5e11의 조건에서 소스측 기둥 형상 반도체층(27)에 이온 주입한다. 다음으로, 비소 이온(As)을, 40keV/5e15의 조건에서 소스측 기둥 형상 반도체층(27)에 이온 주입한다. 그리고, RTA(Rapid Thermal Anneal)에 의해 960℃/10sec의 조건에서 활성화 처리를 행한다.
다음으로, 도 12에 도시한 바와 같이, 희생층(71)을 개재하여 순차적으로 제1∼제4 워드선 도전층(31a∼31d)으로 되는 폴리실리콘을 적층시킨다. 또한, 최상부에 퇴적된 희생층(71) 위에 질화 실리콘을 퇴적시켜, 메모리 상부 절연층(32)을 형성한다. 희생층(71)은, 제1∼제4 워드선 도전층(31a∼31d)보다도 에칭에 대한 선택비가 낮은 재료로 형성한다. 또한, 희생층(71)은, 실리콘(Si)을 가공할 때에 이용되는 에칭 가스에 의해 가공 가능한 재료로 구성한다. 예를 들면, 희생층(71)은, 실리콘 게르마늄(SiGe) 혹은, 질화 실리콘(SiN) 등으로 형성한다.
계속해서, 도 13에 도시한 바와 같이 소스측 홀(25) 상부에 해당하는 위치에, 소스측 홀(25)과 마찬가지의 공정에 의해, 희생층(71), 및 제1∼제4 워드선 도전층(31a∼31d), 및 메모리 상부 절연층(32)을 관통시켜, 메모리 홀(33)을 형성한 다.
다음으로, 도 14에 도시한 바와 같이, 블록 절연층(37), 전하 축적층(36), 배리어 절연층(35)으로 되는 알루미나막, 실리콘 질화막, 실리콘 산화막을 순차적으로 퇴적시킨다. 그 후, 아몰퍼스 실리콘층(37a)을 퇴적시킨다. 예를 들면, 블록 절연층(37)으로 되는 알루미나막은, 12nm의 막 두께로 형성한다. 또한, 예를 들면, 전하 축적층(36)으로 되는 실리콘 질화막은, 10nm의 막 두께로 형성한다. 또한, 예를 들면, 배리어 절연층(35)으로 되는 실리콘 산화막은, 4nm의 막 두께로 형성한다. 또한, 예를 들면, 아몰퍼스 실리콘층(37a)은, 10nm의 막 두께로 형성한다.
다음으로, 도 15에 도시한 바와 같이, RIE에 의해, 메모리 홀(33)의 저면의 상부 및 메모리 상부 절연층(32)의 상면에 해당하는 아몰퍼스 실리콘층(37a), 배리어 절연층(35), 전하 축적층(36), 및 블록 절연층(37)을 제거한다. 즉, 메모리 홀(33)의 측벽에만 블록 절연층(37), 전하 축적층(36), 배리어 절연층(35), 및 아몰퍼스 실리콘층(37a)을 남기도록 가공한다. 이에 의해, 메모리 홀(33)의 측벽에, 폴리실리콘-알루미나-질화 실리콘-산화 실리콘-폴리실리콘 구조(SANOS 구조)가 형성된다. 계속해서, 각도를 갖는 이온 주입에 의해 메모리 홀(33)의 측벽을 향하여 4방향으로부터, 인 이온(P)을, 각 방향 각각 5keV/2e11의 조건에서 이온 주입한다.
다음으로, 메모리 홀(33) 내에 아몰퍼스 실리콘층(47a)을 퇴적시키고, CMP에 의해 평탄화시킨다. 아몰퍼스 실리콘층(47a), 및 아몰퍼스 실리콘층(37a)이, 메모 리 기둥 형상 반도체층(34)으로 된다. 계속해서, 비소 이온(As)을, 40keV/5e15의 조건에서 메모리 기둥 형상 반도체층(34)에 이온 주입한다. 다음으로, RTA(Rapid Thermal Anneal)에 의해 960℃/10sec의 조건에서 활성화 처리를 행한다. 이러한 공정을 거쳐, 도 16에 나타내는 상태로 된다.
다음으로, 도 17에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)의 로우 방향의 단부, 제1∼제4 워드선 도전층(31a∼31d)의 로우 방향의 단부, 및 메모리 상부 절연층(32)의 로우 방향의 단부가, 계단 형상으로 되도록, 에칭 처리를 실시한다. 예를 들면, 이 공정에서, 메모리 상부 절연층(32)의 상면에 레지스트 패턴을 형성하고, 레지스트 패턴을 슬리밍하면서, 복수회에 걸쳐 에칭 처리를 실행한다.
다음으로, 도 18에 도시한 바와 같이, 희생층(71)을 에칭 제거한다. 여기에서, 희생층(71)이 실리콘 게르마늄으로 형성되어 있는 경우, 아세트산에 의해 희석한 불질산으로 에칭을 행한다. 또한, 희생층(71)이 질화 실리콘으로 형성되어 있는 경우, Hot 인산으로 에칭을 행한다. 또한, 희생층(71)이 SOG(Spin 0n Glass) 또는 저유전 재료 등으로 구성되어 있는 경우, 희석 불산 처리에 의해 선택적으로 에칭을 행한다. 이 공정에 의해, 제1 워드선 도전층(31a)과 소스측 제3 절연층(24) 사이에, 공극 Ag1이 형성된다. 또한, 제2 워드선 도전층(31b)과 제1 워드선 도전층(31a) 사이에, 공극 Ag2가 형성된다. 또한, 제3 워드선 도전층(31c)과 제2 워드선 도전층(31b) 사이에, 공극 Ag3이 형성된다. 또한, 제4 워드선 도전 층(31d)과 제3 워드선 도전층(31c) 사이에, 공극 Ag4가 형성된다. 또한, 메모리 상부 절연층(32)과 제4 워드선 도전층(31d) 사이에, 공극 Ag5가 형성된다. 즉, 제1∼제4 워드선 도전층(31a∼31d), 및 메모리 상부 절연층(32)은, 메모리 기둥 형상 반도체층(34)에 의해 지지되는 구조로 된다.
다음으로, 도 19에 도시한 바와 같이, 각 제1∼제4 워드선 도전층(31a∼31d)을 실리사이드화하고, 그 표면에 실리사이드막(311a∼311d)을 형성한다. 또한, 이 실리사이드화의 공정은, 금속 CVD막, 예를 들면, Ti-CVD법 혹은 Ti-ALD법에 의해 금속막을 퇴적하고, 열 처리를 실시하는 공정이다. 또한, 도 19의 공정에서 실리사이드화에 이용되는 금속은, 코발트(Co), 또는 니켈(Ni) 등이어도 된다.
계속해서, 도 20에 도시한 바와 같이, 층간 절연층(72)으로 되는 실리콘 산화막을 퇴적하고, 그 상면이 메모리 상부 절연층(32)의 상면과 평행하게 되도록 CMP 처리를 실시하여, 평탄화한다. 또한, 이 실리콘 산화막을 퇴적하는 공정은, 커버리지가 나쁜, 예를 들면, 플라즈마 CVD법에 의해 행한다. 또한, 도 20에 도시한 공정에서, 공극 Ag1∼Ag4에는, 공기 등, 유전율이 산화 실리콘보다도 낮은 절연성의 유동체가 충전된다. 또한, 유전율이 산화 실리콘보다도 낮은 유동체는, 공극 Ag1∼Ag4 내의 일부에만 충전하여도 된다.
다음으로, 도 21에 도시한 바와 같이, 메모리 상부 절연층(32) 및 층간 절연층(72) 위에 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)을 순차적으로 적층한다.
다음으로, 도 22에 도시한 바와 같이, 레지스트를 도포하고, 드레인측 제3 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)의 일부를 제거한다. 이 제거 공정에서는, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)의 로우 방향의 단부가, 메모리 상부 절연층(32)의 단부보다도 로우 방향으로 돌출하지 않도록 제거를 행한다.
또한, 도 22에 나타내는 공정에서, 로우 방향에 걸쳐 메모리 기둥 형상 반도체(34)이 형성되어 있지 않은 영역의 드레인측 제3 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)을 제거한다. 그리고, 드레인측 도전층(42)의 로우 방향에 평행한 측면을 실리사이드화시켜, 실리사이드막(421)을 형성한다(도시 생략).
다음으로, 도 23에 도시한 바와 같이, 층간 절연층(72) 위에 층간 절연층(73)을 더 퇴적시키고, 그 표면을 드레인측 제3 절연층(44)의 상면과 평행하게 되도록, CMP에 의해 평탄화한다.
다음으로, 도 24에 도시한 바와 같이, 메모리 기둥 형상 반도체(34)의 상부에 위치하는, 드레인측 제3 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)을 관통시켜, 드레인측 홀(45)을 형성한다.
다음으로, 도 25에 도시한 바와 같이, 드레인측 게이트 절연막(46), 및 아몰퍼스 실리콘층(46a)을 순차적으로 적층한다.
다음으로, 도 26에 도시한 바와 같이, 드레인측 홀(45)의 저면의 상부, 및 드레인측 제3 절연층(44)의 상면, 및 층간 절연층(73)의 상면에 위치하는 드레인측 게이트 절연층(46), 및 아몰퍼스 실리콘층(46a)을 제거한다. 즉, 드레인측 홀(45)의 측벽에만 드레인측 게이트 절연층(46), 및 아몰퍼스 실리콘층(46a)을 남기도록 가공한다.
다음으로, 드레인측 홀(45) 내에 아몰퍼스 실리콘층(47a)을 퇴적시키고, CMP에 의해 평탄화시킨다. 아몰퍼스 실리콘층(47a), 및 아몰퍼스 실리콘층(46a)이, 드레인측 기둥 형상 반도체층(47)으로 된다. 계속해서, 드레인측 기둥 형상 반도체층(47)에 인 이온(P)을 이온 주입한다. 이러한 공정을 거쳐, 도 27에 나타내는 상태로 된다.
다음으로, 도 28에 도시한 바와 같이, 층간 절연막(74)을 퇴적시킨다. 계속해서, 층간 절연막(74) 표면으로부터 P-Well 확산층 Ba1에 도달할 때까지, 각 층(부호 74, 73, 72, 28)을 관통시켜, 소스선 컨택트 홀을 형성한다(도시 생략). 또한, 층간 절연층(74) 표면으로부터 소스측 도전층(22)에 도달할 때까지, 각 층(부호 74, 73, 72, 28, 24, 23)을 관통시켜, 소스측 선택 게이트 컨택트 홀(62a)을 형성한다. 또한, 층간 절연막(74) 표면으로부터 제1∼제4 워드선 도전층(31a∼31d)에 도달할 때까지, 각 층(부호 74, 73, 72)을 관통시켜, 컨트롤 게이트 컨택트 홀(63a)을 형성한다. 또한, 층간 절연막(74) 표면으로부터 드레인측 도전층(42)에 도달할 때까지, 각 층(부호 74, 44, 43)을 관통시켜, 드레인측 선택 게이트 컨택트 홀(64a)을 형성한다. 또한, 층간 절연막(74) 표면으로부터 드레인측 기둥 형상 반도체층(47)에 도달할 때까지, 층간 절연막(74)을 관통시켜, 비트선 홀(65a)을 형성한다. 이러한 공정을 거쳐, 도 29에 나타내는 상태로 된다.
다음으로, 소스선 컨택트 홀, 소스측 선택 게이트 컨택트 홀(62a), 컨트롤 게이트 컨택트 홀(63a), 드레인측 선택 게이트 컨택트 홀(64a), 비트선 홀(65a) 내에 금속막을 퇴적하고, CMP에 의해 평탄화를 행한다. 이러한 공정을 거쳐, 도 30에 도시한 바와 같이, 소스선 컨택트 홀, 소스측 선택 게이트 컨택트 홀(62a), 컨트롤 게이트 컨택트 홀(63a), 드레인측 선택 게이트 컨택트 홀(64a), 비트선 홀(65a) 내에, 소스선 컨택트층(61), 소스측 선택 게이트 컨택트층(62), 컨트롤 게이트 컨택트층(63), 드레인측 선택 게이트 컨택트층(64), 및 비트선층(65)이 형성된다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과]
다음으로, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과에 대하여 설명한다. 상기의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 상기 적층 구조에 나타낸 바와 같이 고집적화 가능하다. 또한, 불휘발성 반도체 기억 장치(100)는, 상기 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터 MTrnm으로 되는 각 층, 및 소스측 선택 트랜지스터 SSTrnm, 드레인측 선택 트랜지스터 SDTrnm으로 되는 각 층을, 적층수에 관계없이 소정의 리소그래피 공정수로 제조할 수 있다. 즉, 저렴하게 불휘발성 반도체 기억 장치(100)를 제조하는 것이 가능하다.
그리고, 상기의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서, 각 제1∼제4 워드선 도전층(31a∼31d)은, 그 사이에 공극 Ag1∼Ag4를 설치하여 형성되어 있다. 따라서, 공극 Ag1∼Ag4에 밀봉된 유동체에 의해, 유전율이 결정된 다. 예를 들면, 공기가 공극 Ag1∼Ag4에 채워진 경우, 그 유전율은 1로 된다. 즉, 이들 공극 Ag1∼Ag4에 의해, 제1∼제4 워드선 도전층(31a∼31d) 사이(메모리 트랜지스터 MTrnm의 제어 게이트 전극 사이)의 용량 커플링을 저감시킬 수 있다.
또한, 각 제1∼제4 워드선 도전층(31a∼31d)은, 그 표면에 실리사이드막(311a∼311d)을 형성하고 있다. 이들 실리사이드막(311a∼311d)에 의해, 제1∼제4 워드선 도전층(31a∼31d)(메모리 트랜지스터 MTrnm의 제어 게이트 전극)의 저항을 저감시킬 수 있다.
따라서, 컨트롤 게이트 컨택트층(63)으로부터 전압을 인가받는 제1∼제4 워드선 도전층(31a∼31d)의 일단과, 그 일단으로부터 소정 길이 떨어진 타단 사이의 승압 시간의 시간차를 작게 할 수 있다. 즉, 불휘발성 반도체 기억 장치(100)의 동작 지연을 억제시킬 수 있다.
또한, 각 드레인측 도전층(42)의 로우 방향에 평행한 측면에는, 실리사이드막(421)이 형성되어 있다. 이 실리사이드막(421)에 의해, 각 드레인측 도전층(42) (드레인측 선택 트랜지스터 SDTrnm)의 저항을 저감시킬 수 있다.
또한, 상기 제조 공정에 따르면, 희생층(71)은 제1∼제4 워드선 도전층(31a∼31d)보다도 에칭에 대한 선택비가 낮은 재료이므로, 제1∼제4 워드선 도전층(31a∼31d)에, 메모리 홀(33)을 용이하게 형성하는 것이 가능하다.
이상, 불휘발성 반도체 기억 장치의 일 실시 형태를 설명하여 왔지만, 본 발명은, 상기의 일 실시 형태에 한정되는 것이 아니며, 발명의 취지를 일탈하지 않는 범위 내에서 여러가지의 변경, 추가, 치환 등이 가능하다.
도 1은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성 개략도.
도 2는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3는, 본 발명의 일 실시 형태에서의 하나의 메모리 스트링 MS의 회로도.
도 4는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 컬럼 방향의 단면 구조도.
도 5는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 로우 방향의 단면 구조도.
도 6은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 7은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 8은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 9는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 10은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 11은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 12는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 13은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 14는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 15는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 16은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 17은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 18은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 19는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 20은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 21은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 22는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 23은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 24는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 25는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 26은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 27은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 28은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 29는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 30은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12: 메모리 트랜지스터 영역
13: 워드선 구동 회로
14: 소스측 선택 게이트선 구동 회로
15: 드레인측 선택 게이트선 구동 회로
16: 센스 앰프
100: 불휘발성 반도체 기억 장치

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과,
    상기 제1 기둥 형상 반도체층의 주위에 제1 절연층을 개재하여 형성된 전하 축적층과,
    상기 전하 축적층의 주위에 제2 절연층을 개재하여 형성된 제1 도전층을 구비하고,
    각각의 상기 제1 도전층은, 2차원적으로 확대되어 형성되고,
    상하에 위치하는 상기 제1 도전층의 사이에 공극이 형성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 공극에는, 산화 실리콘보다도 유전율이 낮은 절연성의 유동체, 또는 산화 실리콘보다도 유전율이 낮은 고체의 절연층이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 도전층의 표면은, 실리사이드화되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1 도전층의 표면은, 실리사이드화되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 스트링의 일단에 접속된 제1 선택 트랜지스터를 더 구비하고,
    상기 제1 선택 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 하면에 접하고 또한 상기 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층의 주위에 제3 절연층을 개재하여 형성된 제2 도전층을 구비하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 스트링의 타단에 접속된 제2 선택 트랜지스터를 더 구비하고,
    상기 제2 선택 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 상면에 접하고 또한 상기 수직 방향으로 연 장되는 제3 기둥 형상 반도체층과,
    상기 제3 기둥 형상 반도체층의 주위에 제4 절연층을 개재하여 형성된 제3 도전층을 구비하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 도전층 및 상기 제1 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제1 절연층은, 산화 실리콘으로 구성되고,
    상기 제2 절연층은, 산화 알루미나로 구성되고,
    상기 전하 축적층은, 질화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 제2 도전층 및 상기 제2 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제3 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 제3 도전층 및 상기 제3 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제4 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    희생층과 제1 도전층을 교대로 복수 적층하는 공정과,
    상기 희생층과 상기 제1 도전층을 관통시켜 제1 홀을 형성하는 공정과,
    상기 제1 홀의 표면으로부터 순차적으로, 제1 절연층, 제2 절연층, 전하 축적층, 및 제1 기둥 형상 반도체층을 형성하는 공정과,
    상기 희생층을 제거하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 희생층은, 실리콘을 가공할 때에 이용되는 에칭 가스에 의해 가공 가능한 재료로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 희생층은, 실리콘 게르마늄 혹은 질화 실리콘으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 희생층의 제거에 의해 형성된 공극에, 산화 실리콘보다도 유전율이 낮은 절연성의 유동체, 또는 산화 실리콘보다도 유전율이 낮은 고체의 절연층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1 도전층의 표면을, 실리사이드화하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 도전층의 표면을, 실리사이드화하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 희생층과 상기 제1 도전층의 적층에 앞서, 제2 도전층을 퇴적시키는 공정과,
    상기 제2 도전층을 관통시켜 제2 홀을 형성하는 공정과,
    상기 제2 홀의 표면으로부터 순차적으로, 제3 절연층, 및 제2 기둥 형상 반도체층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 희생층을 제거한 후, 제3 도전층을 퇴적시키는 공정과,
    상기 제3 도전층을 관통시켜 제3 홀을 형성하는 공정과,
    상기 제3 홀의 표면으로부터 순차적으로, 제4 절연층, 및 제3 기둥 형상 반도체층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제10항에 있어서,
    상기 제1 도전층 및 상기 제1 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제1 절연층은, 산화 실리콘으로 구성되고,
    상기 제2 절연층은, 산화 알루미나로 구성되고,
    상기 전하 축적층은, 질화 실리콘으로 구성되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 도전층 및 상기 제2 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제3 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제3 도전층 및 상기 제3 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제4 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
KR1020090021543A 2008-03-14 2009-03-13 불휘발성 반도체 기억 장치, 및 그 제조 방법 KR101126868B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-065882 2008-03-14
JP2008065882A JP4691124B2 (ja) 2008-03-14 2008-03-14 不揮発性半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
KR20090098733A true KR20090098733A (ko) 2009-09-17
KR101126868B1 KR101126868B1 (ko) 2012-03-23

Family

ID=41115775

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090021543A KR101126868B1 (ko) 2008-03-14 2009-03-13 불휘발성 반도체 기억 장치, 및 그 제조 방법

Country Status (3)

Country Link
US (2) US7847334B2 (ko)
JP (1) JP4691124B2 (ko)
KR (1) KR101126868B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110133926A (ko) * 2010-06-07 2011-12-14 삼성전자주식회사 수직 구조의 반도체 메모리 소자
US8278170B2 (en) 2010-07-02 2012-10-02 Samsung Electronics Co., Ltd. Methods of forming nonvolatile memory devices having vertically integrated nonvolatile memory cell sub-strings therein
US8822322B2 (en) 2010-08-30 2014-09-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR20150008047A (ko) * 2012-04-10 2015-01-21 샌디스크 테크놀로지스, 인코포레이티드 부분적 실리사이드화된 워드라인을 가진 수직 nand 장치 및 이의 제조 방법
US9093524B2 (en) 2013-11-27 2015-07-28 SK Hynix Inc. Vertical-type semiconductor apparatus and fabrication method thereof
US9112044B2 (en) 2010-12-14 2015-08-18 SK Hynix Inc. 3-D non-volatile memory device and method of manufacturing the same
US9564519B2 (en) 2013-11-13 2017-02-07 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
US9793292B2 (en) 2010-09-16 2017-10-17 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices

Families Citing this family (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135328A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP5253875B2 (ja) * 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
KR20100093350A (ko) * 2009-02-16 2010-08-25 삼성전자주식회사 반도체 소자 및 그 형성방법
JP2010205904A (ja) * 2009-03-03 2010-09-16 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8164134B2 (en) 2009-06-09 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device
JP4977180B2 (ja) 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP2011108921A (ja) * 2009-11-19 2011-06-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8482051B2 (en) * 2010-01-11 2013-07-09 Hynix Semiconductor Inc. 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5150665B2 (ja) 2010-03-03 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
JP2011204773A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US9111799B2 (en) * 2010-05-25 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor device with a pick-up region
KR20120003677A (ko) * 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
JP2012038865A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2012059966A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR20140009189A (ko) * 2010-10-18 2014-01-22 아이엠이씨 수직 반도체 메모리 장치 및 이를 제조하는 방법
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP5670704B2 (ja) 2010-11-10 2015-02-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8822287B2 (en) 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
JP5431386B2 (ja) * 2011-02-22 2014-03-05 株式会社東芝 半導体記憶装置
KR101809512B1 (ko) * 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2012204493A (ja) 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP5351201B2 (ja) * 2011-03-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013055136A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013055142A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US8901635B2 (en) 2011-09-12 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072911A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US20130256777A1 (en) * 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
US8609536B1 (en) * 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR101974352B1 (ko) 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR102059196B1 (ko) 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US9449982B2 (en) 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
JP2015028966A (ja) * 2013-07-30 2015-02-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2015028982A (ja) 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置およびその製造方法
KR20150021742A (ko) * 2013-08-21 2015-03-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102081195B1 (ko) 2013-08-28 2020-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
JP5970004B2 (ja) * 2014-01-09 2016-08-17 東京エレクトロン株式会社 半導体装置の製造方法
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR102323571B1 (ko) 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9087736B1 (en) * 2014-08-01 2015-07-21 Macronix International Co., Ltd. Three-dimensional memory device
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9601370B2 (en) 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
EP3224865B1 (en) * 2014-11-26 2019-12-18 SanDisk Technologies LLC Set of stepped surfaces formation for a multilevel interconnect structure
US9728499B2 (en) 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9502429B2 (en) 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9443865B2 (en) 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US9287290B1 (en) 2015-02-11 2016-03-15 Sandisk Technologies Inc. 3D memory having crystalline silicon NAND string channel
US9484296B2 (en) 2015-02-12 2016-11-01 Sandisk Technologies Llc Self-aligned integrated line and via structure for a three-dimensional semiconductor device
US9870945B2 (en) 2015-03-10 2018-01-16 Sandisk Technologies Llc Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
KR102337175B1 (ko) * 2015-03-10 2021-12-10 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9524983B2 (en) * 2015-03-10 2016-12-20 Samsung Electronics Co., Ltd. Vertical memory devices
US20160268269A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
US9397043B1 (en) 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
CN106206447A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 3d nand器件的形成方法
US9443861B1 (en) 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US9859422B2 (en) 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9419012B1 (en) 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation
US9406609B1 (en) * 2015-06-23 2016-08-02 Macronix International Co., Ltd. Opening structure and manufacturing method thereof and interconnection structure
US10622368B2 (en) 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
TWI582962B (zh) * 2015-07-06 2017-05-11 Toshiba Kk Semiconductor memory device and manufacturing method thereof
US9627399B2 (en) * 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
US9543318B1 (en) 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9520402B1 (en) * 2015-08-25 2016-12-13 Intel Corporation Provision of etch stop for wordlines in a memory device
US9659957B2 (en) 2015-08-26 2017-05-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP6434877B2 (ja) * 2015-08-26 2018-12-05 東芝メモリ株式会社 半導体装置
US9929169B2 (en) 2015-09-09 2018-03-27 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US9842907B2 (en) 2015-09-29 2017-12-12 Sandisk Technologies Llc Memory device containing cobalt silicide control gate electrodes and method of making thereof
US9997533B2 (en) 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9659955B1 (en) * 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9793139B2 (en) 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US9899399B2 (en) 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
JP2017103328A (ja) 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
US9679912B1 (en) 2015-12-03 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor device
US9570464B1 (en) * 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US9911753B2 (en) 2016-01-15 2018-03-06 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
KR102535855B1 (ko) 2016-02-01 2023-05-24 에스케이하이닉스 주식회사 반도체 장치
US9754820B2 (en) 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9673217B1 (en) 2016-02-25 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US10134672B2 (en) * 2016-03-15 2018-11-20 Toshiba Memory Corporation Semiconductor memory device having a stepped structure and contact wirings formed thereon
US9847345B2 (en) * 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US9728547B1 (en) 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US10276585B2 (en) * 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
KR102650994B1 (ko) 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9929174B1 (en) 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US9985098B2 (en) 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
KR102650995B1 (ko) 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
CN108231731B (zh) * 2016-12-22 2020-10-09 旺宏电子股份有限公司 接垫结构及其制造方法
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10998328B2 (en) 2017-03-10 2021-05-04 Toshiba Memory Corporation Semiconductor memory device
JP2018160593A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018160612A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
JP2019009383A (ja) 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置及びその製造方法
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10297610B2 (en) 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10115459B1 (en) 2017-09-29 2018-10-30 Sandisk Technologies Llc Multiple liner interconnects for three dimensional memory devices and method of making thereof
US20190148290A1 (en) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Two-Dimensional Via Pillar Structures
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10756186B2 (en) 2018-04-12 2020-08-25 Sandisk Technologies Llc Three-dimensional memory device including germanium-containing vertical channels and method of making the same
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
JP2020031113A (ja) 2018-08-21 2020-02-27 キオクシア株式会社 半導体記憶装置およびその製造方法
KR20200048039A (ko) * 2018-10-29 2020-05-08 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020136535A (ja) * 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
JP2020155714A (ja) * 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置
US11205720B2 (en) * 2019-05-30 2021-12-21 Rohm Co., Ltd. Semiconductor device with contact plugs
JP2021044295A (ja) 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
KR20210035465A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자
KR20210115646A (ko) 2020-03-16 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US20220028884A1 (en) * 2021-03-10 2022-01-27 Kioxia Corporation Semiconductor storage device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2971454B2 (ja) * 1997-08-21 1999-11-08 松下電子工業株式会社 半導体装置とその製造方法
JP5156155B2 (ja) * 1999-10-13 2013-03-06 アプライド マテリアルズ インコーポレイテッド 半導体集積回路を製造する方法
JP3682510B2 (ja) * 2001-02-20 2005-08-10 ローム株式会社 半導体装置及びその製造方法
KR100483035B1 (ko) 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3963664B2 (ja) 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
JP3459240B2 (ja) * 2001-06-22 2003-10-20 富士雄 舛岡 半導体記憶装置
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5016928B2 (ja) 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2008192857A (ja) 2007-02-05 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7848145B2 (en) * 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110133926A (ko) * 2010-06-07 2011-12-14 삼성전자주식회사 수직 구조의 반도체 메모리 소자
US9373400B2 (en) 2010-06-07 2016-06-21 Samsung Electronics Co., Ltd. Vertical structure semiconductor memory devices and methods of manufacturing the same
US9000508B2 (en) 2010-07-02 2015-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory devices having vertically integrated nonvolatile memory cell sub-strings therein
US8278170B2 (en) 2010-07-02 2012-10-02 Samsung Electronics Co., Ltd. Methods of forming nonvolatile memory devices having vertically integrated nonvolatile memory cell sub-strings therein
US8546869B2 (en) 2010-07-02 2013-10-01 Samsung Electronics Co., Ltd. Nonvolatile memory devices having vertically integrated nonvolatile memory cell sub-strings therein
US9559112B2 (en) 2010-08-30 2017-01-31 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US8822322B2 (en) 2010-08-30 2014-09-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US9793292B2 (en) 2010-09-16 2017-10-17 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US9112044B2 (en) 2010-12-14 2015-08-18 SK Hynix Inc. 3-D non-volatile memory device and method of manufacturing the same
KR20150008047A (ko) * 2012-04-10 2015-01-21 샌디스크 테크놀로지스, 인코포레이티드 부분적 실리사이드화된 워드라인을 가진 수직 nand 장치 및 이의 제조 방법
US9564519B2 (en) 2013-11-13 2017-02-07 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
US10115799B2 (en) 2013-11-13 2018-10-30 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
US9093524B2 (en) 2013-11-27 2015-07-28 SK Hynix Inc. Vertical-type semiconductor apparatus and fabrication method thereof

Also Published As

Publication number Publication date
JP2009224465A (ja) 2009-10-01
KR101126868B1 (ko) 2012-03-23
JP4691124B2 (ja) 2011-06-01
US7927926B2 (en) 2011-04-19
US20090242967A1 (en) 2009-10-01
US7847334B2 (en) 2010-12-07
US20110033995A1 (en) 2011-02-10

Similar Documents

Publication Publication Date Title
KR101126868B1 (ko) 불휘발성 반도체 기억 장치, 및 그 제조 방법
US7910432B2 (en) Non-volatile semiconductor storage device and method of manufacturing the same
KR101023559B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US10177160B2 (en) Semiconductor device and method of fabricating the same
US8048798B2 (en) Method for manufacturing a nonvolatile semiconductor storage device where memory cells are arranged three dimensionally
TWI389305B (zh) 非揮發性半導體儲存元件及其製造方法
US8178917B2 (en) Non-volatile semiconductor storage device having memory cells disposed three-dimensionally, and method of manufacturing the same
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
JP4468433B2 (ja) 不揮発性半導体記憶装置
US8324675B2 (en) Flash memory device having vertical channel structure
US20100013049A1 (en) Semiconductor memory device and method for manufacturing same
JP2009200443A (ja) 不揮発性半導体記憶装置、及びその製造方法
KR20170024919A (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2009164433A (ja) 不揮発性半導体記憶装置
TW202011586A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US9406687B1 (en) Integration of memory devices with different voltages
US20100295115A1 (en) Nonvolatile semiconductor memory device including nonvolatile memory cell
JP2009260196A (ja) Ｎａｎｄ型フラッシュメモリおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160203

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee