JP6434877B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
基板上に複数の電極膜を積層した構造の３次元メモリデバイスにおいて、上下で隣接する電極膜の間を空隙にした構造が提案されている。空隙を介して対向する電極膜間の間隔が狭くなると、電極膜間の耐圧低下が懸念される。
特開２００９−２２４４６５号公報 特開２０１３−３８１２４号公報
実施形態は、空隙を介して対向する電極膜間の高い耐圧を確保できる半導体装置を提供する。
実施形態によれば、半導体装置は、基板と、積層体と、第２空隙と、第１絶縁膜と、半導体膜と、積層膜と、第２絶縁膜と、複数のコンタクトビアと、を備えている。前記積層体は、前記基板上に設けられ、第１空隙を介して積層された複数の電極膜を有する。前記第２空隙は、前記積層体の積層方向に延び、前記積層体を前記積層方向に対して交差する第１方向に分離し、前記第１空隙に通じている。前記第１絶縁膜は、前記積層体の上に設けられ、前記第２空隙の上端を覆う。前記半導体膜は、前記積層体内を前記積層方向に延びている。前記積層膜は、電荷蓄積膜を有する。前記積層膜は、前記電極膜の側面と、前記電極膜の前記側面に対向する前記半導体膜の側面との間に設けられ、前記電極膜の前記側面および前記半導体膜の前記側面に接する。前記第２絶縁膜は、前記複数の電極膜の階段状の端部を覆っている。前記複数のコンタクトビアは、前記第２絶縁膜内を前記積層方向に延び、前記複数の電極膜の前記階段状の端部に達する。前記階段状の端部における前記コンタクトビアが配置された部分の上面は、前記第１空隙を介さずに前記第２絶縁膜で直接覆われている。
第１実施形態の半導体装置の模式斜視図。 第１実施形態の半導体装置の模式断面図。 図２の一部の拡大断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の模式断面図。 第２実施形態の半導体装置の模式斜視図。 第２実施形態の半導体装置の模式断面図。 図１９の一部の拡大断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）は第２実施形態の半導体装置の製造方法を示す模式上面図であり、（ｂ）は第２実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）は第２実施形態の半導体装置の製造方法を示す模式上面図であり、（ｂ）は図２６（ａ）におけるＡ−Ａ’断面図。 （ａ）は第２実施形態の半導体装置の製造方法を示す模式上面図であり、（ｂ）は図２７（ａ）におけるＡ−Ａ’断面図。 （ａ）は第２実施形態の半導体装置の製造方法を示す模式上面図であり、（ｂ）は図２８（ａ）におけるＡ−Ａ’断面図。 図２８（ａ）におけるＢ−Ｂ’断面図。 （ａ）は第２実施形態の半導体装置の製造方法を示す模式上面図であり、（ｂ）は図３０（ａ）におけるＡ−Ａ’断面図。 第３実施形態の半導体装置の模式断面図。 第４実施形態の半導体装置の模式断面図。 第５実施形態の半導体装置の模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、第１実施形態のメモリセルアレイ１の模式斜視図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
図１に示すように、メモリセルアレイ１は、基板１０と、基板１０上に設けられたソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、積層体１００の上に設けられた複数のビット線ＢＬとを有する。
基板１０は、例えばシリコン基板である。ビット線ＢＬおよびソース層ＳＬは導電性を有する。基板１０とソース層ＳＬとの間に絶縁層が設けられてもよい。
積層体１００にはスリット（第２空隙）ＳＴが形成されている。スリットＳＴは、積層方向（Ｚ方向）に延び、ソース層ＳＬに達する。さらに、スリットＳＴはＸ方向に延び、積層体１００をＹ方向に複数のブロックに分離している。
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる円柱もしくは楕円柱状に形成されている。
複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
複数のビット線ＢＬはＸ方向に互いに分離し、それぞれのビット線ＢＬはＹ方向に延びている。
柱状部ＣＬの後述する半導体膜２０の上端は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。スリットＳＴによってＹ方向に分離されたそれぞれのブロックから１つずつ選択された複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。
図２は、メモリセルアレイ１の模式断面図である。図２に示すＹ方向およびＺ方向は、図１に示すＹ方向およびＺ方向に対応する。
図１では、図２に示す絶縁膜４２、４３、４８の図示を省略している。
積層体１００は、ソース層ＳＬを介して基板１０上に積層された複数の電極膜７０を有する。複数の電極膜７０が、空隙（第１空隙）４０を介して、所定周期で基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。電極膜７０は、金属、または金属シリサイドを含む。
積層方向で隣接する電極膜７０と電極膜７０との間に、空隙４０が形成されている。ソース層ＳＬと、最下層の電極膜７０との間にも空隙４０が形成されている。
最上層の電極膜７０上に絶縁膜４２が設けられ、その絶縁膜４２上に絶縁膜４３が設けられている。最上層の電極膜７０は絶縁膜４２に接している。
図３は、図２における一部の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体膜２０と、絶縁性のコア膜５０とを有する積層膜である。半導体膜２０は、積層体１００内を積層方向（Ｚ方向）にパイプ状に延びている。メモリ膜３０は、電極膜７０と半導体膜２０との間に設けられ、半導体膜２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体膜２０の内側に設けられている。
半導体膜２０の上端は、図１に示すコンタクト部Ｃｂを介してビット線ＢＬに接続している。半導体膜２０の下端は、図２に示すように、ソース層ＳＬに接続している。
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜３２と、ブロック絶縁膜３３とを有する。ブロック絶縁膜３３、電荷蓄積膜３２、トンネル絶縁膜３１、および半導体膜２０は、積層体１００の積層方向に連続して延びている。電極膜７０と半導体膜２０との間に、電極膜７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。トンネル絶縁膜３１は半導体膜２０に接している。ブロック絶縁膜３３は電極膜７０に接している。電荷蓄積膜３２は、ブロック絶縁膜３３とトンネル絶縁膜３１との間に設けられている。
半導体膜２０、メモリ膜３０、および電極膜７０は、メモリセルＭＣを構成する。図３において１つのメモリセルＭＣを破線で模式的に表す。メモリセルＭＣは、半導体膜２０の周囲を、メモリ膜３０を介して、電極膜７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体膜２０はチャネルとして機能し、電極膜７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体膜２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。
トンネル絶縁膜３１は、半導体膜２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体膜２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極膜７０へ拡散するのを防止する。また、ブロック絶縁膜３３は、消去動作時における電極膜７０からの電子のバックトンネリングを抑制する。
ブロック絶縁膜３３は、第１ブロック膜３４と第２ブロック膜３５とを有する。第１ブロック膜３４は、例えばシリコン酸化膜であり、電荷蓄積膜３２に接している。第２ブロック膜３５は、第１ブロック膜３４と電極膜７０との間に設けられ、電極膜７０に接している。
第２ブロック膜３５は、シリコン酸化膜よりも誘電率の高い膜であり、例えば金属酸化膜である。例えば、第２ブロック膜３５は、アルミニウム酸化膜またはハフニウム酸化膜である。
メモリ膜３０は、電極膜７０の柱状部ＣＬ側の側面と、その電極膜７０の側面に対向する半導体膜２０の側面との間に設けられ、それら側面に接している。半導体膜２０の空隙４０側の側面は、空隙４０に対して露出せず、メモリ膜３０で覆われて保護されている。
電極膜７０の側面と半導体膜２０の側面との間には、それら側面間を結ぶ方向で膜が連続して設けられ、空隙４０を介して積層された複数の電極膜７０は、柱状部ＣＬと物理的に結合し、その柱状部ＣＬによって支えられている。
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。例えば最下層の電極膜７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。例えば最上層の電極膜７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。
図１に示すように、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
電極膜７０間の空隙４０は、後述するように、電極膜７０間に形成した犠牲膜をスリットＳＴを通じたエッチングによって除去することで形成される。
その後、図２に示すように、絶縁膜４３上に絶縁膜４８を形成し、その絶縁膜４８でスリットＳＴの上端を覆う。絶縁膜４８の成膜方法として、例えば、ＣＶＤ（Chemical Vapor Deposition）法などの比較的カバレッジに優れない成膜方法が選択される。このため、スリットＳＴ内には絶縁膜４８が埋め込まれない。
最上層の電極膜７０よりも下方に、電極膜７０間の空隙４０と通じる空隙が残された状態で、スリットＳＴの上端が閉塞される。電極膜７０間の空隙４０のスリットＳＴ側の開口は、絶縁膜４８によってカバーされない。
図２に示す例では、スリットＳＴは、最上層の電極膜７０の上面よりも上方の絶縁膜４２、４３を貫通し、さらに絶縁膜４８内にも延びている。
または、図１７に示すように、絶縁膜４３上に形成された絶縁膜４９の一部がスリットＳＴの上端側の一部に入り込んでもよい。絶縁膜４２の下面よりも下方においてスリットＳＴの上端が絶縁膜４９で閉塞されないようにし、電極膜７０間の空隙４０のスリットＳＴ側の開口が絶縁膜４９でカバーされないようにする。
スリットＳＴをＹ方向に挟んで対向する電極膜７０間の間隔ｄ１は、空隙４０を介して積層方向（Ｚ方向）で隣接する複数の電極膜７０間の間隔ｄ２よりも大きい。Ｙ方向の電極膜７０間の間隔ｄ１は、スリットＳＴのＹ方向の幅と等価である。
実施形態によれば、積層方向（Ｚ方向）で隣接するメモリセルＭＣのコントロールゲート（電極膜７０）の間に、空隙４０が形成されている。このため、上下の電極膜７０間の配線容量を低減でき、メモリセルＭＣの高速動作が可能となる。さらに上下の電極膜７０間の容量結合による閾値変動などの隣接セル間干渉を抑制できる。
実施形態とは異なる構造として、電極膜７０間に空隙４０を残しつつ、スリットＳＴ内に絶縁膜を埋め込む、またはスリットＳＴの側壁に絶縁膜を形成する構造が考えられる。この構造では、空隙４０のスリットＳＴ側の開口が絶縁膜で閉塞される。このような構造において、上下の電極膜７０間の間隔が狭くなると、空隙４０のスリットＳＴ側の端部に形成された絶縁膜表面に沿った上下の電極膜７０間の沿面距離も短くなる。
メモリセル密度を高くするには電極膜７０の積層数の増大が求められ、なおかつ積層体１００の加工を容易にする観点から積層体１００全体の厚さの増大は抑えることが望ましい。そのため、電極膜７０の積層数の増大にともない、積層方向で隣接する電極膜７０の間隔の狭小化も求められ得る。
そのような電極膜７０間の間隔の狭小化は、上記絶縁膜の表面に沿った沿面距離を短くし、その絶縁膜の表面を介したマイグレーションなどの電極膜７０間の電流リークの可能性を高めてしまう。
これに対して、実施形態によれば、空隙４０のスリットＳＴ側の端部には絶縁膜が形成されていない。電極膜７０間の空隙４０がスリットＳＴと一体につながっている。したがって、空隙４０を介して積層方向で隣接する電極膜７０間の高い耐圧を確保できる。
また、図２に示す例では、空隙４０の上端が最上層の電極膜７０の上面よりも上の絶縁膜４２、４３、４８内にまで延びている。したがって、スリットＳＴを挟んで対向する最上層の電極膜７０間の、絶縁膜４２、４３、４８の表面に沿った沿面距離は、スリットＳＴのＹ方向の幅よりも大きい。このため、スリットＳＴを挟んで対向する最上層の電極膜７０間どうしの、スリットＳＴの上の絶縁膜表面を介した短絡の可能性を低減できる。
また、スリットＳＴをＹ方向に挟んで対向する電極膜７０間の間隔ｄ１は、空隙４０を介して積層方向で隣接する電極膜７０間の間隔ｄ２よりも大きい。
そのため、図１７に示すように、スリットＳＴの上端を閉塞する絶縁膜４９の一部の表面（下面）が、最上層の電極膜７０の上面付近に位置しても、その絶縁膜４９の表面に沿った最上層の電極膜７０間の沿面距離を、上下の電極膜７０間の間隔ｄ２よりは大きくできる。そのため、最上層の電極膜７０間における絶縁膜４９の表面を介した短絡をし難くできる。
次に、図４〜図１６を参照して、第１実施形態のメモリセルアレイ１の製造方法について説明する。
図４に示すように、基板１０上にソース層ＳＬが形成され、ソース層ＳＬ上に積層体１００が形成される。
ソース層ＳＬの表面に第２犠牲膜７２が形成され、その第２犠牲膜７２の上に第１犠牲膜７１が形成される。以降、第２犠牲膜７２と第１犠牲膜７１とを１層ずつ交互に積層する工程が繰り返される。例えば、第１犠牲膜７１はシリコン窒化膜であり、第２犠牲膜７２はシリコン酸化膜である。
最上層の第１犠牲膜７１上に絶縁膜４２が形成される。最上層の第１犠牲膜７１は、最上層の第２犠牲膜７２と、絶縁膜４２との間に形成されている。
次に、図５に示すように、複数の第１犠牲膜７１、複数の第２犠牲膜７２、および絶縁膜４２を有する積層体１００に、複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスクを用いたＲＩＥ法で形成される。メモリホールＭＨは、積層体１００を貫通し、ソース層ＳＬに達する。
複数の第１犠牲膜（シリコン窒化膜）７１および複数の第２犠牲膜（シリコン酸化膜）７２は、例えばフッ素を含むガスを用いたＲＩＥ法により、ガスを切り替えることなく連続してエッチングされる。これは、適切な形状のメモリホールＭＨを高スループットで形成することを可能にする。
メモリホールＭＨの側面および底には、図６に示すようにメモリ膜３０が形成され、そのメモリ膜３０の内側には、図７に示すようにカバー膜２０ａが形成される。
図８に示すように、積層体１００の上面上にマスク層４５が形成され、ＲＩＥ法により、メモリホールＭＨの底に形成されたカバー膜２０ａおよびメモリ膜３０が除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護されている。したがって、メモリホールＭＨの側面に形成されたメモリ膜３０はＲＩＥのダメージを受けない。
マスク層４５を除去した後、図９に示すように、メモリホールＭＨ内に半導体膜２０ｂが形成される。半導体膜２０ｂは、カバー膜２０ａの側面、およびソース層ＳＬが露出するメモリホールＭＨの底に形成される。
カバー膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバー膜２０ａは半導体膜２０ｂとともに、前述した半導体膜２０の一部を構成する。
半導体膜２０ｂの内側には、図１０に示すように、コア膜５０が形成される。メモリ膜３０、半導体膜２０、およびコア膜５０の積層膜は、柱状部ＣＬを構成する。
図１０に示す絶縁膜４２上に堆積した各膜は、ＣＭＰ（Chemical Mechanical Polishing）やエッチバックにより除去される。その後、図１１に示すように、絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３は、柱状部ＣＬを構成する積層膜の上端を覆う。
そして、図示しないマスクを用いたＲＩＥ法により、絶縁膜４３、絶縁膜４２、複数の第１犠牲膜７１、および複数の第２犠牲膜７２を含む積層体１００に、複数のスリットＳＴを形成する。
図１１に示すように、スリットＳＴは、柱状部ＣＬの近傍で積層体１００を貫通し、ソース層ＳＬに達する。メモリホールＭＨを形成するときと同様に、複数の第１犠牲膜（シリコン窒化膜）７１および複数の第２犠牲膜（シリコン酸化膜）７２は、例えばフッ素を含むガスを用いたＲＩＥ法により連続してエッチングされる。
次に、スリットＳＴを通じて供給されるエッチング液により、第１犠牲膜７１を除去する。第１犠牲膜７１の除去により、図１２に示すように、積層方向で隣接する第２犠牲膜７２の間に空隙４４が形成される。
例えば、燐酸を含むエッチング液により、シリコン窒化膜である第１犠牲膜７１が除去される。第２犠牲膜７２、絶縁膜４２、４３、およびソース層ＳＬに対して、第１犠牲膜（シリコン窒化膜）７１のエッチング選択比は十分に高い。すなわち、第２犠牲膜７２、絶縁膜４２、４３、およびソース層ＳＬは、燐酸に対して高いエッチング耐性をもち、エッチングされずに残る。
また、柱状部ＣＬの最外周に設けられた図３に示すブロック膜３５も燐酸に対する耐性をもち、空隙４４を通じて浸入してくる燐酸による柱状部ＣＬの側面のエッチングが抑制される。
さらに、柱状部ＣＬの上端は絶縁膜４３で覆われているため、柱状部ＣＬの上端側からのエッチングも抑制できる。
空隙４４を介して積層された複数の第２犠牲膜７２は、柱状部ＣＬによって支えられている。また、柱状部ＣＬの下端はソース層ＳＬおよび基板１０に支えられ、上端は絶縁膜４２、４３に支えられている。
第１犠牲膜７１を除去して形成された空隙４４には、図１３に示すように電極膜７０が形成される。例えば、ＣＶＤ（Chemical Vapor Deposition）法により、電極膜７０としてタングステン膜またはモリブデン膜が形成される。スリットＳＴを通じてソースガスが空隙４４に浸入し、空隙４４に電極膜７０が堆積する。
図１３に示すように、第２犠牲膜７２の間に電極膜７０が形成される。すなわち、交互に積層された複数の電極膜７０と複数の第２犠牲膜７２とを含む積層体１００と、積層体１００を貫通して設けられた柱状部ＣＬおよびスリットＳＴとを備えた被加工体が形成される。このとき、各電極膜７０は、タングステン膜またはモリブデン膜の上面および下面にバリアメタル膜を有する積層構造で形成されてもよい。
次に、スリットＳＴを通じて供給されるエッチング液により、図１３に示す被加工体における第２犠牲膜７２を除去する。第２犠牲膜７２の除去により、図１４に示すように、積層方向で隣接する電極膜７０の間に空隙４０が形成される。
例えば、フッ酸を含むエッチング液により、シリコン酸化膜である第２犠牲膜７２が除去される。
電極膜７０、絶縁膜４２、４３、およびソース層ＳＬに対して、第２犠牲膜７２のエッチング選択比は十分に高い。すなわち、電極膜７０、絶縁膜４２、４３、およびソース層ＳＬは、フッ酸に対して高いエッチング耐性をもち、エッチングされずに残る。
また、柱状部ＣＬの最外周に設けられたブロック膜３５もフッ酸に対して耐性をもち、空隙４０を通じて浸入してくるフッ酸による柱状部ＣＬの側面のエッチングが抑制される。
さらに、柱状部ＣＬの上端は絶縁膜４３で覆われているため、柱状部ＣＬの上端側からのエッチングも抑制できる。
空隙４０を介して積層された複数の電極膜７０は、柱状部ＣＬによって支えられている。柱状部ＣＬの下端はソース層ＳＬおよび基板１０に支えられ、上端は絶縁膜４２、４３に支えられている。
空隙４０を形成した後、図２に示すように、スリットＳＴの上端を覆うように、絶縁膜４３上に絶縁膜４８が形成される。スリットＳＴの上端は絶縁膜４８で閉塞される。例えば、絶縁膜４８として、ＣＶＤ法でシリコン酸化膜が形成される。スリットＳＴの間口は十分に狭く、ＣＶＤのソースガスがスリットＳＴ内に入りにくい。そのため、電極膜７０間の空隙４０の位置まで絶縁膜４８が入り込まない。
または、図１７に示すように、絶縁膜４９は、スリットＳＴの上端側に少し入り込むにとどまり、電極膜７０間の空隙４０の位置まで入り込まない。
電極膜７０は犠牲膜の置換によって形成されることに限らず、メモリホールＭＨを形成する前に基板１０上に積層してもよい。
すなわち、図１５に示すように、犠牲膜（シリコン酸化膜）７２と、電極膜７０とをソース層ＳＬ上に交互に積層する。最上層の電極膜７０上には絶縁膜４２が形成される。
この積層体１００に対して、メモリホールＭＨおよび柱状部ＣＬが形成され、さらに図１６に示すように、柱状部ＣＬの上端を覆うように、絶縁膜４２上に絶縁膜４３が形成される。さらに、積層体１００に、ソース層ＳＬに達するスリットＳＴが形成される。
そして、スリットＳＴを通じて供給されるエッチング液により、第２犠牲膜７２を除去する。第２犠牲膜７２の除去により、図１４に示すように、積層方向で隣接する電極膜７０の間に空隙４０が形成される。
その後、スリットＳＴの上端を、前述した絶縁膜４８または絶縁膜４９で閉塞する。
次に、第２実施形態について説明する。上記第１実施形態と同じ要素には同じ符号を付し、その説明を省略する場合がある。
図１８は、第２実施形態のメモリセルアレイ２の模式斜視図である。
メモリセルアレイ２は、基板１０と、基板１０の主面上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の配線部ＬＩと、積層体１００の上に設けられた上層配線と、を有する。図１８には、上層配線として、例えばビット線ＢＬとソース層ＳＬを示す。
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる円柱もしくは楕円柱状に形成されている。柱状部ＣＬの上端は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。
配線部ＬＩは、上層配線と基板１０との間で、積層体１００の積層方向（Ｚ方向）およびＸ方向に広がり、積層体１００をＹ方向に分離している。
図１９は、メモリセルアレイ２の模式断面図である。
積層体１００は、基板１０の主面上に積層された複数の電極膜７０を有する。複数の電極膜７０が、空隙４０を介して、所定周期で、基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。
基板１０の主面と、最下層の電極膜７０との間には、絶縁膜４１が設けられている。絶縁膜４１は、基板１０の主面（表面）および最下層の電極膜７０に接している。
最上層の電極膜７０上に絶縁膜４２が設けられ、その絶縁膜４２上に絶縁膜４３が設けられている。最上層の電極膜７０は絶縁膜４２に接している。
図２０は、図１９における一部の拡大断面図である。
柱状部ＣＬは、第１実施形態と同様に、メモリ膜３０と、半導体膜２０と、コア膜５０とを有する積層膜である。半導体膜２０の上端は、図１８に示すコンタクト部Ｃｂを介してビット線ＢＬに接続している。
半導体膜２０、メモリ膜３０、および電極膜７０は、メモリセルＭＣを構成する。図２０において１つのメモリセルＭＣを破線で模式的に表す。メモリセルＭＣは、半導体膜２０の周囲を、メモリ膜３０を介して、電極膜７０が囲んだ縦型トランジスタ構造を有する。
図１８に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。例えば最下層の電極膜７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。例えば最上層の電極膜７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
積層体１００をＹ方向に分離する配線部ＬＩのＹ方向の両側面は、図１８、１９に示すように、スリット（第２空隙）ＳＴａに隣接している。スリットＳＴａは、配線部ＬＩの側面と、積層体１００との間に設けられている。スリットＳＴａは、積層方向（Ｚ方向）に延び、基板１０に達する。さらに、スリットＳＴａは、配線部ＬＩの側面に沿ってＸ方向に延びている。
配線部ＬＩは、例えばタングステンを主成分として含む金属膜である。その配線部ＬＩの上端は、積層体１００の上に設けられた図１８に示すソース層ＳＬに接続されている。配線部ＬＩの下端は、図１９に示すように、基板１０に接している。また、半導体膜２０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をもつシリコン基板である。したがって、半導体膜２０の下端は、基板１０および配線部ＬＩを介して、ソース層ＳＬと電気的に接続可能となっている。
配線部ＬＩの下端が接する基板１０の表面には、図１９に示すように、半導体領域８１が形成されている。複数の配線部ＬＩに対応して複数の半導体領域８１が設けられている。複数の半導体領域８１は、ｐ型の半導体領域８１とｎ型の半導体領域８１を含む。ｐ型の半導体領域８１は、消去動作時に、基板１０を介して半導体膜２０に正孔を供給する。読み出し動作時には、配線部ＬＩから、ｎ型の半導体領域８１および基板１０を介して半導体膜２０に電子が供給される。
基板１０の表面（主面）上に絶縁膜４１を介して設けられた最下層の電極膜７０に与える電位制御により、半導体領域８１と半導体膜２０の下端との間における基板１０の表面にチャネルを誘起し、半導体領域８１と半導体膜２０の下端との間に電流を流すことができる。
最下層の電極膜７０は基板１０の表面にチャネルを誘起するためのコントロールゲートとして機能し、絶縁膜４１はゲート絶縁膜として機能する。基板１０の表面と最下層の電極膜７０との間は空隙ではなく、空気よりも誘電率の高い絶縁膜４１であるため、最下層の電極膜７０と、基板１０の表面との容量結合による高速駆動が可能である。
一方、積層方向（Ｚ方向）で隣り合うメモリセルＭＣのコントロールゲート（電極膜７０）の間には空隙４０が形成されている。このため、上下の電極膜７０間の配線容量を低減でき、メモリセルＭＣの高速動作が可能となる。さらに上下の電極膜７０間の容量結合による閾値変動などの隣接セル間干渉を抑制できる。
配線部ＬＩの側面と積層体１００との間も空隙化され、配線部ＬＩの側面と積層体１００との間にスリットＳＴａが形成されている。スリットＳＴａは、電極膜７０間の空隙４０と連通している。
絶縁膜４３上には絶縁膜４７が設けられ、その絶縁膜４７の一部はスリットＳＴａの上端を閉塞している。絶縁膜４７として例えばＣＶＤ法でカバレッジの低いシリコン酸化膜を形成することで、スリットＳＴａ内が絶縁膜４７で埋まってしまうことを防げる。
最上層の電極膜７０よりも下方に、電極膜７０間の空隙４０と通じる空隙が残された状態で、スリットＳＴａの上端が閉塞される。電極膜７０間の空隙４０のスリットＳＴａ側の開口は、絶縁膜４７によってカバーされない。
スリットＳＴａは、最上層の電極膜７０の上面よりも上方の絶縁膜内にも延びている。図１９に示す例では、スリットＳＴａの上端と絶縁膜４７との境界は、絶縁膜４２と絶縁膜４３との境界付近に図示されているが、スリットＳＴａは絶縁膜４３よりも上方の絶縁膜４７中にまで延びていてもよい。
スリットＳＴａのＹ方向の幅は、配線部ＬＩの側面と、その側面にスリットＳＴａを挟んで対向する電極膜７０との間の間隔ｄ１（図２０に示す）と等価である。そのスリットＳＴａのＹ方向の幅は、空隙４０を介して積層方向（Ｚ方向）で隣接する複数の電極膜７０間の間隔ｄ２よりも大きい。
第２実施形態においても、第１実施形態と同様、空隙４０のスリットＳＴａ側の端部には絶縁膜が形成されていない。電極膜７０間の空隙４０がスリットＳＴａと一体につながっている。したがって、積層方向で隣接する電極膜７０間の間隔ｄ２が狭小化しても、それら電極膜７０間の高い耐圧を確保できる。
また、スリットＳＴａの上端が最上層の電極膜７０の上面よりも上の絶縁膜内にまで延びているため、スリットＳＴａを挟んで対向する最上層の電極膜７０と、配線部ＬＩの側面との間の、絶縁膜表面に沿った沿面距離は、スリットＳＴａのＹ方向の幅よりも大きい。このため、スリットＳＴａを挟んで対向する最上層の電極膜７０と、配線部ＬＩの側面との間の、スリットＳＴａ上の絶縁膜表面を介した短絡の可能性を低減できる。
また、スリットＳＴａのＹ方向の幅は、空隙４０を介して積層方向で隣接する電極膜７０間の間隔よりも大きい。そのため、スリットＳＴａの上端を閉塞する絶縁膜４７の一部の表面（下面）が、最上層の電極膜７０の上面付近に位置しても、その絶縁膜４７の表面に沿った最上層の電極膜７０と、配線部ＬＩの側面との間の沿面距離を、上下の電極膜７０間の間隔よりは大きくできる。そのため、最上層の電極膜７０と配線部ＬＩの側面との間における絶縁膜４７の表面を介した短絡をし難くできる。
次に、図２１〜図３０（ｂ）を参照して、第２実施形態のメモリセルアレイ２の製造方法について説明する。
積層体１００として、電極膜７０と犠牲膜７２とを基板１０上に１層ずつ交互に積層する。図２１に示すように、基板１０の主面上に絶縁膜４１が形成され、その絶縁膜４１上に最下層の電極膜７０が形成される。その最下層の電極膜７０の上に、犠牲膜７２と電極膜７０とが交互に積層されていく。最上層の電極膜７０上には絶縁膜４２が形成される。電極膜７０は、例えば、タングステン膜またはモリブデン膜である。犠牲膜７２は、例えばシリコン酸化膜である。
第１実施形態と同様、積層体１００に図２２に示す柱状部ＣＬを形成した後、絶縁膜４２上に絶縁膜４３を形成する。絶縁膜４３は柱状部ＣＬの上端を覆う。
この積層体１００にスリットＳＴが形成される。スリットＳＴは、柱状部ＣＬの近傍で積層体１００を貫通し、基板１０に達する。スリットＳＴの底の基板１０の表面には、ｎ型の半導体領域８１またはｐ型の半導体領域８１が形成される。図２２に示す積層体１００において、電極膜７０は第１実施形態と同様、スリットＳＴを通じた犠牲膜の置換によって形成されてもよい。
図２３に示すように、スリットＳＴの底および側面に、コンフォーマルに犠牲膜６４が形成される。スリットＳＴの底の犠牲膜６４は例えばＲＩＥ法で除去され、犠牲膜６４の内側のスリットＳＴ内に、図２４に示すように配線部ＬＩが埋め込まれる。スリットＳＴ内で、配線部ＬＩの側面に犠牲膜６４が形成されている。
配線部ＬＩは、例えばタングステンを含む。犠牲膜６４は、例えば、ＢＳＧ（Boron-Silicate Glass）膜、またはシリコン窒化膜である。または、犠牲膜６４は、配線部ＬＩの側面に形成されたシリコン酸化膜と、そのシリコン酸化膜の側面に形成されたシリコン窒化膜との積層膜である。
積層体１００の上面上には、図２５（ｂ）に示すように、カバー膜１１０が形成される。図２５（ａ）は、図２５（ｂ）の上面図である。カバー膜１１０は、配線部ＬＩの上端および犠牲膜６４の上端を覆う。配線部ＬＩの上端および犠牲膜６４の上端は、カバー膜１１０に接している。
カバー膜１１０の上に、図２６（ａ）に示すように、レジスト膜１１１が形成される。そのレジスト膜１１１には選択的にスリット１１１ａが形成され、そのスリット１１１ａの底にカバー膜１１０の一部が露出する。
図２６（ｂ）は、図２６（ａ）におけるＡ−Ａ’断面図である。
スリット１１１ａは、配線部ＬＩが延びる方向（図１８のＸ方向）に対して交差する方向（図１８のＹ方向）に延びている。
そのレジスト膜１１１をマスクにしてカバー膜１１０がエッチングされ、その後、レジスト膜１１１は除去される。レジスト膜１１１のスリット１１１ａがカバー膜１１０に転写され、図２７（ａ）に示すように、カバー膜１１０にスリット１１０ａが形成される。
図２７（ｂ）は、図２７（ａ）におけるＡ−Ａ’断面図である。
スリット１１０ａは、配線部ＬＩが延びる方向（図１８のＸ方向）に対して交差する方向（図１８のＹ方向）に延びている。複数のスリット１１０ａが、配線部ＬＩが延びる方向に互いに離間して並んでいる。スリット１１０ａの底に、配線部ＬＩの一部および犠牲膜６４の一部が露出する。
そして、犠牲膜６４をエッチングして除去する。スリット１１０ａに露出する犠牲膜６４の上端からエッチング液によるエッチングが進行していく。
犠牲膜６４がシリコン窒化膜である場合、燐酸を含むエッチング液でシリコン窒化膜を除去することができる。犠牲膜６４がシリコン酸化膜またはＢＳＧ膜である場合、フッ酸を含むエッチング液でそれら膜を除去することができる。
配線部ＬＩ、電極膜７０、絶縁膜４１、４２、４３、カバー膜１１０、および基板１０に対して、犠牲膜６４のエッチング選択比は十分に高い。すなわち、配線部ＬＩ、電極膜７０、絶縁膜４１、４２、４３、カバー膜１１０、および基板１０は、燐酸およびフッ酸に対して高いエッチング耐性をもち、エッチングされずに残る。
犠牲膜６４が除去され、図２８（ｂ）に示すように、配線部ＬＩの側面と積層体１００との間にスリットＳＴａが形成される。
図２８（ｂ）は、図２８（ａ）のＡ−Ａ’断面図であり、カバー膜１１０がないスリット１１０ａの下の積層体１００の断面を表す。
図２９は、図２８（ａ）のＢ−Ｂ’断面図であり、カバー膜１１０で覆われた領域の積層体１００の断面を表す。
カバー膜１１０のスリット１１０ａに露出する犠牲膜６４の上端側から深さ方向にエッチングが進行するとともに、配線部ＬＩが延びる方向（Ｘ方向）にもエッチング液による犠牲膜６４の浸食が進行していく。
図２８（ａ）および図２９に示すように、配線部ＬＩの上面の一部は、選択的に残っているカバー膜１１０に接している。スリットＳＴａの形成により配線部ＬＩは積層体１００からの支えを失うが、配線部ＬＩの上端および下端が、それぞれカバー膜１１０と基板１０に支えられ、配線部ＬＩは倒壊しない。
電極膜７０間の犠牲膜７２が、配線部ＬＩの側面の犠牲膜６４と同じ材料の場合、犠牲膜６４のエッチングのときに、続けて犠牲膜７２を除去することも可能である。この場合、柱状部ＣＬの上部側面が長時間エッチング液にさらされ、エッチングされてしまう懸念がある。犠牲膜６４のエッチングのときの時間を調整することで、少なくとも柱状部ＣＬの周囲に電極膜７０間の犠牲膜７２を残すことができる。
電極膜７０間の犠牲膜７２は、スリットＳＴａを形成した後、そのスリットＳＴａを通じて供給されるエッチング液により除去することができる。犠牲膜７２の除去により、図３０（ｂ）に示すように、上下で隣接する電極膜７０の間に、スリットＳＴａに通じる空隙４０が形成される。
図３０（ｂ）は、図３０（ａ）のＡ−Ａ’断面図である。
例えば、フッ酸を含むエッチング液により、シリコン酸化膜である犠牲膜７２が除去される。カバー膜１１０、電極膜７０、絶縁膜４１、４２、４３、および基板１０は、エッチングされずに残る。
空隙４０を形成した後、図１９に示すように、カバレッジの低い絶縁膜４７をカバー膜１１０上および絶縁膜４３上に形成し、その絶縁膜４７の一部でスリットＳＴａの上端を閉塞する。
次に、第３〜５実施形態について説明する。第３〜５実施形態は、上記第１実施形態および第２実施形態のいずれにも適用できる。
図３１は、第３実施形態の半導体装置のメモリセルＭＣの模式断面図である。
ブロック絶縁膜３３および電荷蓄積膜３２は、積層体１００の積層方向に連続せずに、分離している。トンネル絶縁膜３１、半導体膜２０、およびコア膜５０は、積層方向に連続して延びている。
電極膜７０とトンネル絶縁膜３１との間には、ブロック絶縁膜３３および電荷蓄積膜３２が設けられている。電極膜７０間の空隙４０とトンネル絶縁膜３１との間には、ブロック絶縁膜３３および電荷蓄積膜３２は設けられず、空隙４０がトンネル絶縁膜３１まで延びている。
電荷蓄積膜３２が積層方向で分離しているため、電荷蓄積膜３２に蓄積された電荷が積層方向に抜けず、メモリセルＭＣの電荷保持特性に優れる。
空隙４０は電極膜７０間の犠牲膜をエッチングして形成される。犠牲膜がエッチングされ除去されると、空隙４０に第２ブロック膜３５が露出する。その第２ブロック膜３５を、スリットＳＴ（またはＳＴａ）、および空隙４０を通じて供給されるエッチング液によってエッチングする。
第２ブロック膜３５のエッチングにより、第２ブロック膜３５が積層方向で分断され、空隙４０に第１ブロック膜３４が露出する。その第１ブロック膜３４を、スリットＳＴ（またはＳＴａ）、および空隙４０を通じて供給されるエッチング液によってエッチングする。
第１ブロック膜３４のエッチングにより、第１ブロック膜３４が積層方向で分断され、空隙４０に電荷蓄積膜３２が露出する。その電荷蓄積膜３２を、スリットＳＴ（またはＳＴａ）、および空隙４０を通じて供給されるエッチング液によってエッチングし、電荷蓄積膜３２は積層方向に分断される。
ブロック絶縁膜３３および電荷蓄積膜３２のエッチングにより、メモリ膜３０において空隙４０に対向する側面が半導体膜２０側に後退する。
したがって、メモリ膜３０の空隙４０に隣接する表面に沿った上下の電極膜７０間の沿面距離が、上下の電極膜７０間の間隔よりも大きくなる。これは、上下の電極膜７０間のメモリ膜３０の表面を介した短絡をし難くする。
図３２は、第４実施形態の半導体装置の階段部３の模式断面図である。
階段部３は、上記メモリセルアレイ１（または２）の外側の領域に設けられている。メモリセルアレイ１（または２）と、階段部３は同じ基板１０上に設けられている。
階段部３にも、空隙４０を介して積層された複数の電極膜７０が設けられている。階段部３は、図１に示すメモリセルアレイ１、または図１８に示すメモリセルアレイ２の電極膜７０の例えばＸ方向の端部に設けられている。それら電極膜７０の端部が、階段部３で階段状に形成されている。
絶縁膜８３が、複数の電極膜７０の階段状の端部を覆っている。階段部３には複数のコンタクトビア８５が設けられている。それぞれのコンタクトビア８５は、絶縁膜８３を貫通し、各段の電極膜７０に達している。
コンタクトビア８５は金属を含む導電膜で形成され、それぞれのコンタクトビア８５は各段の電極膜７０と電気的に接続されている。それぞれのコンタクトビア８５は、絶縁膜８３の上に設けられた図示しない上層配線と接続されている。
階段部３の各層の電極膜７０は、メモリセルアレイ１（または２）の各層の電極膜７０と一体につながっている。したがって、メモリセルアレイ１（または２）の電極膜７０は、階段部３のコンタクトビア８５を介して上層配線と接続されている。その上層配線は、例えば基板１０の表面に形成された制御回路と接続され、その制御回路はメモリセルアレイ１（または２）の動作を制御する。
空隙４０を形成するエッチングのとき、または空隙４０を形成したエッチングの後、絶縁膜８３の空隙４０に隣接する表面８３ａもエッチングする。その絶縁膜８３の表面８３ａは、エッチング液によって等方的にエッチングされる。このエッチングにより、絶縁膜８３の空隙４０に隣接する表面８３ａは、階段状の電極膜７０の端から遠ざかる方向に後退する。
したがって、絶縁膜８３の空隙４０に隣接する表面８３ａに沿った、上下の電極膜７０間の沿面距離は、上下の電極膜７０間の間隔よりも大きくなる。これは、上下の電極膜７０間の絶縁膜８３の表面８３ａを介した短絡をし難くする。
図３３は、第５実施形態の半導体装置のメモリセルＭＣの模式断面図である。
電極膜７０において、空隙４０およびスリットＳＴ（またはＳＴａ）に対向する表面に、電極膜７０とは異なる材料の保護膜８６が設けられている。
保護膜８６は、絶縁性または疎水性である。このような保護膜８６は、空隙４０を介して対向する電極膜７０間の短絡、または図１９に示す配線部ＬＩと電極膜７０との間の短絡を防ぐ。また、保護膜８６は、電極膜７０の表面を腐食や酸化から保護する。
保護膜８６は、例えばシリコン酸化膜である。または、電極膜７０の表面は、例えば炭化水素やフルオロカーボンを用いて疎水化処理され、保護膜８６は例えば、炭素、フッ素、および水素の少なくともいずれかを含む。または、保護膜８６は、チタンを含む。チタンは吸湿性および吸酸素性に優れ、チタンを含む保護膜８６は、空隙４０内の湿度および酸素濃度を低減し、水分を介した電極膜７０間の短絡、および電極膜７０表面の酸化を防ぐ。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２…メモリセルアレイ、３…階段部、１０…基板、２０…半導体膜、３０…メモリ膜、３１…トンネル絶縁膜、３２…電荷蓄積膜、３３…ブロック絶縁膜、４０…空隙、４１〜４３，４７〜４９，８３…絶縁膜、７０…電極膜、７１…第１犠牲膜、７２…第２犠牲膜、８６…保護膜、１００…積層体、ＳＴ，ＳＴａ…スリット、ＬＩ…配線部

Claims (5)

  1. 基板と、
    前記基板上に設けられ、第１空隙を介して積層された複数の電極膜を有する積層体と、
    前記積層体の積層方向に延び、前記積層体を前記積層方向に対して交差する第１方向に分離し、前記第１空隙に通じる第２空隙と、
    前記積層体の上に設けられ、前記第２空隙の上端を覆う第１絶縁膜と、
    前記積層体内を前記積層方向に延びる半導体膜と、
    電荷蓄積膜を有する積層膜であって、前記電極膜の側面と、前記電極膜の前記側面に対向する前記半導体膜の側面との間に設けられ、前記電極膜の前記側面および前記半導体膜の前記側面に接する積層膜と、
    前記複数の電極膜の階段状の端部を覆う第２絶縁膜と、
    前記第２絶縁膜内を前記積層方向に延び、前記複数の電極膜の前記階段状の端部に達する複数のコンタクトビアと、
    を備え、
    前記階段状の端部における前記コンタクトビアが配置された部分の上面は、前記第１空隙を介さずに前記第２絶縁膜で直接覆われている半導体装置。
  2. 基板と、
    前記基板上に設けられ、第１空隙を介して積層された複数の電極膜を有する積層体と、
    前記積層体の積層方向に延び、前記積層体を前記積層方向に対して交差する第１方向に分離し、前記第１空隙に通じる第２空隙と、
    前記積層体の上に設けられ、前記第２空隙の上端を覆う第１絶縁膜と、
    前記積層体内を前記積層方向に延びる半導体膜と、
    電荷蓄積膜を有する積層膜であって、前記電極膜の側面と、前記電極膜の前記側面に対向する前記半導体膜の側面との間に設けられ、前記電極膜の前記側面および前記半導体膜の前記側面に接する積層膜と、
    前記積層方向に延び、前記基板に接し、前記積層体を前記第１方向に分離する配線部と、
    を備え、
    前記第２空隙は、前記配線部の側面に隣接して前記積層方向に延びている半導体装置。
  3. 前記第２空隙を前記第１方向に挟んで対向する前記複数の電極膜間の間隔は、前記第１空隙を介して前記積層方向で隣接する前記複数の電極膜間の間隔よりも大きい請求項１または２に記載の半導体装置。
  4. 前記電荷蓄積膜は、前記積層膜の前記第１空隙に隣接する部分で前記積層方向に分断されている請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記複数の電極膜の端部を覆う第２絶縁膜の前記第１空隙に隣接する表面に沿った前記複数の電極膜間の沿面距離は、前記積層方向で隣接する前記複数の電極膜間の間隔よりも大きい請求項１〜４のいずれか１つに記載の半導体装置。
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