JP2020136535A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

Info

Publication number
JP2020136535A
JP2020136535A JP2019029692A JP2019029692A JP2020136535A JP 2020136535 A JP2020136535 A JP 2020136535A JP 2019029692 A JP2019029692 A JP 2019029692A JP 2019029692 A JP2019029692 A JP 2019029692A JP 2020136535 A JP2020136535 A JP 2020136535A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
conductor
conductor layer
storage device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019029692A
Other languages
English (en)
Inventor
孝之 鹿嶋
Takayuki Kajima
孝之 鹿嶋
浩平 乳井
Kohei Chichii
浩平 乳井
光太郎 藤井
Kotaro Fujii
光太郎 藤井
山崎　博之
Hiroyuki Yamazaki
博之 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019029692A priority Critical patent/JP2020136535A/ja
Priority to TW108124872A priority patent/TWI715105B/zh
Priority to CN201910688501.6A priority patent/CN111599821B/zh
Priority to US16/530,741 priority patent/US10937803B2/en
Publication of JP2020136535A publication Critical patent/JP2020136535A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】メモリセルと配線とを良好に接続可能なコンタクトホールを有する半導体記憶装置とその製造方法を提供する。
【解決手段】一実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電体層を含む積層体と、積層体内を第１方向に延びる第１半導体層と、複数の第１導電体層と第１半導体層との間に配置される第１電荷蓄積層と、積層体の上方に配置される第２導電体層と、第２導電体層内を第１方向に延び第１半導体層に電気的に接続される第２半導体層と、第２半導体層と第２導電体層との間に配置され第２導電体層と電気的に接続された第３導電体層と、第３導電体層の上方に配置される第１絶縁体層と、第２半導体層と第３導電体層との間に配置される第１部分と第２半導体層と第１絶縁体層との間に配置される第２部分とを含み、少なくとも第１部分から第２部分まで連続膜である第２絶縁体層と、を備え、第２絶縁体層の径が第１部分に比べて第２部分において大きい。
【選択図】図４

Description

実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用される。３次元のメモリ構造は、例えば、基板上にメモリホールが複数設けられ、各メモリホールに複数のメモリセルを含むメモリセル群（ＮＡＮＤストリング）が配置される。上記メモリセル群の一端は、コンタクトホールを介して配線に接続される。
米国特許第９５７０４６０号明細書
メモリセルと配線とを良好に接続可能なコンタクトホールを有する半導体記憶装置とその製造方法を提供する。
実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電体層を含む積層体と、上記積層体内を上記第１方向に延びる第１半導体層と、上記複数の第１導電体層と上記第１半導体層との間に配置される第１電荷蓄積層と、上記積層体の上方に配置される第２導電体層と、上記第２導電体層内を上記第１方向に延び、上記第１半導体層に電気的に接続される第２半導体層と、上記第２半導体層と上記第２導電体層との間に配置され、上記第２導電体層と電気的に接続された第３導電体層と、上記第３導電体層の上方に配置される第１絶縁体層と、上記第２半導体層と上記第３導電体層との間に配置される第１部分と、上記第２半導体層と上記第１絶縁体層との間に配置される第２部分と、を含み、上記第１部分から上記第２部分まで連続膜である第２絶縁体層と、を備え、上記第２絶縁体層の径が、上記第１部分の径に比べて上記第２部分において大きい。
第１実施形態の半導体記憶装置を含むメモリシステムの全体構成を示すブロック図。 第１実施形態の半導体記憶装置のメモリセルアレイの部分を示す回路構成図。 第１実施形態の半導体記憶装置のメモリセルアレイを上方から見た平面図。 図３のＩＶ−ＩＶ線に沿ったメモリセルアレイの断面図。 図４のＶ−Ｖ線に沿ったメモリピラー上部の断面図。 図４のＶＩ−ＶＩ線に沿ったメモリピラー上部の断面図。 図４のＶＩＩ−ＶＩＩ線に沿ったメモリピラー上部の断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の効果を説明するための模式図。 第２実施形態の半導体記憶装置のメモリセルアレイの断面図。 第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１変形例の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１変形例の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１変形例の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１変形例の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１変形例の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
１． 第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
１．１ 構成
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ 半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置として構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ メモリセルアレイの回路構成
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．１．３ メモリセルアレイの構造
以下に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例について説明する。
なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトを説明するための平面図である。図３では、一例として、或るブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３に対応する構造体を含む領域の一部が示される。
図３に示すように、メモリセルアレイ１０は、例えばスリットＳＬＴ及びＳＨＥ、メモリピラーＭＰ、コンタクトＣＰ、並びにビット線ＢＬを含んでいる。
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。複数のスリットＳＨＥは、それぞれがＸ方向に延伸し、隣り合うスリットＳＬＴ間においてＹ方向に配列している。スリットＳＬＴの幅は、例えばスリットＳＨＥの幅よりも広い。スリットＳＬＴ及びＳＨＥのそれぞれは、絶縁体を含んでいる。スリットＳＬＴは、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分断する。スリットＳＨＥは、選択ゲート線ＳＧＤに対応する配線層を分断する。
スリットＳＬＴ及びＳＨＥによって区切られた領域が、１つのストリングユニットＳＵに対応している。具体的には、例えばＹ方向に隣り合うスリットＳＬＴ間に、ストリングユニットＳＵ０〜ＳＵ３が設けられる。そして、スリットＳＬＴ間に配列する３つのスリットＳＨＥによって区切られた４つの領域が、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。つまり、半導体記憶装置１には、スリットＳＨＥによって挟まれたストリングユニットＳＵが含まれている。メモリセルアレイ１０には、例えば同様のレイアウトがＹ方向に繰り返し配置される。
複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば１６列の千鳥状に配置される。メモリピラーＭＰの各々は、メモリホールＭＨ内に形成される部分（下部ピラーＬＰ）と、ＳＧＤホールＳＨ内に形成される部分（上部ピラーＵＰ）とを有している。上部ピラーＵＰは、下部ピラーＬＰよりも上層に設けられ、例えば、下部ピラーＬＰよりも径が小さい。
対応する上部ピラーＵＰと下部ピラーＬＰとの組は、平面視において重なった部分を有している。平面視において、対応する上部ピラーＵＰの中心と下部ピラーＬＰの中心とは、重なっていても良いし、重なっていなくても良い。スリットＳＨＥの近傍に配置されたメモリピラーＭＰは、スリットＳＨＥと重なった部分を有している。第１実施形態に係る半導体記憶装置１では、スリットＳＨＥとメモリピラーＭＰとの接触が許容されたレイアウトが設計され得る。
より具体的には、スリットＳＨＥの近傍に配置された下部ピラーＬＰは、平面視においてスリットＳＨＥと重なった部分を有し得、当該下部ピラーＬＰに対応する上部ピラーＵＰは、平面視においてスリットＳＨＥに接する部分を有し得る。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、平面視において、ストリングユニットＳＵ毎に少なくとも１つの上部ピラーＵＰと重なるように配置される。図３の例では、各上部ピラーＵＰには、２本のビット線ＢＬが重なっている。上部ピラーＵＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該上部ピラーＵＰとの間には、コンタクトＣＰが設けられる。上部ピラーＵＰ内に構成される導電経路は、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
なお、以上で説明したメモリセルアレイ１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。隣り合うスリットＳＬＴ間のストリングユニットＳＵの個数は、スリットＳＨＥの数に基づいて変化する。メモリピラーＭＰの個数及び配置は、任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０の断面構造の一例を示している。図４に示すように、メモリセルアレイ１０は、例えば導電体層２１〜２５をさらに含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、例えば半導体基板２０と導電体層２１との間の絶縁体層には、センスアンプモジュール１６等の周辺回路が設けられ得る。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステン（Ｗ）を含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層された積層体が設けられる。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。最上層の導電体層２３と導電体層２４とのＺ方向における間隔は、隣り合う導電体層２３間のＺ方向における間隔よりも大きくなり得る。言い換えると、最上層の導電体層２３と導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間の絶縁体層の厚さよりも厚くなり得る。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）を含んでいる。
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｙ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。具体的には、メモリピラーＭＰのうちの下部ピラーＬＰは、導電体層２２及び２３を貫通し、底部が導電体層２１に接触している。言い換えると、下部ピラーＬＰは、導電体層２２及び２３を含む積層体内をＺ方向に沿って延びる。メモリピラーＭＰのうちの上部ピラーＵＰは、導電体層２４を貫通し、下部ピラーＬＰに接触している。言い換えると、上部ピラーＵＰは、導電体２４内をＺ方向に沿って延びる。
また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、積層膜３２、半導体部３３、コア部材４０、半導体層４１、半導体層４２、積層膜４３、導電体層４４、絶縁体層４５、及び半導体部４６を含んでいる。コア部材３０、半導体層３１、積層膜３２、及び半導体部３３は、下部ピラーＬＰに含まれている。コア部材４０、半導体層４１、半導体層４２、積層膜４３、導電体層４４、絶縁体層４５、及び半導体部４６は、上部ピラーＵＰに含まれている。上部ピラーＵＰ及び下部ピラーＬＰは、テーパ形状を有しており、半導体層４１を介して電気的に接続可能に構成される。
コア部材３０は、Ｚ方向に沿って延伸して設けられる。コア部材３０の上端は、例えば最上層の導電体層２３が設けられた層よりも上方の層に含まれ、コア部材３０の下端は、例えば導電体層２１が設けられた層内に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
半導体層３１は、コア部材３０の底面及び側面を覆う。半導体層３１は、例えば、円筒状に設けられる部分を含む。半導体層３１の下端は、導電体層２１に接触する。半導体層３１の上端は、最上層の導電体層２３が設けられた層よりも上層に含まれ、下部ピラーＬＰの上端に達する。
積層膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、半導体層３１の側面及び底面を覆っている。積層膜３２は、例えば円筒状に設けられた部分を含んでいる。積層膜３２の詳細な層構造については後述する。
半導体部３３は、コア部材３０の上面を覆い、半導体層３１のうち、コア部材３０の上方に設けられた部分の内壁に接触する。半導体部３３は、例えば円柱状に設けられ、下部ピラーＬＰの上端に達する。
コア部材４０は、Ｚ方向に沿って延伸して設けられ、導電体層４４の上面及び絶縁体層４５の下面によって形成される境界面Ｂ近傍において、ＸＹ平面に沿う断面の径の大きさが連続的に大きく変化する。図４の例では、コア部材４０は、境界面Ｂ近傍から上方の部分の径が下方の部分の径に対して小さい。コア部材４０の下端は、導電体層２３と導電体層２４との間の層に含まれる。コア部材４０の上端は、導電体層２４が設けられる層よりも上層に含まれる。
なお、境界面Ｂは、導電体層２４と、導電体層２４の上方に形成される絶縁体層との境界面とは必ずしも一致しないが、導電体２４の少なくとも一部は、境界面Ｂよりも下方に設けられ、導電体層２４の上方に形成される絶縁体層の少なくとも一部は、境界面Ｂよりも上方に設けられる。
半導体層４１は、コア部材４０の側面及び底面を覆い、円筒状に設けられる部分を含む。半導体層４１の下端は、下部ピラーＬＰ内の半導体部３３に接触する。半導体層４１の上端は、コア部材４０の上端よりも上方に位置し、上部ピラーＵＰの上端に達する。
半導体層４２は、半導体層４１の側面の一部分を覆い、円筒状に設けられる部分を含む。半導体層４２の下端は、導電体層２４の下端よりも下層に含まれ、半導体層４２の上端は、上部ピラーＵＰの上端に達する。なお、半導体層４１及び４２は、必ずしも互いに別な層として識別できないこともあり得る。
積層膜４３は、半導体層４２の側面を覆い、円筒状に設けられる部分を含む。積層膜３２の詳細な層構造については後述する。
半導体層４１、半導体層４２、及び積層膜４３は、いずれもＺ方向に沿って連続的に設けられる。つまり、半導体層４１、半導体層４２、及び積層膜４３は、境界面Ｂより下方の部分から上方の部分まで連続膜である。また、半導体層４１、半導体層４２、及び積層膜４３の、ＸＹ平面に沿う層断面の厚さは、Ｚ方向に沿って実質的に均一である。このため、半導体層４１、半導体層４２、及び積層膜４３は、コア部材４０の径の場合と同様に、境界面Ｂ近傍の上方と下方において、ＸＹ平面に沿う断面の径がＺ方向に沿って大きく変化する。図４の例では、半導体層４１、半導体層４２、及び積層膜４３は、コア部材４０と同様に、境界面Ｂ近傍の上方の径がそれぞれ、下方の径に対して有意に小さい。
導電体層４４は、積層膜４３の側面のうち、境界面Ｂより下方の部分を覆う。導電体層４４は、円筒状に設けられた部分を含んでいる。例えば、導電体層４４の上端は、境界面Ｂに達し、導電体層４４の下端は、導電体層２４の下端と、積層膜４３の下端との間に位置する。導電体層４４は、導電体層２４と電気的に接続されている。導電体層４４は、例えば、ポリシリコンを含む。
絶縁体層４５は、積層膜４３の側面のうち、境界面Ｂより上方の部分を覆う。絶縁体層４５は、円筒状に設けられた部分を含んでいる。例えば、絶縁体層４５の上端は、上部ピラーＵＰの上端に達し、絶縁体層４５の下端は、境界面Ｂに達する。また、例えば、上部ピラーＵＰの上面における絶縁体層４５のＸＹ平面に沿う内径は、上部ピラーＵＰの底面の径より小さい。
境界面Ｂ近傍において、絶縁体層４５の外径は、導電体層４４の外径と、実質的に等しい。一方、境界面Ｂ近傍において、絶縁体層４５の内径は、導電体層４４の内径に対して小さい。これにより、上述したような、コア部材４０、半導体層４１、半導体層４２、及び積層膜４３には、境界面Ｂ近傍におけるＸＹ平面に沿う断面の径の大きさの急激な変化が生じる。
半導体部４６は、コア部材４０の上面を覆い、半導体層４１のうち、コア部材４０の上方に設けられた部分の内壁に接触する。半導体部４６は、例えば円柱状に設けられ、上部ピラーＵＰの上端に達する。
メモリピラーＭＰ内の半導体層４１、半導体層４２、及び半導体部４６の上面には、柱状のコンタクトＣＰが設けられる。図示された領域には、４本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＰが示されている。当該領域においてコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＰが接続される。コンタクトＣＰの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１本のビット線ＢＬには、スリットＳＬＴ及びＳＨＥで区切られた空間のそれぞれにおいて、１個のコンタクトＣＰが接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
スリットＳＨＥは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２４を分断している。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３が設けられた層と導電体層２４が設けられた層との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。
スリットＳＬＴの上端、スリットＳＨＥの上端、及びメモリピラーＭＰの上端は、揃っていても良いし、揃っていなくても良い。導電体層４４の下端とスリットＳＨＥの下端とは、揃っていても良いし、揃っていなくても良い。
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行かつ導電体層２３を含む層における、下部ピラーＬＰの断面構造を示している。
図５に示すように、導電体層２３を含む層では、例えばコア部材３０は、下部ピラーＬＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲んでいる。積層膜３２は、半導体層３１の側面を囲んでいる。具体的には、積層膜３２は、例えばトンネル絶縁膜３４、絶縁膜３５、及びブロック絶縁膜３６を含んでいる。
トンネル絶縁膜３４は、半導体層３１の側面を囲んでいる。絶縁膜３５は、トンネル絶縁膜３４の側面を囲んでいる。ブロック絶縁膜３６は、絶縁膜３５の側面を囲んでいる。導電体層２３は、ブロック絶縁膜３６の側面を囲んでいる。トンネル絶縁膜３４及びブロック絶縁膜３６のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３５は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
図６は、図４のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行かつ導電体層２４を含む層のうちの境界面Ｂより下層における、上部ピラーＵＰの断面構造を示している。また、図６に示された領域では、上部ピラーＵＰとスリットＳＨＥとが接触している。
図６に示すように、境界面Ｂより下層では、例えばコア部材４０は、上部ピラーＵＰの中央部に設けられ、外径ｄ１ａを有する。半導体層４１は、コア部材４０の側面を囲み、外径ｄ２ａを有する。半導体層４２は、半導体層４１の側面を囲んでいる。積層膜４３は、半導体層４２の側面を囲み、外径ｄ３ａを有する。具体的には、積層膜４３は、例えばトンネル絶縁膜４７、絶縁膜４８、及びブロック絶縁膜４９を含んでいる。
トンネル絶縁膜４７は、半導体層４２の側面を囲んでいる。絶縁膜４８は、トンネル絶縁膜４７の側面を囲んでいる。ブロック絶縁膜４９は、絶縁膜４８の側面を囲んでいる。トンネル絶縁膜４７及びブロック絶縁膜４９のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜４８は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
導電体層４４は、ブロック絶縁膜４９の側面を囲み、外径ｄ４ａを有する。導電体層４４の側面は、例えば導電体層２４と、スリットＳＨＥとのそれぞれに接触している。
図７は、図４のＶＩＩ−ＶＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図７は、境界面Ｂより上層のうちの半導体基板２０の表面に平行かつ導電体層２４の上方に設けられた絶縁体層ＩＮＳを含む層における、上部ピラーＵＰの断面構造を示している。また、図７に示された領域では、上部ピラーＵＰとスリットＳＨＥとが接触している。
図７に示すように、境界面Ｂより上層では、例えばコア部材４０は、上部ピラーＵＰの中央部に設けられ、外径ｄ１ａより小さい外径ｄ１ｂを有する。半導体層４１は、コア部材４０の側面を囲み、外径ｄ２ａより小さい外径ｄ２ｂを有する。半導体層４２は、半導体層４１の側面を囲んでいる。積層膜４３は、半導体層４２の側面を囲み、外径ｄ３ａより小さい外径ｄ３ｂを有する。絶縁体層４５は、積層膜４３（ブロック絶縁膜４９）の側面を囲み、外径ｄ４ｂを有する。外径ｄ４ｂは、テーパ形状に伴う、Ｚ方向に沿う上部ピラーＵＰの外径の変化量を無視することにより、外径ｄ４ａと実質的に等しいとみなし得る。絶縁体層４５の側面は、例えば絶縁体層ＩＮＳと、スリットＳＨＥとのそれぞれに接触している。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３５は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２の電荷蓄積層として使用される。半導体層４１は、選択トランジスタＳＴ１のチャネルとして使用される。絶縁膜４８は、選択トランジスタＳＴ１の電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
なお、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。
１．２ 半導体記憶装置の製造方法
以下に、第１実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から選択ゲート線ＳＧＤの形成までの一連の製造工程の一例について説明する。図８〜図２６のそれぞれは、第１実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示している。なお、以下で参照される製造工程の断面図には、半導体基板２０の表面に平行な断面と、半導体基板２０の表面に鉛直な断面とが含まれている。また、各製造工程の断面図に表示された領域は、２つのメモリピラーＭＰと、スリットＳＬＴ及びＳＨＥとのそれぞれが形成される領域を含んでいる。
まず、図８に示すように選択ゲート線ＳＧＳに対応する犠牲材５２及びワード線ＷＬに対応する犠牲材５３が積層される。具体的には、まず半導体基板２０上に、絶縁体層５０及び導電体層２１が順に積層される。図示が省略されているが、絶縁体層５０内には、例えば、センスアンプモジュール１６等の周辺回路が形成される。その後、導電体層２１上に絶縁体層５１及び犠牲材５２が積層され、犠牲材５２上に絶縁体層５１及び犠牲材５３が交互に複数回積層される。そして、最上層の犠牲材５３上に絶縁体層５４が積層される。
導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。絶縁体層５１及び５４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。例えば、犠牲材５２が形成される層数が、積層される選択ゲート線ＳＧＳの本数に対応し、犠牲材５３が形成される層数が、積層されるワード線ＷＬの本数に対応している。犠牲材５２及び５３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
次に、図９に示すように、下部ピラーＬＰに対応するメモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。図示しない平面視において複数のメモリホールＭＨは、千鳥状に配置されている。
本工程で形成されるメモリホールＭＨは、絶縁体層５１、犠牲材５２及び５３、並びに絶縁体層５４のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、図１０に示すように、メモリホールＭＨ内の積層構造、すなわち下部ピラーＬＰが形成される。具体的には、メモリホールＭＨの側面及び底面と、絶縁体層５４の上面とに、積層膜３２が形成される。すなわち、ブロック絶縁膜３６、絶縁膜３５、及びトンネル絶縁膜３４が順に形成される。
そして、メモリホールＭＨ底部の積層膜３２が除去された後に、半導体層３１及びコア部材３０が順に形成され、メモリホールＭＨ内がコア部材３０によって埋め込まれる。それから、メモリホールＭＨ上部に形成されたコア部材３０の一部が除去され、その空間に半導体部３３が埋め込まれる。その後、絶縁体層５４よりも上層に残存する積層膜３２、半導体層３１、及び半導体部３３が除去される。これにより、下部ピラーＬＰが形成される。
次に、図１１に示すように、下部ピラーＬＰ及び絶縁体層５４の上面に絶縁体層５５、エッチングストップ層５６、及び選択ゲート線ＳＧＤに対応する犠牲材５７が積層される。絶縁体層５５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。エッチングストップ層５６は、例えば酸化アルミニウム（ＡｌＯ）を含んでいる。犠牲材５７は、例えば犠牲材５２及び５３と同様の材料により形成され、窒化シリコン（ＳｉＮ）を含んでいる。
次に、図１２に示すようにスリットＳＨＥに対応するホールＨ１が形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、ホールＨ１が形成される。平面視においてホールＨ１は、千鳥状に配置された下部ピラーＬＰと重なった部分を有している。
本工程で形成されるホールＨ１は、犠牲材５７を分断し、ホールＨ１の底部は、例えばエッチングストップ層５６内で停止する。ホールＨ１は、少なくとも犠牲材５７を分断していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図１３に示すように、犠牲材５７上に、ホールＨ１が埋まるように、スリットＳＨＥに対応する絶縁体層５８が形成される。そして、犠牲材５７よりも上層に形成された絶縁体層５８が、例えばエッチバック処理によって除去される。絶縁体層５８は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
次に、図１４に示すように、上部ピラーＵＰに対応するＳＧＤホールＳＨが形成される。具体的には、まずフォトリソグラフィ等によって、ＳＧＤホールＳＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ＳＧＤホールＳＨが形成される。図示しない平面視において複数のＳＧＤホールＳＨは、それぞれ複数の下部ピラーＬＰに重なっている。また、複数のＳＧＤホールＳＨには、絶縁体層５８と重なっているＳＧＤホールＳＨが含まれている。すなわち、複数のＳＧＤホールＳＨには、側壁に絶縁体層５８が露出するＳＧＤホールＳＨが含まれている。
本工程で形成されるＳＧＤホールＳＨは、犠牲材５７を貫通し、ＳＧＤホールＳＨの底部は、例えばエッチングストップ層５６内で停止する。ＳＧＤホールＳＨの底部は、絶縁体層５８の底部と揃っていても良いし、揃っていなくても良い。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図１５〜図２１に示すように、ＳＧＤホールＳＨ内の積層構造が形成される。
具体的には、まず図１５に示すように、ＳＧＤホールＳＨの底部からの所望の高さＬ１まで、積層構造が形成される。高さＬ１は、ＳＧＤホールＳＨの底部から開口部までの高さＬ２より低い（Ｌ１＜Ｌ２）。より具体的には、犠牲材５７及び絶縁体層５８上に導電体層４４及び犠牲材５９がこの順に積層され、例えばエッチバック処理によって、ＳＧＤホールＳＨ内の所定の深さ（Ｌ１−Ｌ２）まで、犠牲材５９が除去される。その後、更なるエッチバック処理によって、ＳＧＤホールＳＨ内に残存する犠牲材５９の高さＬ１まで、導電体層４４が除去される。導電体層４４及び犠牲材５９の上面は、境界面Ｂに相当する。犠牲材５９は、例えば、ＳＯＧ（Spin on Glass）を含む。
そして、図１６に示すように、ＳＧＤホールＳＨの残りの部分（すなわち、境界面Ｂより上方の部分）の内壁に、絶縁体層４５が形成される。ここで、絶縁体層４５は、導電体層４４よりも厚くなるように形成される。これにより、境界面Ｂ付近における絶縁体層４５の内径（＝ｄ３ｂ）は、導電体層４４の内径（＝ｄ３ａ）よりも小さくなる。また、境界面Ｂ付近における絶縁体層４５の内径は、ＳＧＤホールＳＨ底面の径（＝ｄ３ｃ）よりも小さくなる。
そして、図１７に示すように、エッチバック処理によって犠牲材５９が除去された後、異方性エッチングによってＳＧＤホールＳＨ底部の導電体層４４が除去される。これにより、各ＳＧＤホールＳＨの底部において、エッチングストップ層５６の上面が露出する。本工程における異方性エッチングは、例えばＲＩＥである。上述の通り、ＳＧＤホールＳＨ内の開口部の径は、ＳＧＤホールＳＨの底面の径より小さい。このため、厚い絶縁体層４５が、異方的に入射するエッチングガスの成分（イオン種）に対するマスクとなり、ＳＧＤホールＳＨの側壁に形成されている導電体層４４に対しては、当該エッチングガスの成分の入射が抑制され、導電体層４４の薄膜化が抑制される。一方、ＳＧＤホールＳＨの底面に対しては、異方的に入射するエッチングガスの成分が抑制されることなく、十分供給される。このように本実施形態によれば、ＳＧＤホールＳＨの側壁の導電体層４４のエッチングを抑制しつつ、底部の導電体層４４より選択的にエッチングすることが可能である。
その後、図１８に示すように、犠牲材５７及び絶縁体層５８上、並びにＳＧＤホールＳＨ内に積層膜４３及び半導体層４２が順に形成される。形成された積層膜４３及び半導体層４２部分のＳＧＤホールＳＨの内径は、導電体層４４と絶縁体層４５との境界面Ｂ近傍において、Ｚ方向に沿って変化する。すなわち、積層膜４３のうち導電体層４４に沿う部分の内径は、絶縁体層４５に沿う部分の内径に対して大きい。
そして、図１９に示すように、異方性エッチングによってＳＧＤホールＳＨ底部の半導体層４２及び積層膜４３が除去される。本工程で形成されるＳＧＤホールＳＨは、エッチングストップ層５６及び絶縁体層５５を貫通し、ＳＧＤホールＳＨの底部は、例えば下部ピラーＬＰの半導体部３３内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
そして、図２０及び図２１に示すように、犠牲材５７及び絶縁体層５８上、並びにＳＧＤホールＳＨ内に半導体層４１及びコア部材４０が順に形成される。半導体層４１のうち、コア部材４０と導電体層４４との間の部分の径は、コア部材４０と絶縁体層４５との間の部分の径より大きい。その後、ＳＧＤホールＳＨ上部に形成されたコア部材４０の一部が除去され、その空間に半導体部４６が埋め込まれる。犠牲材５７及び絶縁体層５８よりも上層に残存する積層膜４３、半導体層４２、半導体層４１、コア部材４０、及び半導体部４６は、例えばＣＭＰによって除去される。これにより、ＳＧＤホールＳＨ内に上部ピラーＵＰが形成される。
次に、図２２に示すように、スリットＳＬＴに対応するホールＨ２が形成される。具体的には、まずフォトリソグラフィ等によって、ホールＨ２に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、ホールＨ２が形成される。
本工程で形成されるホールＨ２は、絶縁体層５１、犠牲材５２及び５３、絶縁体層５４及び５５、エッチングストップ層５６、並びに犠牲材５７のそれぞれを分断し、ホールＨ２の底部は、例えば導電体層２１が設けられた層内で停止する。なお、ホールＨ２の底部は、少なくとも導電体層２１が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
次に、犠牲材５２及び５３のワード線ＷＬ及び選択ゲート線ＳＧＳへの置換処理が実行される。具体的には、まずホールＨ２内で露出した導電体層２１の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲材５２及び５３が選択的に除去される。犠牲材５２及び５３が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
そして、図２３に示すように、犠牲材５２及び５３が除去された空間にホールＨ２を介して導電体が埋め込まれる。本工程には、例えばＣＶＤが使用される。導電体のうち、ホールＨ２内部、並びに犠牲材５７及び絶縁体層５８の上面に形成された部分は、エッチバック処理によって除去される。これにより、隣り合う配線層に形成された導電体が分離され、選択ゲート線ＳＧＳに対応する導電体層２２、及びワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３が形成される。本工程において形成される導電体層２２及び２３は、バリアメタルを含んでいても良い。この場合、犠牲材５２及び５３の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）が形成される。
次に、図２４に示すように、ホールＨ２内にスリットＳＬＴに対応する絶縁体層６０が形成される。具体的には、犠牲材５７及び絶縁体層５８上に、ホールＨ２が埋まるように絶縁体層６０が形成される。そして、犠牲材５７及び絶縁体層５８よりも上層に形成された絶縁体層６０が、例えばＣＭＰによって除去される。絶縁体層６０は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
次に、図２５及び図２６に示すように、犠牲材５７の選択ゲート線ＳＧＤへの置換処理が実行される。
具体的には、図２５に示すように、例えば熱リン酸によるウェットエッチングによって、犠牲材５７が選択的に除去される。これにより、隣り合う２つの絶縁体層５８の間、及び絶縁体層５８と絶縁体層６０との間に、それぞれホールＨ３が形成される。
そして、図２６に示すように、犠牲材５７が除去されて形成されたホールＨ３に、導電体が埋め込まれる。本工程には、例えばＣＶＤが使用される。導電体のうち、上部ピラーＵＰ及び絶縁体層５８並びに６０の上面に形成された部分は、エッチバック処理によって除去される。これにより、隣り合うホールＨ３内に形成された導電体が分離され、選択ゲート線ＳＧＤに対応する導電体層２４が形成される。本工程において形成される導電体層２４は、バリアメタルを含んでいても良い。この場合、犠牲材５７の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）が形成される。その後、導電体層２４上に絶縁体層６１が形成される。具体的には、導電体層２４上に、ホールＨ３が埋まるように絶縁体層６１が形成される。そして、上部ピラーＵＰよりも上層に形成された絶縁体層６１が、例えばＣＭＰによって除去される。絶縁体層６１は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
以上で説明した第１実施形態に係る半導体記憶装置の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、問題が生じない範囲で製造工程の順番が入れ替えられても良い。
１．３ 本実施形態に係る効果
第１実施形態よれば、ホールの内壁に形成された膜を保護しつつ、当該ホールの底面をエッチングすることができる。本効果について図２７を用いて以下に説明する。
図２７は、第１実施形態に係る効果を説明するための模式図である。図２７では、ＳＧＤホール底面に形成された膜を除去する際の様子が比較例と第１実施形態とでそれぞれ示される。具体的には、図２７（Ａ）では比較例に係るＳＧＤホールＳＨ’が示され、図２７（Ｂ）では第１実施形態に係るＳＧＤホールＳＨが示される。比較例は、ＳＧＤホールＳＨ’の内壁に、絶縁体層４５に代えて、導電体層４４と同程度の膜厚の絶縁体層４５’が形成される場合を示している。
ホールの側面に形成された膜を保護しつつ、底面に形成された膜を除去する場合、例えばエッチング異方性を有するＲＩＥ等が用いられる。しかしながら、ホールの形状は、開口部の径よりも底面の径が小さくなるテーパ形状であり得る。このため、図２７（Ａ）に示すように、絶縁体層４５’が導電体層４４と同程度の厚さの場合、開口部から入射されるエッチングガスの一部は、底面付近の内壁上に形成された導電体層４４をエッチングする可能性がある。
第１実施形態によれば、上部ピラーＵＰの形成に際して、ＳＧＤホールＳＨ内に導電体層４４及び犠牲材５９を順に形成した後、当該ＳＧＤホールＳＨの上端から所定の深さ（Ｌ２−Ｌ１）までの導電体層４４及び犠牲材５９を除去する。導電体層４４及び犠牲材５９の一部が除去された後、絶縁体層４５をＳＧＤホールＳＨ内に導電体層４４より厚く形成し、ＳＧＤホールＳＨの底面に形成された絶縁体層４５と、ＳＧＤホールＳＨ内の犠牲材５９とを除去する。これにより、ＳＧＤホールＳＨの内壁には、円筒状に形成された導電体層４４の上面上に、導電体層４４より厚い円筒状の（言い換えると、導電体層４４に対して庇状に覆いかぶさるように）絶縁体層４５が形成される。このため、図２７（Ｂ）に示すように、ＳＧＤホールＳＨの開口部分の径を、絶縁体層４５の厚さに応じて狭めることができ、開口部から入射されるエッチングガスが底面に到達する領域を狭めることができる。したがって、犠牲材５９が除去された後に底面に露出した導電体層４４を除去する際、内壁に露出した導電体層４４へのエッチングガスの入射を抑制することができ、ひいては、内壁の導電体層４４を保護することができる。
また、上述のように、絶縁体層４５は、導電体層４４に対して厚く形成される。これにより、ＳＧＤホールＳＨ内において絶縁体層４５及び導電体層４４より内側に形成される積層膜４３、半導体層４２及び４１、並びにコア部材４０は、境界面Ｂ近傍において、上部ピラーＵＰの中心に向かう方向に屈曲するように形成される。このため、積層膜４３、半導体層４２及び４１、並びにコア部材４０は、境界面Ｂ近傍において、上部ピラーＵＰの中心からの径が、Ｚ方向に沿って下方から上方に向けて急激に小さくなる構造が形成される。
２． 第２実施形態
第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置の構造において形成された絶縁体層４５が、最終的に除去された構造を有する。以下に、第２実施形態に係る半導体記憶装置について、第１実施形態と異なる点を説明する。
２．１ メモリセルアレイ
図２８は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイ１０の断面構造の一例を示している。図２８に示すように、第２実施形態におけるメモリセルアレイ１０の構造は、第１実施形態で図４を用いて説明したメモリセルアレイ１０の構造に対して、上部ピラーＵＰの構造が異なっている。具体的には、第２実施形態における上部ピラーＵＰは、コア部材４０Ａ、半導体層４１Ａ、半導体層４２Ａ、積層膜４３Ａ、導電体層４４、及び半導体部４６Ａが設けられる。
コア部材４０Ａは、Ｚ方向に沿って延伸して設けられ、導電体層４４の上面及び積層膜４３ＡによってＸＹ平面に沿って形成される境界面Ｂ’近傍において、ＸＹ平面に沿う断面の外径が大きく変化する。図２８の例では、コア部材４０Ａは、境界面Ｂ’近傍において、上方の部分の径が下方の部分の径に対して大きい。
半導体層４１Ａは、コア部材４０Ａの側面及び底面を覆い、半導体層４２Ａは、半導体層４１Ａの側面の一部分を覆い、積層膜４３Ａは、半導体層４２Ａの側面を覆い、各々は、円筒状に設けられる部分を含む。
半導体層４１Ａ、半導体層４２Ａ、及び積層膜４３Ａは、いずれもＺ方向に沿って境界面Ｂ’をまたいで設けられる。また、半導体層４１Ａ、半導体層４２Ａ、及び積層膜４３Ａの各々は、境界面Ｂ’を除き、ＸＹ平面に沿う断面の厚さがＺ方向に沿ってほぼ均一である。このため、半導体層４１Ａ、半導体層４２Ａ、及び積層膜４３Ａは、コア部材４０Ａと同様に、境界面Ｂ’近傍において、ＸＹ平面に沿う断面の外径及び内径が大きく変化する。図２８の例では、積層膜４３Ａのうち、半導体層４１Ａ及び４２Ａと導電体層２４との間の部分の径は、半導体層４１Ａ及び４２Ａと導電体層２４の上方に形成される絶縁体層との間の部分の径よりも小さい。
導電体層４４は、積層膜４３Ａの側面のうち、境界面Ｂ’より下方の部分を覆う。また、導電体層４４は、境界面Ｂ’（つまり、導電体層４４の上面上）において、積層膜４３Ａと接触する。
境界面Ｂ’より上方において、上部ピラーＵＰの側面は、積層膜４３Ａによって形成される。一方、境界面Ｂ’より下方において、上部ピラーＵＰの側面は、導電体層４４によって形成され、積層膜４３Ａは、導電体層４４の内側に形成される。これにより、上述したような、コア部材４０Ａ、半導体層４１Ａ、半導体層４２Ａ、及び積層膜４３Ａの境界面Ｂ’におけるＸＹ平面に沿う断面の径の大きさの有意な変化が発生する。
半導体部４６Ａは、コア部材４０Ａの上面を覆い、半導体層４１Ａのうち、コア部材４０Ａの上方に設けられた部分の内壁に接触する。半導体部４６Ａは、例えば円柱状に設けられ、上部ピラーＵＰの上端に達する。上述の通り、半導体層４１Ａの径は境界面Ｂ’近傍において、下方から上方に向けて大きく変化する。このため、上部ピラーＵＰの上端における半導体層４１Ａの内径は、第１実施形態における半導体層４１の内径よりも大きくなり得る。これに伴い、上部ピラーＵＰの上端における半導体部４６Ａの径は、第１実施形態における半導体部４６の径よりも大きくなり得る。
２．２ 半導体記憶装置の製造方法
以下に、第２実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から選択ゲート線ＳＧＤの形成までの一連の製造工程のうち、第１実施形態と異なる部分について説明する。図２９〜図３３のそれぞれは、第２実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示している。
まず、第１実施形態において説明した図８〜図１７における各種工程が実行される。これにより、上部ピラーＵＰの形成に際し、異方性エッチングによって、各ＳＧＤホールＳＨ底部の導電体層４４が除去される。第１実施形態において説明したように、ＳＧＤホールＳＨの内壁には、円筒状に形成された導電体層４４の上面上に、導電体層４４より厚い円筒状の絶縁体層４５が形成されている。このため、ＳＧＤホールＳＨ底面に露出した導電体層４４を除去する際、内壁に露出した導電体層４４へのエッチングガスの入射を抑制することができ、ひいては、内壁の導電体層４４を保護することができる。
そして、図２９及び図３０に示すように、絶縁体層４５が除去された後、犠牲材５７及び絶縁体層５８上、及びＳＧＤホールＳＨ内に積層膜４３Ａ及び半導体層４２Ａが順に形成される。ＳＧＤホールＳＨ内における積層膜４３Ａ及び半導体層４２Ａは、境界面Ｂ’近傍の上方と下方において、ＸＹ断面に沿う断面の径の大きさが変化する。具体的には、積層膜４３Ａ及び半導体層４２Ａは、境界面’近傍の上方の径が下方の径に対して大きい。
そして、図３１に示すように、異方性エッチングによってＳＧＤホールＳＨ底部の半導体層４２Ａ及び積層膜４３Ａが除去される。本工程で形成されるＳＧＤホールＳＨは、エッチングストップ層５６及び絶縁体層５５を貫通し、ＳＧＤホールＳＨの底部は、例えば下部ピラーＬＰの半導体部３３内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
そして、図３２及び図３３に示すように、犠牲材５７及び絶縁体層５８上、並びにＳＧＤホールＳＨ内に半導体層４１Ａ及びコア部材４０Ａが順に形成される。ＳＧＤホールＳＨ内における半導体層４１Ａ及びコア部材４０Ａは、半導体層４２Ａ及び積層膜４３Ａと同様、境界面Ｂ’近傍の上方の径が下方の径に対して大きくなる。その後、ＳＧＤホールＳＨ上部に形成されたコア部材４０Ａの一部が除去され、その空間に半導体部４６Ａが埋め込まれる。犠牲材５７及び絶縁体層５８よりも上層に残存する積層膜４３Ａ、半導体層４２Ａ、半導体層４１Ａ、コア部材４０Ａ、及び半導体部４６Ａは、例えばＣＭＰによって除去される。これにより、ＳＧＤホールＳＨ内に上部ピラーＵＰが形成される。
以降の工程は、第１実施形態において説明した図２２〜図２６における工程と同等であるため、説明を省略する。
２．３ 本実施形態に係る効果
第２実施形態では、第１実施形態と同等の製造工程によって、ＳＧＤホールＳＨ底面上の導電体層４４の除去に際して、ＳＧＤホールＳＨの内壁のうち、円筒状に形成された導電体層４４の上面上に、導電体層４４より厚い円筒状の絶縁体層４５が形成される。このため、第１実施形態と同様に、ホール内壁上の膜を保護しつつ、底面上の膜を除去することができる。
なお、第２実施形態では、ＳＧＤホールＳＨ底面上の導電体層４４が除去された後、絶縁体層４５が除去される。これにより、ＳＧＤホールＳＨ内に形成される積層膜４３Ａ、半導体層４２Ａ及び４１Ａ、並びにコア部材４０Ａは、境界面Ｂ’において、上部ピラーＵＰの中心から離れる方向に屈曲するように形成される。このため、積層膜４３Ａのうち、半導体層４２Ａ及び４１Ａと導電体層４４との間の部分の径は、半導体層４２Ａ及び４１Ａと絶縁体層６１との間の部分の径に対して小さくなる。これに伴い、上部ピラーＵＰの上端における半導体部４６Ａの径は、絶縁体層４５を除去しない場合よりも、大きくなる。したがって、上部ピラーＵＰ上端における半導体部４６Ａの面積を大きくすることができ、ひいては、上部ピラーＵＰに接続されるコンタクトＣＰに対する位置ずれのマージンを確保することができる。
３． 変形例等
なお、上述の第１実施形態及び第２実施形態は、種々の変形が可能である。
３．１ 第１変形例
例えば、上述の第１実施形態及び第２実施形態では、上部ピラーＵＰの形成に際して、ＳＧＤホールＳＨ側壁の導電体層４４を保護しつつ底部の導電体層４４を除去する方法について説明したが、同等の方法を下部ピラーＬＰの形成に適用してもよい。
図３４〜図３８のそれぞれは、第１変形例に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示している。
まず、第１実施形態において説明した図８及び図９における各種工程が実行される。これにより、下部ピラーＬＰの形成に際し、メモリホールＭＨが形成される。
そして、図３４に示すように、メモリホールＭＨの底部からの所望の高さＬ１’まで、積層構造が形成される。高さＬ１’は、メモリホールＭＨの底部から開口部までの高さＬ２’より短い（Ｌ１’＜Ｌ２’）。より具体的には、絶縁体層５４上に積層膜３２Ｂ及び犠牲材７１がこの順に積層され、例えばエッチバック処理によって、メモリホールＭＨ内の所定の深さ（Ｌ１’−Ｌ２’）まで、犠牲材７１が除去される。その後、更なるエッチバック処理によって、メモリホールＭＨ内に残存する犠牲材７１の高さＬ１’まで、積層膜３２Ｂが除去される。積層膜３２Ｂ及び犠牲材７１の上面は、境界面Ｂ”に相当する。
そして、図３５に示すように、メモリホールＭＨの残りの内壁に、絶縁体層７２が形成される。ここで、絶縁体層７２は、積層膜３２Ｂよりも厚くなるように形成される。これにより、境界面Ｂ”付近におけるメモリホールＭＨにおける絶縁体層７２の内径は、積層膜３２Ｂの内径よりも小さくなる。
そして、図３６に示すように、エッチバック処理によって犠牲材７１が除去された後、異方性エッチングによってメモリホールＭＨ底部の積層膜３２Ｂが除去される。これにより、各メモリホールＭＨの底部において、導電体層２１の上面が露出する。本工程における異方性エッチングは、例えばＲＩＥである。ＲＩＥは、Ｚ方向のエッチング異方性を有するが、ＸＹ方向についても若干のエッチング成分を有し得る。しかしながら、エッチングガスが入射するメモリホールＭＨ内の開口部の径が、メモリホールＭＨ内部のうち境界面Ｂ”より下方の径よりも狭いため、メモリホールＭＨ側壁に形成されている積層膜３２Ｂに対するエッチング成分が抑制される。これにより、メモリホールＭＨ底部の積層膜３２Ｂをより選択的にエッチングすることができる。
その後、図３７及び図３８に示すように、絶縁体層７２が除去された後、絶縁体層５４上、及びメモリホールＭＨ内に半導体層３１Ｂ及びコア部材３０Ｂが順に形成される。メモリホールＭＨ内における半導体層３１Ｂは、境界面Ｂ”近傍の上方の径が下方の径に対して大きくなる。その後、メモリホールＭＨ上部に形成されたコア部材３０Ｂの一部が除去され、その空間に半導体部３３Ｂが埋め込まれる。絶縁体層５４よりも上層に残存する半導体層３１Ｂ、コア部材３０Ｂ、及び半導体部３３Ｂは、例えばＣＭＰによって除去される。これにより、メモリホールＭＨ内に下部ピラーＬＰが形成される。
第１変形例では、メモリホールＭＨ底面上の積層膜３２Ｂの除去に際して、メモリホールＭＨの内壁のうち、円筒状に形成された積層膜３２Ｂの上面上に、積層膜３２Ｂより厚い円筒状の絶縁体層７２が形成される。このため、第１実施形態及び第２実施形態と同様に、ホール内壁上の膜を保護しつつ、底面上の膜を除去することができる。
３．２ その他
また、上述の第１実施形態及び第２実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記各実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
上記各実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面に形成された積層膜３２の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触する構造が形成される。
本明細書において“膜厚”は、例えばメモリホールＭＨやＳＧＤホールＳＨ内に形成された構成要素の内径及び外径間の差のことを示している。或る層の“内径”及び“外径”とはそれぞれ、ＸＹ平面での断面における当該層の内側及び外側の径の平均を意味する。なお、“径”は、“内径”及び“外径”のいずれの意味でも使用され得る。
本明細書において“対向する部分”とは、半導体基板２０の表面に平行な方向において近接している２つの構成要素の部分に対応している。例えば、導電体層２３と対向する半導体層３１の部分は、当該導電体層２３が形成された層に含まれた半導体層３１の部分に対応している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、３０，３０Ｂ，４０，４０Ａ…コア部材、３１，３１Ｂ，４１，４１Ａ，４２，４２Ａ，４４…半導体層、３２，３２Ｂ，４３，４３Ａ…積層膜、３３，３３Ｂ，４６，４６Ａ…半導体部、３４，６７…トンネル絶縁膜、３５，６８…絶縁膜、３６，６９…ブロック絶縁膜、４５，５０，５１，５４，５５，５８，６０，６１，７２…絶縁体層、５２，５３，５７，５９，７１…犠牲材、５６…エッチングストップ層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線

Claims (15)

  1. 第１方向に積層された複数の第１導電体層を含む積層体と、
    前記積層体内を前記第１方向に延びる第１半導体層と、
    前記複数の第１導電体層と前記第１半導体層との間に配置される第１電荷蓄積層と、
    前記積層体の上方に配置される第２導電体層と、
    前記第２導電体層内を前記第１方向に延び、前記第１半導体層に電気的に接続される第２半導体層と、
    前記第２半導体層と前記第２導電体層との間に配置され、前記第２導電体層と電気的に接続された第３導電体層と、
    前記第３導電体層の上方に配置される第１絶縁体層と、
    前記第２半導体層と前記第３導電体層との間に配置される第１部分と、前記第２半導体層と前記第１絶縁体層との間に配置される第２部分と、を含み、少なくとも前記第１部分から前記第２部分まで連続膜である第２絶縁体層と、
    を備え、
    前記第２絶縁体層の径が、前記第１部分に比べて前記第２部分において大きい、
    半導体記憶装置。
  2. 前記第２半導体層は、前記第２絶縁体層の前記第１部分に沿う第１部分と、前記第２絶縁体層の前記第２部分に沿う第２部分と、を含み、前記第２半導体層の前記第１部分から前記第２半導体層の前記第２部分まで連続膜であり、
    前記第２半導体層の径が、前記第１部分に比べて前記第２部分において大きい、
    請求項１記載の半導体記憶装置。
  3. 前記第２導電体層を２つの部分に分離し、前記第３導電体層に接する第３絶縁体層を更に備えた、
    請求項１記載の半導体記憶装置。
  4. 第１方向に積層された複数の第１導電体層を含む積層体と、
    前記積層体内を前記第１方向に延びる第１半導体層と、
    前記複数の第１導電体層と前記第１半導体層との間に配置される第１電荷蓄積層と、
    前記積層体の上方に配置される第２導電体層と、
    前記第２導電体層内を前記第１方向に延び、前記第１半導体層に電気的に接続される第２半導体層と、
    前記第２半導体層と前記第２導電体層との間に配置され、前記第２導電体層と電気的に接続された第３導電体層と、
    前記第２導電体層の上方に配置される第１絶縁体層と、
    前記第２半導体層と前記第３導電体層との間に配置される第１部分と、前記第２半導体層と前記第１絶縁体層との間に配置される第２部分と、を含み、前記第１部分から前記第２部分まで連続膜であり、前記第３導電体層の上面に接する第２絶縁体層と、
    を備えた、半導体記憶装置。
  5. 前記第２絶縁体層の径が、前記第１部分に比べて前記第２部分において小さい、
    請求項４記載の半導体記憶装置。
  6. 前記第２半導体層は、前記第２絶縁体層の前記第１部分に沿う第１部分と、前記第２絶縁体層の前記第２部分に沿う第２部分と、を含み、前記第２半導体層の前記第１部分から前記第２半導体層の前記第２部分まで連続膜であり、
    前記第２半導体層の径が、前記第１部分に比べて前記第２部分において小さい、
    請求項４記載の半導体記憶装置。
  7. 前記第２導電体層を２つの部分に分離し、前記第３導電体層及び前記第２絶縁体層に接する第３絶縁体層を更に備えた、
    請求項４記載の半導体記憶装置。
  8. 前記第２絶縁体層は、第２電荷蓄積層を含む、
    請求項１又は請求項４記載の半導体記憶装置。
  9. 前記複数の第１導電体層及び前記第２導電体層を２つの部分に分離する第４絶縁体層を更に備えた、
    請求項１又は請求項４記載の半導体記憶装置。
  10. 第１方向に積層された複数の第１犠牲材を含む積層体を形成することと、
    前記積層体内を前記第１方向に延びる第１半導体層と、前記複数の第１犠牲材と前記第１半導体層との間に配置される第１電荷蓄積層と、を含むピラーを形成することと、
    前記積層体の上方に第２犠牲材を形成し、前記第２犠牲材を前記第１方向に通過するホールを形成することと、
    前記ホール内に第１導電体層及び第３犠牲材を順に形成した後、前記第３犠牲材及び前記第１導電体層のうち前記ホールの上端から所定の深さまでの部分を除去することと、
    前記ホールの側壁に第１絶縁体層を前記第１導電体層よりも厚く形成した後、前記ホール内に形成された前記第３犠牲材を除去することと、
    前記第３犠牲材を除去した後、前記第１導電体層のうち前記ホールの下端に形成した部分を除去することと、
    を備えた、半導体記憶装置の製造方法。
  11. 前記第１導電体層の前記部分を除去した後、前記ホール内に第２絶縁体層を形成することと、
    前記第２絶縁体層のうち前記ホールの下端に形成した部分を除去して前記第１半導体層を露出させることと、
    前記第１半導体層が露出した前記ホール内に第２半導体層を形成することと、
    を更に備えた、
    請求項１０記載の製造方法。
  12. 前記第２半導体層を形成した後に、前記第２犠牲材を除去し、前記第２犠牲材を除去した領域の一部に第２導電体を形成することを更に備えた、
    請求項１１記載の製造方法。
  13. 前記ホールを形成する前に、前記第２犠牲材を分断するスリットを形成し、前記スリット内に第３絶縁体層を形成することを更に備え、
    前記ホールを形成することは、前記ホールの側壁に前記第３絶縁体層が露出することを含む、
    請求項１０記載の製造方法。
  14. 前記第１導電体層の前記部分を除去した後、かつ前記第２絶縁体層を形成する前に、前記第１絶縁体層を除去することを更に備えた、
    請求項１１記載の製造方法。
  15. 前記第２絶縁体層を形成することは、前記第１導電体層の上面を前記第２絶縁体層で覆うことを含む、
    請求項１４記載の製造方法。
JP2019029692A 2019-02-21 2019-02-21 半導体記憶装置及び半導体記憶装置の製造方法 Pending JP2020136535A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019029692A JP2020136535A (ja) 2019-02-21 2019-02-21 半導体記憶装置及び半導体記憶装置の製造方法
TW108124872A TWI715105B (zh) 2019-02-21 2019-07-15 半導體記憶裝置及其製造方法
CN201910688501.6A CN111599821B (zh) 2019-02-21 2019-07-26 半导体存储装置及其制造方法
US16/530,741 US10937803B2 (en) 2019-02-21 2019-08-02 Semiconductor storage device and method of manufacturing semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019029692A JP2020136535A (ja) 2019-02-21 2019-02-21 半導体記憶装置及び半導体記憶装置の製造方法

Publications (1)

Publication Number Publication Date
JP2020136535A true JP2020136535A (ja) 2020-08-31

Family

ID=72140339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019029692A Pending JP2020136535A (ja) 2019-02-21 2019-02-21 半導体記憶装置及び半導体記憶装置の製造方法

Country Status (4)

Country Link
US (1) US10937803B2 (ja)
JP (1) JP2020136535A (ja)
CN (1) CN111599821B (ja)
TW (1) TWI715105B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200137806A (ko) * 2019-05-31 2020-12-09 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
JP2020205387A (ja) * 2019-06-19 2020-12-24 キオクシア株式会社 半導体記憶装置及びその製造方法
US11387245B2 (en) * 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
KR20220151341A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4468433B2 (ja) * 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP4691124B2 (ja) * 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2013105979A (ja) 2011-11-16 2013-05-30 Toshiba Corp 半導体装置及びその製造方法
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US20170069657A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
TWI653745B (zh) * 2016-09-13 2019-03-11 日商東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
KR102273416B1 (ko) 2017-03-08 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
US10043808B1 (en) * 2017-03-16 2018-08-07 Toshiba Memory Corporation Semiconductor memory
JP2018160612A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2018163963A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US10403639B2 (en) * 2017-07-18 2019-09-03 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same

Also Published As

Publication number Publication date
TWI715105B (zh) 2021-01-01
TW202032763A (zh) 2020-09-01
US20200273876A1 (en) 2020-08-27
CN111599821B (zh) 2023-12-05
US10937803B2 (en) 2021-03-02
CN111599821A (zh) 2020-08-28

Similar Documents

Publication Publication Date Title
US11282782B2 (en) Semiconductor memory device
TWI707458B (zh) 半導體記憶體裝置
TWI718588B (zh) 半導體記憶裝置及其製造方法
TWI695491B (zh) 半導體記憶體及半導體記憶體之製造方法
TWI755748B (zh) 半導體記憶裝置
JP2020107673A (ja) 半導体記憶装置
TWI715105B (zh) 半導體記憶裝置及其製造方法
US11289505B2 (en) Semiconductor memory device
TWI793430B (zh) 半導體記憶裝置
TW202123436A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI778483B (zh) 半導體記憶裝置
JP2021048189A (ja) 半導体記憶装置
TWI714211B (zh) 半導體記憶裝置
TWI764086B (zh) 半導體記憶裝置
JP2020126888A (ja) 半導体記憶装置
CN112310093A (zh) 半导体存储装置及半导体存储装置的制造方法