TWI389305B - 非揮發性半導體儲存元件及其製造方法 - Google Patents
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Description
本發明係關於電可重寫半導體儲存裝置，且其中特定言之係關於一種非揮發性半導體儲存裝置及其製造方法。
本申請案係基於並主張2007年10月29日申請之先前日本專利申請案第2007-280091號之優先權利，其全部內容係以引用的方式併入本文中。
傳統上，LSI係藉由在矽基板上於一二維平面中整合裝置來形成。儘管用於每一裝置的尺寸必須降低(精細化)以增加記憶體儲存容量，但是從成本及科技的觀點看，近年在此精細化中正面臨著挑戰。此精化需要光微影技術的進一步改良。然而，在目前可用的ArF浸沒式光微影技術中，例如，解析度限制已到達40nm設計規則周圍，故已引入EUV曝光裝置以獲得進一步精細化。然而，該等EUV曝光裝置係昂貴的且鑑於成本係不可行的。此外，若達成此精細化，則吾人認為將會達到實體改良限制，諸如在裝置間的崩潰電壓，除非(例如)可比例縮放驅動電壓。據此，很可能在裝置操作自身中會遇到困難。
因此，最近已提出大量半導體儲存裝置，其中記憶體單元係以一三維方式配置以實現改良記憶體裝置之整合度(參見專利文件1：日本專利特許公開案第2003-078044號；專利文件2：美國專利第5599724號；及專利文件3：美國專利第5707885號)。
其中以一三維方式配置記憶體單元的該等傳統半導體儲存裝置之一者使用具有一SGT(圓柱體型)結構的電晶體(參見專利文件1至3)。使用具有一SGT(圓柱體型)結構之電晶體的該等半導體儲存裝置具備對應於閘極電極的多個多晶矽層與柱子似的柱狀半導體。該等柱狀半導體之每一者用作該等電晶體之每一者的一通道(主體)部分。複數個電荷累積層係經由用於累積電荷之穿隧絕緣層來提供於該等柱狀半導體周圍。此外，阻隔絕緣層係形成於該等電荷累積層周圍。包括多晶矽、柱狀半導體、穿隧絕緣層、電荷累積層以及阻隔絕緣層的此類組態係稱為「記憶體串」。
在以上傳統技術中，先形成柱狀半導體，在其周圍依序形成穿隧絕緣層、電荷累積層、阻隔絕緣層以及閘極電極。然而，此類形成方式需要大量製造步驟並因而變得麻煩。
本發明之一態樣提供一種非揮發性半導體儲存裝置，其包含複數個記憶體串，該等記憶體串具有串列連接的複數個可重寫記憶體單元，其中該等記憶體串之每一者包含：一第一柱狀半導體層，其在一垂直於一基板的方向上延伸；一電荷累積層，其經由一第一空氣間隙而形成於該第一柱狀半導體層上並累積電荷；一阻隔絕緣層，其接觸該電荷累積層；及複數個第一導電層，其接觸該阻隔絕緣層。
此外，本發明之另一態樣提供一種非揮發性半導體儲存裝置，其包含複數個記憶體串，該等記憶體串具有串列連接的複數個可重寫記憶體單元，其中該等記憶體串之每一者包含：一柱狀半導體層，其在垂直於一基板的一方向上延伸；一穿隧絕緣層，其接觸該第一柱狀半導體層；一電荷累積層，其接觸該穿隧絕緣層並累積電荷；一阻隔絕緣層，其接觸該電荷累積層；及複數個第一導電層，其接觸該阻隔絕緣層，且其中該穿隧絕緣層具有一第一空氣間隙或一接縫。
此外，本發明之另一態樣提供一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，其具有串列連接的複數個電可重寫記憶體單元；及一選擇閘極電晶體，其控制是否傳導電流至該等記憶體串，其中該選擇閘極電晶體包含：一第二柱狀半導體層，其在一垂直於一基板的方向上延伸；及一第二導電層，其經由一第二空氣間隙而形成於該第二柱狀半導體層上。
此外，本發明之另一態樣提供一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，其具有串列連接的複數個電可重寫記憶體單元；及一選擇閘極電晶體，其控制是否傳導電流至該等記憶體串，其中該選擇閘極電晶體包含：一第二柱狀半導體層，其在垂直於一基板的一方向上延伸；一閘極絕緣層，其接觸該第二柱狀半導體層；及一第二導電層，其接觸該閘極絕緣層，且其中該閘極絕緣層具有一第二空氣間隙或一接縫。
此外，本發明之又另一態樣提供一種製造一非揮發性半導體儲存裝置之方法，該揮發性半導體儲存裝置具有複數個記憶體串，該等記憶體串具有串列連接的複數個電可重寫記憶體單元，該方法包含：交替層疊層間絕緣層與第一導電層；形成一第一孔以穿透該等層間絕緣層與該等第一導電層；在該第一孔之側表面上依序形成一第一絕緣層、一電荷累積層、一第一犧牲層及一第一柱狀半導體層並移除該第一犧牲層以在該第一柱狀半導體層與該電荷累積層之間形成一第一空氣間隙。
以下將參考該等附圖來說明依據本發明之一非揮發性半導體儲存裝置的具體實施例。
[第一具體實施例]
(第一具體實施例中非揮發性半導體儲存裝置100之組態)
圖1示意性地解說依據本發明之一第一具體實施例的一非揮發性半導體儲存裝置100。如圖1中所解說，依據該第一具體實施例之非揮發性半導體儲存裝置100主要包含：一記憶體電晶體區域12；一字線驅動電路13；一源極側選擇閘極線(SGS)驅動電路14；一汲極側選擇閘極線(SGD)驅動電路15；及一感測放大器16。記憶體電晶體區域12具有用於儲存資料的記憶體電晶體。字線驅動電路13控制施加至字線WL的電壓。源極側選擇閘極線(SGS)驅動電路14控制施加至源極側選擇閘極線SGS的電壓。汲極側選擇閘極線(SGD)驅動電路15控制施加至汲極側選擇閘極線SGD的電壓。感測放大器16放大讀取自一記憶體電晶體的一電位。除此以外，依據該第一具體實施例的非揮發性半導體儲存裝置100還包含一位元線驅動電路，其用於控制施加至位元線BL之電壓；及一源極線驅動電路，其用於控制施加至源極線SL(未圖示)之電壓。
此外，如圖1中所解說，在依據該第一具體實施例的非揮發性半導體儲存裝置100中，組態記憶體電晶體區域12的該等記憶體電晶體係藉由層疊複數個半導體層來形成。此外，如圖1中所解說，每一層之一字線WL以一二維方式在某一區域中擴展。每一層的字線WL分別具有相同層的一平面結構，從而提供一平面板狀結構。
圖2係一示意性組態圖，其解說在依據該第一具體實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12之一部分。依據該第一具體實施例，記憶體電晶體區域12具有m×n(m、n=自然數)個記憶體串MS，其包括記憶體電晶體MTr1mn至MTr4mn以及一源極側選擇電晶體SSTrmn與汲極側選擇電晶體SDTrmn。在圖2中，假定m=3，n=4。
在該等記憶體串MS之每一者中，連接至該等記憶體電晶體MTr1mn至MTr4mn之每一者之閘極的字線WL1至WL4之每一者係由相同導電膜形成並在內共同使用。即，在該等記憶體串MS之每一者中，記憶體電晶體MTr1mn之所有閘極係連接至字線WL1。此外，在該等記憶體串MS之每一者中，記憶體電晶體MTr2mn之所有閘極係連接至字線WL2。此外，在該等記憶體串MS之每一者中，記憶體電晶體MTr3mn之所有閘極係連接至字線WL3。此外，在該等記憶體串MS之每一者中，記憶體電晶體MTr4mn之所有閘極係連接至字線WL4。如圖1及2中所解說，在依據該第一具體實施例的非揮發性半導體儲存裝置100中，該等字線WL1至WL4之每一者以一二維方式擴展並具有一平面板狀結構。此外，該等字線WL1至WL4係實質上垂直於個別記憶體串MS而配置。
該等記憶體串MS之每一者具有柱狀半導體CLmn(在圖2情況下，m=1至3，n=1至4)，其係提供於一N+區域上，該區域係形成於一半導體基板Ba之一P井區域Ba1上。該等柱狀半導體CLmn之每一者係形成於垂直於半導體基板Ba的一方向上並以一矩陣形式配置於半導體基板Ba及字線WL1至WL4之該等表面上。即，該等記憶體串MS之每一者還以一矩陣形式配置於垂直於對應柱狀半導體CLmn的一平面內。除外，該等柱狀半導體CLmn可能係柱狀或稜柱狀的。此外，該等柱狀半導體CLmn包括階梯狀柱狀半導體。
另外，如圖2中所解說，在該等記憶體串MS之上部部分上提供具有矩形板形狀的汲極側選擇閘極線SGD(在圖2情況下，SGD1至SGD4)，其經由絕緣膜(未圖示)接觸柱狀半導體CLmn以組態個別汲極側選擇電晶體SDTrmn。該等汲極側選擇閘極線SGD係彼此絕緣且隔離且不同於該等字線WL1至WL4，以一條狀形式並列地形成於半導體基板Ba上。此外，在汲極側選擇閘極線SGD之寬度方向上於中心處提供柱狀半導體CLmn，其每一者係形成用以穿透該中心。
另外，如圖2中所解說，在該等記憶體串MS之下部部分上提供一源極側選擇閘極線SGS，其經由絕緣膜(未圖示)接觸該等柱狀半導體CLmn以組態個別源極側選擇電晶體SSTrmn。源極側選擇閘極線SGS具有一平面板狀結構，其如同該等字線WL1至WL4以一二維方式擴展。
現在參考圖2及3，以下將說明該第一具體實施例之該等記憶體串MS的電路組態及操作。圖3係解說依據該第一具體實施例之該等記憶體串MS之一者的一電路圖。
如圖2及3中所解說，在該第一具體實施例中，該等記憶體串MS之每一者具有四個記憶體電晶體MTr1mn至MTr4mn以及一源極側選擇電晶體SSTrmn與汲極側選擇電晶體SDTrmn。該四個記憶體電晶體MTr1mn至MTr4mn以及源極側選擇電晶體SSTrmn與汲極側選擇電晶體SDTrmn係彼此串列連接(參見圖3)。依據該第一具體實施例，在該等記憶體串MS之每一者中，一柱狀半導體CLmn係形成於一N+區域上，該區域係形成於半導體基板Ba上的一P型區域(P井區域)Ba1中。
此外，一源極線SL(形成於半導體基板Ba上的P井區域Ba1中的一N+區域)係連接至每一源極側選擇電晶體SSTrmn之源極。另外，位元線BL係連接至該等汲極側選擇電晶體SDTrmn之該等汲極。
該等記憶體電晶體MTrmn之每一者具有一柱狀半導體CLmn、形成以環繞柱狀半導體CLmn的一電荷累積層、及形成以環繞該電荷累積層的一字線WL。由一個別絕緣膜環繞並接觸一個別電荷累積層的每一字線WL之一末端用作每一記憶體電晶體MTrmn的一控制閘極電極CG。該等記憶體電晶體MTrmn之該等源極與汲極係形成於該等柱狀半導體CLmn處。
在具有上述組態的非揮發性半導體儲存裝置100中，該等位元線BL1至BL3、該等汲極側選擇閘極線SGD、該等字線WL1至WL4、源極側選擇閘極線SGS以及該等源極線SL之個別電壓係由位元線驅動電路(未圖示)、汲極側選擇閘極線驅動電路15、字線驅動電路13、源極側選擇閘極線驅動電路14以及一源極線驅動電路(未圖示)來控制。即，資料係藉由控制在一預定記憶體電晶體MTrmn中的電荷累積層之電荷來加以讀取、寫入及抹除。
(第一具體實施例中記憶體串MS之特定組態)
現在參考圖4，以下將說明該等記憶體串MS之一者之一另一特定組態。圖4係解說依據該第一具體實施例之該等記憶體串MS之一者的一斷面結構之一圖式。如圖4中所解說，從下層至上層，該等記憶體串MS之每一者具有一源極側選擇電晶體層20、一記憶體電晶體層30及一汲極側選擇電晶體層40。源極側選擇電晶體層20用作一源極側選擇電晶體SSTrmn。記憶體電晶體層30用作一記憶體電晶體MTrmn。汲極側電晶體層40用作一汲極側選擇電晶體SDTrmn。
源極側選擇電晶體層20具有形成於半導體基板Ba上的一源極側第一絕緣層21、形成於源極側第一絕緣層21之頂部表面上的一源極側導電層(第二導電層)22及形成於源極側導電層22之頂部表面上的一源極側第二絕緣層23。源極側第一絕緣層21與源極側第二絕緣層23係由(例如)氧化矽所組成。此外，源極側導電層22係由(例如)多晶矽所組成。應注意，源極側導電層22之一末端用作源極側選擇電晶體SSTrmn之一控制閘極。
此外，源極側選擇電晶體層20具有一源極側孔24，其係形成以穿透源極側第一絕緣層21、源極側導電層22及源極側第二絕緣層23。源極側孔24具有一源極側柱狀半導體層(第二柱狀半導體層)26，其係經由一源極側閘極絕緣層25來提供於其內。源極側閘極絕緣層25係由HTO所形成。源極側柱狀半導體層26係由非晶矽所形成。應注意，HTO係基於高溫沈積的一氧化物膜TEOS。
記憶體電晶體層30分別具有提供於源極側第二絕緣層23之上在字線31a至31e之間的第一至第五絕緣層，以及於字線31a至31e之間與該等第一至第五絕緣層層疊提供的第一至第四字線導電層(第一導電層)32a至32d。例如，在字線31a至31e之間的該等第一至第五絕緣層係由(例如)氧化矽所組成。此外，該等第一至第四字線導電層32a至32d係由(例如)多晶矽所組成。該等第一至第四字線導電層32a至32d用作上述字線WL1至WL4。
此外，記憶體電晶體層30具有經形成用以穿透字線31a至31e之間的該等第一至第五絕緣層與第一至第四字線導電層32a至32d的一記憶體孔33，以及形成於記憶體孔33內的一記憶體柱狀半導體層(第一柱狀半導體層)34。記憶體柱狀半導體層34係由非晶矽所形成。
記憶體電晶體層30進一步具有一電荷累積層36，其係經由一空氣間隙35而形成於記憶體柱狀半導體層34上並累積電荷；及一阻隔絕緣層37，其接觸電荷累積層36。阻隔絕緣層37接觸該等第一至第四字線導電層32a至32d。電荷累積層36係由氮化矽(SiN)所形成。阻隔絕緣層37係由HTO所形成。阻隔絕緣層37可由ALD-SiO2
或LPCVD來形成。此外，一密封及絕緣層38係形成於記憶體電晶體層30之上部部分上以及記憶體柱狀半導體層34與電荷累積層36之間，從而密封空氣間隙35所形成之空間之頂部。密封及絕緣層38係由氧化矽所形成。密封及絕緣層38係以一使其頂部表面係設定在與記憶體柱狀半導體層34之部分實質上相同的部分處之方式形成。
汲極側選擇電晶體層40具有一汲極側第一絕緣層41，其係形成於字線31e之間的第五絕緣層上；一汲極側導電層(第二導電層)42，其係形成於汲極側第一絕緣層41之頂部表面上；一汲極側第二絕緣層43，其係形成於汲極側導電層42之頂部表面上；及一隔離及絕緣層44，其係形成於汲極側第二絕緣層43之頂部表面上。汲極側第一絕緣層41與汲極側第二絕緣層43係由氧化矽所組成。汲極側導電層42係由多晶矽所形成。隔離及絕緣層44係由氮化矽所形成。應注意，汲極側導電層42之一末端用作該等汲極側選擇電晶體SDTrmn之一控制閘極。
此外，汲極側選擇電晶體層40具有一汲極側孔45，其係形成以穿透汲極側第一絕緣層41、汲極側導電層42、汲極側第二絕緣層43及隔離及絕緣層44。汲極側孔45具有一汲極側柱狀半導體層(第二柱狀半導體層)47，其係經由一汲極側閘極絕緣層46來提供於其內。汲極側閘極絕緣層46係由HTO所形成。汲極側柱狀半導體層47係由非晶矽所形成。
(第一具體實施例中記憶體串MS之製程)
現在參考圖5至10，以下將說明依據該第一具體實施例的該等記憶體串MS之一者的一製程。應注意，從圖5至10中省略字線31a至31e之間的該等第一至第五絕緣層之一些者以及該等第一至第四字線導電層32a至32d之一些者。
首先，在基板Ba上形成一源極選擇電晶體層20。其次，在源極側選擇電晶體層20之上交替層疊非晶矽及氧化矽以形成在字線(層間絕緣層)31a至31e之間的第一至第五絕緣層與第一至第四字線導電層(第一導電層)32a至32d。第三，形成一記憶體孔(第一孔)33以穿透在字線31a至31e之間的該等第一至第五絕緣層與該等第一至第四字線導電層32a至32d。其後，將HTO、氮化矽及矽鍺(SiGe)依序層疊於記憶體孔33內以形成一阻隔絕緣層(第一絕緣層)37、一電荷累積層36及一犧牲層(第一犧牲層)39。此程序之所得狀態係描述於圖5中。例如，在沈積具有一7nm厚度之一HTO膜之後，執行致密退火(例如N2，在攝氏度800下持續10分鐘)以形成具有一5nm厚度的一氮化矽層並接著沈積具有一2nm厚度的一矽鍺薄膜。
接著，藉由反應性離子蝕刻(RIE)來移除位於記憶體孔33之底部表面之上部部分以及在字線31e之間該第五絕緣層之頂部表面處的阻隔絕緣層37、電荷累積層36及犧牲層39之該等部分，然後該程序前進至如圖6中所解說的一狀態。另外，執行氫氟酸處理以移除形成於在記憶體孔33之底部表面上曝露的源極側柱狀半導體層26之頂部表面上的任何自然氧化物膜。
接著，如圖7中所解說，以一使其與記憶體孔33內的犧牲層39之側表面接觸之方式沈積非晶矽，從而形成一記憶體柱狀半導體層34。
接著，如圖8中所解說，藉由選擇性蝕刻來移除犧牲層39。應注意，由於犧牲層39係由矽鍺製成，係在(例如)一ClF3
蒸汽大氣中執行選擇性蝕刻。透過此程序，藉由選擇性蝕刻移除犧牲層39提供形成於記憶體柱狀半導體層34與阻隔絕緣層37之間的一中空圓柱形空氣間隙(溝渠)35。
接著，如圖9中所解說，藉由一具有較差嵌入性質(覆蓋範圍)之程序(例如電漿CVD)來形成一氧化矽膜。透過此具有較差嵌入性質(覆蓋範圍)之程序，在空氣間隙35之上部孔徑內形成一密封及絕緣層38而不使用該氧化矽膜來填滿整個空氣間隙35。應注意，在所形成氧化矽膜內不包括密封及絕緣層38的該等部分變成汲極側第一絕緣層41。
接著，如圖10中所解說，將多晶矽、氧化矽及氮化矽依序層疊於汲極側第一絕緣層41上以形成一汲極側導電層42、一汲極側第二絕緣層43及一隔離及絕緣層44。
接著，形成一汲極側孔(第二孔)45以在與記憶體柱狀半導體層34之上部部分對齊的一位置處穿透隔離及絕緣層44、汲極側第二絕緣層43、汲極側導電層42及汲極側第一絕緣層41。其後，在汲極側孔45之側壁上依序形成一汲極側閘極絕緣層46與一汲極側柱狀半導體層47，從而製造如圖4中所解說的非揮發性半導體儲存裝置100。
(第一具體實施例中非揮發性半導體儲存裝置100之優點)
以下將說明依據該第一具體實施例的非揮發性半導體儲存裝置100之優點。如從以上層疊結構中可看出，依據該第一具體實施例之非揮發性半導體儲存裝置100可實現較高整合度。此外，如非揮發性半導體儲存裝置100之以上製程中所說明，對應於一個別記憶體電晶體MTrmn、源極側選擇電晶體SSTrmn及汲極側選擇電晶體SDTrmn的每一層可在一預定數目的微影步驟中製造而與層疊層數目無關。即，非揮發性半導體儲存裝置100可以一較低成本製造。
現在考量使用不同於本發明之該第一具體實施例的一製造方法來形成記憶體串。例如，假定此不同製造方法包括下列步驟：在一孔之表面上依序沈積一阻隔絕緣層、一電荷累積層及一穿隧絕緣層，移除位於該孔之底部表面上的該穿隧絕緣層、該電荷累積層以及該阻隔絕緣層之該等部分，移除在該孔之底部表面上曝露的在半導體表面上的任何自然氧化物膜，在該孔內沈積多晶矽，並形成一柱狀半導體。
然而，在該不同製造方法中，形成於該孔之側壁上的穿隧絕緣層等也由於用以移除該半導體表面上任何自然氧化物膜的氫氟酸處理而被移除。此外，若該穿隧絕緣層係由除氧化物膜外的其他材料所組成以排除氫氟酸處理具有的該些問題，則該不同製造方法可能會引起在其他材料中的電荷截獲。即，出現引起可靠性降低的問題。
相反，依據本發明之該第一具體實施例的非揮發性半導體儲存裝置100具有電荷累積層36，其係經由空氣間隙35而形成於記憶體柱狀半導體層34上。空氣間隙35具有一預定介電常數以及(可以說)與一穿隧絕緣層相同的功能性。
據此，在本發明之該第一具體實施例中，在電荷累積層36受犧牲層39保護的情況下執行氫氟酸處理。接著，在形成記憶體柱狀半導體層34之後，移除犧牲層39以形成空氣間隙35。此意味著非揮發性半導體儲存裝置100可由於下列原因而抑制該不同製造方法中所導致的其他材料中電荷截獲等引起的劣化可靠性問題：其可提供在記憶體柱狀半導體層34與源極側柱狀半導體層26之間的接觸，且可分別形成具有一預設、預定厚度的空氣間隙35(具有與一穿隧絕緣層相同的功能性)、電荷累積層36及阻隔絕緣層37，而不受氫氟酸處理影響。
此外，一用作一穿隧絕緣層之部分係由空氣間隙35所組成(非由一絕緣層所組成)。因此，不用擔心傳遞電荷所導致之SILC(應力引發洩漏電流)，故非揮發性半導體儲存裝置100可抑制劣化可靠性問題。
[第二具體實施例]
(第二具體實施例中記憶體串MS之特定組態)
現在參考圖11A及11B，以下將說明依據本發明之一第二具體實施例之一非揮發性半導體儲存裝置中的記憶體串MS之一者的一特定組態。圖11A解說依據該第二具體實施例之該等記憶體串MS之一者之一斷面圖；而圖11B係圖11A之一放大圖。如圖11A中所解說，依據該第二具體實施例的非揮發性半導體儲存裝置具有不同於該第一具體實施例的一記憶體電晶體層30A。應注意，相同參考數字代表與該第一具體實施例相同的組件且將在該第二具體實施例中省略其說明。
如圖11A中所解說，一穿隧絕緣層351係形成於在依據該第二具體實施例之該等記憶體串MS之一者之記憶體電晶體層30A內的空氣間隙35內。穿隧絕緣層351係由氧化矽所形成。如圖11B中所解說，穿隧絕緣層351係形成以覆蓋記憶體柱狀半導體層34之側壁與電荷累積層36之側壁及底部部分。穿隧絕緣層351具有一空氣間隙352。此外，穿隧絕緣層351可能形成以填滿空氣間隙352並在一形狀上使其具有從其上端朝其下端的一接縫。另外，不同於該第一具體實施例，密封及絕緣層38係不形成於穿隧絕緣層351上。
換言之，關於該第二具體實施例之組態，穿隧絕緣層351係接觸記憶體柱狀半導體層34而形成，而電荷累積層36係接觸該穿隧絕緣層351而形成。
(第二具體實施例中記憶體串MS之製程)
以下將說明依據該第二具體實施例之該等記憶體串MS之一者的一製程。類似操作在依據該第二具體實施例之該等記憶體串MS之一者之製程中發生，如在用於該第一具體實施例之圖5至8中所解說。繼圖8之程序後，藉由一具有一較佳嵌入性質(覆蓋範圍)的程序(例如低壓化學汽相沈積(LPCVD))來執行形成一氧化矽膜的一步驟。透過此程序，在空氣間隙35內形成一穿隧絕緣層(第二絕緣層)351。
接著，在形成穿隧絕緣層351之後，類似操作如圖9及10中所解說而發生，從而製造如圖11A中所解說的非揮發性半導體儲存裝置。
(第二具體實施例中非揮發性半導體儲存裝置之優點)
類似於該第一具體實施例，依據該第二具體實施例之非揮發性半導體儲存裝置可在一預定數目的微影步驟中製造而與層疊層之數目無關，並以一較低成本製造。
此外，類似於該第一具體實施例，在依據該第二具體實施例的非揮發性半導體儲存裝置中，先形成空氣間隙35並接著在空氣間隙35內形成穿隧絕緣層351。
據此，類似於該第一具體實施例，依據該第二具體實施例之非揮發性半導體儲存裝置可由於下列原因而抑制在該不同製造方法中所導致的其他材料中電荷截獲等引起的劣化可靠性問題：其可提供在記憶體柱狀半導體層34與源極側柱狀半導體層26之間的接觸，且可分別形成具有一預設、預定膜厚度的一穿隧絕緣層351、電荷累積層36及阻隔絕緣層37，而不受氫氟酸處理影響。
[第三具體實施例]
(第三具體實施例中記憶體串MS之特定組態)
現在參考圖12，以下將說明依據本發明之一第三具體實施例之一非揮發性半導體儲存裝置中的該等記憶體串MS之一者之一特定組態。如圖12中所解說，依據該第三具體實施例的該等記憶體串MS之一者具有不同於該等第一及第二具體實施例的一記憶體電晶體層30B與一汲極側選擇電晶體層40A。應注意，相同參考數字表示與該等第一及第二具體實施例相同的組件且將在該第三具體實施例中省略其說明。
在依據該第三具體實施例之記憶體電晶體層30B中，在記憶體電晶體層30B之上部部分上以及在記憶體柱狀半導體層34與電荷累積層36之間形成一密封及絕緣層38a，從而密封空氣間隙35所形成之空間之頂部。密封及絕緣層38a係以一使其頂部表面係定位於記憶體柱狀半導體層34之頂部表面下方之方式形成。另外，在密封及絕緣層38a上形成一密封半導體層38b。密封半導體層38b從汲極側柱狀半導體層47延伸。
在依據該第三具體實施例之汲極側選擇電晶體層40A中，汲極側閘極絕緣層46係不形成於汲極側孔45內。此意味著在汲極層孔45(汲極側導電層42)之側壁與汲極側柱狀半導體層47之間提供一空氣間隙45a。換言之，關於此組態，汲極側導電層42係經由空氣間隙45a而形成於汲極側柱狀半導體層47上。
此外，在依據該第三具體實施例之汲極側選擇電晶體層40A中，隔離及絕緣層44係不形成於汲極側絕緣層43上，而是形成一密封及絕緣層48以填滿空氣間隙45a之上部部分。密封及絕緣層48具有一突出部分48a，其從其下端突出至空氣間隙45a之上部部分；以及一插塞孔48b，其係形成於與汲極側柱狀半導體層47之上部部分對齊的一位置處。一插塞導電層49係形成於插塞孔48b內。一位元線導電層50係形成於插塞導電層49之頂部表面上。上述密封及絕緣層48係藉由氮化矽所形成而插塞導電層49係藉由鎢(W)所形成。此外，插塞導電層49可經組態用以在其上具有一阻障金屬層，諸如Ti/TiN。
(第三具體實施例中記憶體串MS之製程)
現在參考圖13至20，以下將說明依據該第三具體實施例的該等記憶體串MS之一者之一製程。應注意，從圖13至20省略字線31a至31e之間的該等第一至第五絕緣層之一些者以及該等第一至第四字線導電層32a至32d之一些者。
首先，類似操作在依據該第三具體實施例之該等記憶體串MS之一者的製程中發生，直至在圖9中關於依據該第一具體實施例之該等記憶體串MS之一者的製程所解說者。繼圖9之程序後，如圖13中所解說，將多晶矽及氧化矽依序層疊於汲極側第一絕緣層41上以形成一汲極側導電層(第二導電層)42與一汲極側第二絕緣層43。
接著，如圖14中所解說，形成一汲極側孔45以穿透汲極側第二絕緣層43、汲極側導電層42及汲極側第一絕緣層41。透過此程序，留在空氣間隙35之上部部分內的汲極側第一絕緣層41之該等部分變成密封及絕緣層38a。
接著，藉由沈積矽鍺(例如5nm)來形成一犧牲層51，並接著藉由RIE移除位在汲極側孔45之底部部分之頂部表面上以及在汲極側第二絕緣層43之頂部表面上的犧牲層51之該等部分。此程序之所得狀態係描述於圖15中。另外，執行氫氟酸處理以移除形成於在汲極側孔45之底部表面上曝露的記憶體柱狀半導體層34之頂部表面上的任何自然氧化物膜。
接著，如圖16中所解說，將多晶矽沈積於汲極側孔45內以便接觸犧牲層51，藉此在汲極側孔45內形成一汲極側柱狀半導體層47。應注意，在此程序中在密封及絕緣層38a上所沈積之多晶矽變成密封半導體層38b。
接著，如圖17中所解說，藉由選擇性蝕刻來移除犧牲層51以形成一中空圓柱形空氣間隙(溝渠)45a。應注意，由於犧牲層51係由矽鍺製成，係在(例如)一ClF3
蒸汽大氣中執行該選擇性蝕刻。
接著，如圖18中所解說，一氧化矽膜係藉由一具有較差嵌入性質(覆蓋範圍)之程序(例如電漿CVD)來形成。透過此具有一較差嵌入性質(覆蓋範圍)之程序，形成一密封及絕緣層48以密封空氣間隙45a之上部孔徑而不使用氧化矽膜來填滿整個空氣間隙45a。應注意，密封及絕緣層48之一突出部分48a係形成於空氣間隙45a之上部部分內。
接著，如圖19中所解說，形成一插塞孔48b以在對齊汲極側柱狀半導體層47之上部部分的一位置處穿透密封及絕緣層48。
接著，如圖20中所解說，在一插塞孔48b內沈積一鎢層以形成一插塞導電層49。繼圖20之程序後，在插塞導電層49上形成一位元線導電層50，從而製造如圖12所示之非揮發性半導體儲存裝置。
依據該第三具體實施例的非揮發性半導體儲存裝置具有空氣間隙35，從而提供與該第一具體實施例相同的優點。
此外，依據該第三具體實施例之非揮發性半導體儲存裝置具有在汲極側柱狀半導體層47與汲極側第一絕緣層41、汲極側導電層42、汲極側第二絕緣層43之間的空氣間隙45a。另外，空氣間隙45a具有一預定介電常數以及(可以說)與一汲極側閘極絕緣層相同的功能性。
據此，在汲極側第一絕緣層41、汲極側導電層42及汲極側第二絕緣層43受犧牲層51保護的情況下執行氫氟酸處理。接著，在形成汲極側柱狀半導體層47之後，移除犧牲層51以形成空氣間隙45a。此意味著該非揮發性半導體儲存裝置可由於下列原因而抑制在不同製造方法中所導致的其他材料中電荷截獲等引起的劣化可靠性問題：其可提供在汲極側柱狀半導體層47與記憶體柱狀半導體層34之間的接觸，且其可分別形成具有一預設、預定厚度的一空氣間隙45a(具有與一閘極絕緣層相同的功能性)，而不受該氫氟酸處理影響。
此外，當該裝置操作時，電子係由於在汲極側選擇閘極線SGD之邊緣上的GIDL(閘極引發汲極洩漏)而產生。傳統上，該電子係在該汲極側閘極絕緣層內截獲。即，擔心臨限值變化。然而，依據該第三具體實施例之非揮發性半導體儲存裝置具有空氣間隙45a而不是該汲極側閘極絕緣層。因此，在該第三具體實施例不用擔心臨限值變化。
[第四具體實施例]
(第四具體實施例中記憶體串MS之特定組態)
現在參考圖21A及21B，以下將說明依據本發明之一第四具體實施例之一非揮發性半導體儲存裝置中的該等記憶體串MS之一者之一特定組態。圖21A解說依據該第四具體實施例之該等記憶體串MS之一者的一斷面結構；而圖21B係圖21A之一放大圖。如圖21A中所解說，依據該第四具體實施例之該等記憶體串MS之一者具有不同於該第三具體實施例的一汲極側選擇電晶體層40B。應注意，相同參考數字表示與該等第一至第三具體實施例相同的組件且將在該第四具體實施例中省略其說明。
如圖21A中所解說，在依據該第四具體實施例之該等記憶體串MS之一者之汲極側選擇電晶體層40B中，在空氣間隙45a中形成一汲極側閘極絕緣層451。汲極側閘極絕緣層451係由氧化矽所形成。如圖21B中所解說，汲極側閘極絕緣層451係形成以覆蓋汲極側第一絕緣層41之側壁、汲極側導電層42之側壁、汲極側第二絕緣層43之側壁、電荷累積層36之上部部分及汲極側柱狀半導體層47之側壁。汲極側閘極絕緣層451具有一空氣間隙452。此外，汲極側閘極絕緣層451可能形成以填滿空氣間隙452並使其在一形狀上具有從其上端朝其下端的一接縫。另外，不同於該第三具體實施例，密封及絕緣層48之突出部分48a係不形成於汲極側閘極絕緣層451上。
換言之，關於該第四具體實施例之組態，汲極側閘極絕緣層451係接觸汲極側柱狀半導體層47而形成，而汲極側導電層42係接觸該汲極側閘極絕緣層451而形成。
(第四具體實施例中記憶體串MS之製程)
以下將說明依據該第四具體實施例之該等記憶體串MS之一者之一製程。首先，類似操作在依據該第四具體實施例之該等記憶體串MS之一者之製程中發生，如在用於該第三具體實施例之圖13至17中所解說。繼圖17之程序後，藉由一具有一較佳嵌入性質(覆蓋範圍)的程序(例如LPCVD)來執行形成一氧化矽膜的一步驟。透過此程序，在空氣間隙45a內形成一汲極側閘極絕緣層451。
接著，在形成汲極側閘極絕緣層451之後，類似操作如用於該第三具體實施例之圖18及20中所解說地發生，從而製造如圖21A中所解說的非揮發性半導體儲存裝置。
(第四具體實施例中非揮發性半導體儲存裝置之優點)
依據該第四具體實施例的非揮發性半導體儲存裝置具有空氣間隙35，從而提供與該第一具體實施例相同的優點。
此外，依據該第四具體實施例的非揮發性半導體儲存裝置係藉由在汲極側柱狀半導體層47與汲極側第一絕緣層41、汲極側導電層42及汲極側第二絕緣層43之間的空氣間隙45a內形成汲極側閘極絕緣層451之步驟來加以製造。
據此，在形成汲極側閘極絕緣層451之前執行氫氟酸處理。此意味著依據該第四具體實施例之非揮發性半導體儲存裝置可由於下列原因而抑制不同製造方法中所導致的其他材料中電荷截獲等引起的劣化可靠性問題：其可提供在汲極側柱狀半導體層47與記憶體柱狀半導體層34之間的接觸，且其可分別形成具有一預設、預定膜厚度的汲極側閘極絕緣層451，而不受該氫氟酸處理影響。
雖然已說明該非揮發性半導體儲存裝置之具體實施例，但不希望本發明限於所揭示的具體實施例而且可對其進行各種其他改變、添加、替換等而不脫離本發明之精神。
例如，雖然在上述具體實施例中，在汲極側選擇電晶體層40A內涉及空氣間隙45a，但如圖22中所解說，一空氣間隙24a還可在一源極側選擇電晶體層20A內提供於源極側柱狀半導體層26與源極側第一絕緣層21、源極側導電層22及源極側第二絕緣層23之間。此外，源極側選擇電晶體層20A包含一密封及絕緣層27，其係形成以密封空氣間隙24a所形成之空間之頂部。
另外，例如，雖然在上述具體實施例中，在汲極側選擇電晶體層40B內的空氣間隙45a內涉及汲極側閘極絕緣層451，但如圖23A中所解說，空氣間隙24a還可在一源極側選擇電晶體層20B內形成於源極側柱狀半導體層26與源極側第一絕緣層21、源極側導電層22及源極側第二絕緣層23之間，且源極側閘極絕緣層241可提供於空氣間隙24a中。如圖23B中所解說，源極側閘極絕緣層241係形成以覆蓋源極側第一絕緣層21、源極側導電層22、源極側第二絕緣層23及源極側柱狀半導體層26之該等個別側壁。源極側閘極絕緣層241具有一空氣間隙242。此外，源極側閘極絕緣層241可能形成以填滿空氣間隙242並使其在一形狀上具有從其上端朝其下端的一接縫。
另外，例如，雖然上述具體實施例具有其中使用該等矽鍺犧牲層39及51在一ClF3
蒸汽大氣內執行選擇性蝕刻的一組態，但可使用其他矽鍺犧牲層來執行熱磷酸蝕刻。
12．．．記憶體電晶體區域
13．．．字線驅動電路
14．．．源極側選擇閘極線(SGS)驅動電路
15．．．汲極側選擇閘極線(SGD)驅動電路
16．．．感測放大器
20．．．源極側選擇電晶體層
20A．．．源極側選擇電晶體層
21．．．源極側第一絕緣層
22．．．源極側導電層/第二導電層
23．．．源極側第二絕緣層
24．．．源極側孔
24a．．．空氣間隙
25．．．源極側閘極絕緣層
26．．．源極側柱狀半導體層/第二柱狀半導體層
27．．．密封及絕緣層
30．．．記憶體電晶體層
30A．．．記憶體電晶體層
30B．．．記憶體電晶體層
31a至31e．．．字線
32a至32d．．．第一至第四字線導電層/第一導電層
33．．．記憶體孔/第一孔
34．．．記憶體柱狀半導體層/第一柱狀半導體層
35．．．空氣間隙
36．．．電荷累積層
37．．．阻隔絕緣層/第一絕緣層
38．．．密封及絕緣層
38a．．．密封及絕緣層
38b．．．密封半導體層
39．．．第一犧牲層
40．．．汲極側選擇電晶體層
40A．．．汲極側選擇電晶體層
40B．．．汲極側選擇電晶體層
41．．．汲極側第一絕緣層
42．．．汲極側導電層/第二導電層
43．．．汲極側第二絕緣層
44．．．隔離及絕緣層
45．．．汲極側孔
45a．．．空氣間隙
46．．．汲極側閘極絕緣層
47．．．汲極側柱狀半導體層/第二柱狀半導體層
48．．．密封及絕緣層
48a．．．突出部分
48b．．．插塞孔
49．．．插塞導電層
50．．．位元線導電層
51．．．犧牲層
100．．．非揮發性半導體儲存裝置
241．．．源極側閘極絕緣層
242．．．空氣間隙
351．．．穿隧絕緣層
352．．．空氣間隙
451．．．汲極側閘極絕緣層
452．．．空氣間隙
Ba．．．半導體基板
Ba1．．．P井區域
BL．．．位元線
BL1至BL3．．．位元線
CG．．．控制閘極電極
CLmn．．．柱狀半導體
MS．．．記憶體串
MTrmn．．．記憶體電晶體
MTr1mn至MTr4mn．．．記憶體電晶體
SDTrmn．．．汲極側選擇電晶體
SGD．．．汲極側選擇閘極線
SGD1至SGD4．．．汲極側選擇閘極線
SGS．．．源極側選擇閘極線
SL．．．源極線
SSTrmn．．．源極側選擇電晶體
WL．．．字線
WL1至WL4．．．字線
圖1係依據本發明之一第一具體實施例的一非揮發性半導體儲存裝置之一示意性組態圖；
圖2係示意性解說依據本發明之第一具體實施例之非揮發性半導體儲存裝置中的記憶體電晶體區域12之一部分的一透視圖；
圖3係解說依據本發明之第一具體實施例的該等記憶體串MS之一者的一電路圖；
圖4係解說依據該第一具體實施例之記憶體串MS之一者的一斷面結構之一圖式；
圖5係在依據該第一具體實施例之一第一製程中該等記憶體串MS之一者的一斷面圖；
圖6係在依據該第一具體實施例之該第一製程中該等記憶體串MS之一者的一斷面圖；
圖7係在依據該第一具體實施例之該第一製程中該等記憶體串MS之一者的一斷面圖；
圖8係在依據該第一具體實施例之該第一製程中該等記憶體串MS之一者的一斷面圖；
圖9係在依據該第一具體實施例之該第一製程中該等記憶體串MS之一者的一斷面圖；
圖10係在依據該第一具體實施例之該第一製程中該等記憶體串MS之一者的一斷面圖；
圖11A係解說依據一第二具體實施例之該等記憶體串MS之一者之一斷面結構的一圖式；
圖11B係圖11A之一放大圖；
圖12係解說依據一第三具體實施例之該等記憶體串MS之一者之一斷面結構的一圖式；
圖13係在依據該第三具體實施例之一製程中該等記憶體串MS之一者的一斷面圖；
圖14係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖15係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖16係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖17係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖18係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖19係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖20係在依據該第三具體實施例之製程中該等記憶體串MS之一者的一斷面圖；
圖21A係解說依據一第四具體實施例之該等記憶體串MS之一者之一斷面結構的一圖式；
圖21B係圖21A之一放大圖；
圖22係解說依據另一具體實施例之該等記憶體串MS之一者之一斷面結構的一圖式；
圖23A係解說依據又另一具體實施例之該等記憶體串MS之一者之一斷面結構的一圖式；以及
圖23B係圖23A之一放大圖。
12．．．記憶體電晶體區域
13．．．字線驅動電路
14．．．源極側選擇閘極線(SGS)驅動電路
15．．．汲極側選擇閘極線(SGD)驅動電路
16．．．感測放大器
100．．．非揮發性半導體儲存裝置
BL．．．位元線
SGD．．．汲極側選擇閘極線
SGS．．．源極側選擇閘極線
WL．．．字線
Claims (13)
- 一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，該等記憶體串具有串聯連接的複數個電可重寫記憶體單元；以及一選擇閘極電晶體，其控制是否傳導電流至該等記憶體串，其中該等記憶體串之每一者包含：一第一柱狀半導體層，其在一垂直於一基板的方向上延伸；一電荷累積層，其經由一第一空氣間隙而形成於該第一柱狀半導體層上並累積電荷；一阻隔絕緣層，其接觸該電荷累積層；複數個第一導電層，其等接觸該阻隔絕緣層；以及一第一密封/絕緣層，其形成以密封由該第一空氣間隙所成空間之頂部，該電荷累積層連續形成於該複數個記憶體單元上，該選擇閘極電晶體包含：一第二柱狀半導體層，其係形成為與該第一柱狀半導體層之頂部或底部表面接觸，且在一垂直於該基板的方向上延伸；以及一第二導電層，其沿著該第二柱狀半導體層而形成；該第一密封/絕緣層係形成於與該第二柱狀半導體層及該第二導電層之間之位置不同的位置。
- 如請求項1之非揮發性半導體儲存裝置，其中 該第二導電層係經由一第二空氣間隙而形成於該第二柱狀半導體層上。
- 如請求項2之非揮發性半導體儲存裝置，其中該選擇閘極電晶體進而包含一第二密封/絕緣層，其形成以密封該由第二空氣間隙所成空間之頂部。
- 如請求項1之非揮發性半導體儲存裝置，一閘極絕緣層，其接觸該第二柱狀半導體層；該第二導電層接觸該閘極絕緣層；且該閘極絕緣層具有一第二空氣間隙或一接縫。
- 一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，該等記憶體串具有串聯連接的複數個電可重寫記憶體單元；以及一選擇閘極電晶體，其控制是否傳導電流至該等記憶體串，其中該等記憶體串之每一者包含：一第一柱狀半導體層，其在一垂直於一基板的方向上延伸；一電荷累積層，其圍繞該第一柱狀半導體層而形成並累積電荷；一阻隔絕緣層，其接觸該電荷累積層；以及複數個第一導電層，其等接觸該阻隔絕緣層；該電荷累積層連續形成於該複數個記憶體單元上，且該選擇閘極電晶體包含：一第二柱狀半導體層，其在一垂直於一基板的方向上延伸；以及 一第二導電層，其經由一第二空氣間隙而形成於該第二柱狀半導體層上；以及一第二密封/絕緣層，其組態以密封由該第二空氣間隙所成空間之頂部，且形成於與該第一柱狀半導體層及該第一導電層之間之位置不同的位置。
- 一種製造非揮發性半導體儲存裝置之方法，該非揮發性半導體儲存裝置具有複數個記憶體串，該等記憶體串具有串聯連接的複數個電可重寫記憶體單元；該方法包含：交替地層疊層間絕緣層與第一導電層；形成一第一孔以穿透該等層間絕緣層與該等第一導電層；在該第一孔之側表面上依序形成一第一絕緣層、一電荷累積層、一第一犧牲層及一第一柱狀半導體層；移除該第一犧牲層以在該第一柱狀半導體層與該電荷累積層之間形成一第一空氣間隙；以及在該第一空氣間隙內形成一第二絕緣層。
- 如請求項6之製造非揮發性半導體儲存裝置之方法，其進而包含形成一第一密封及絕緣層，該第一密封及絕緣層係形成以密封該第一空氣間隙所形成空間之頂部者。
- 如請求項6之製造非揮發性半導體儲存裝置之方法，其中該第一犧牲層係含矽鍺或氮化矽。
- 如請求項7之製造非揮發性半導體儲存裝置之方法，其中該第一密封及絕緣層係使用電漿CVD來設置。
- 如請求項6之製造非揮發性半導體儲存裝置之方法，其進一步包含：在該第一柱狀半導體層上方或下方形成一第二導電層；形成一第二孔以穿透該第二導電層，俾對齊該第一柱狀半導體層；在該第二孔之側表面上依序形成一第二犧牲層與一第二柱狀半導體層；以及移除該第二犧牲層以在該第一柱狀半導體層與該第二導電層之間形成一第二空氣間隙。
- 如請求項10之製造非揮發性半導體儲存裝置之方法，其進而包含形成一第二密封及絕緣層，該第二密封及絕緣層係形成以密封由該第二空氣間隙所成空間之頂部者。
- 如請求項10之製造非揮發性半導體儲存裝置之方法，其進而包含在該第二空氣間隙內形成一第三絕緣層。
- 如請求項10之製造非揮發性半導體儲存裝置之方法，其中該第二犧牲層係含矽鍺或氮化矽。
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